[0106]請參考圖14，提供半導體襯底300，在所述半導體襯底300表面依次形成隧穿介質層301、第一浮柵導電層302、第一材料層303、第二材料層304、第三材料層305、以及圖形化的掩膜層306，所述掩膜層306具有開口 307。
[0107]本實施例中，所述第一材料層303和第三材料層305的材料為氮化硅，所述第二材料層304的材料為氧化硅。
[0108]所述半導體襯底300以及圖形化的掩膜層306的材料以及形成方法參考本發(fā)明上一實施例提供的半導體襯底200 (請參考圖3)以及圖形化的掩膜層206 (請參考圖5)，在此不再贅述。
[0109]請參考圖15，采用第一刻蝕工藝，在所述第三材料層305和第二材料層304內形成凹槽308，所述凹槽308暴露出第二材料層304的側壁。
[0110]所述凹槽308的形成工藝請參考本發(fā)明上一實施例提供的凹槽208 (請參考圖6)的形成工藝，在此不再贅述。
[0111]所述第二材料層304和隧穿介質層301的材料相同，均為氧化硅，因此后續(xù)在刻蝕去除部分寬度的第二材料層304時，為避免隧穿介質層301被刻蝕去除，凹槽308底部暴露出第一材料層303的表面或第一浮柵導電層302的表面。
[0112]本實施例中，以所述凹槽308底部暴露出第一浮柵導電層302的表面做示范性說明；刻蝕所述第三材料層305、第二材料層304、以及第一材料層303，形成凹槽308，所述凹槽308暴露出第二材料層304的側壁。
[0113]在本發(fā)明其他實施例中，所述凹槽底部暴露出第一材料層的表面，則刻蝕所述第三材料層和第二材料層，形成凹槽，所述凹槽暴露出第二材料層的側壁。
[0114]請參考圖16，采用對第二材料層304刻蝕速率大且對第一材料層303和第三材料層305刻蝕速率小的第二刻蝕工藝，沿所述凹槽308暴露出的第二材料層304側壁由外向內的方向，刻蝕去除部分寬度的第二材料層304，使得在第一材料層303和第三材料層305之間形成缺口 309。
[0115]所述由外向內的方向為330所示的方向。
[0116]本實施例中，所述第二刻蝕工藝為濕法刻蝕，所述濕法刻蝕的刻蝕液體為氫氟酸溶液。
[0117]請參考圖17，形成第二浮柵導電層310和第三浮柵導電層311，所述第三浮柵導電層311填充滿所述缺口 309 (請參考圖16)，所述第二浮柵導電層310位于凹槽308和第三浮柵導電層311側壁，且所述第二浮柵導電層310與第一浮柵導電層302相接觸。
[0118]所述第二浮柵導電層310和第三浮柵導電層311的形成工藝和步驟請參考本發(fā)明上一實施例提供的第二浮柵導電層210 (請參考圖8)和第三浮柵導電層211 (請參考圖8)的形成工藝和步驟，在此不再贅述。
[0119]本實施例中，所述凹槽308暴露出第一浮柵導電層302的表面，則形成的第二浮柵導電層310位于第一浮柵導電層202表面。
[0120]在本發(fā)明其他實施例中，所述凹槽暴露出第一材料層，則在第二刻蝕工藝之后形成第二浮柵導電層和第三浮柵導電層之前，還包括步驟:對所述凹槽底部進行刻蝕，直至暴露出第一浮柵導電層的表面，則形成的第二浮柵導電層位于第一浮柵導電層的表面；當所述凹槽暴露出第一材料層或第一浮柵導電層的表面時，在第二刻蝕工藝之后形成第二浮柵導電層和第三浮柵導電層之前，還包括步驟:對所述凹槽底部進行刻蝕，直至暴露出隧穿介質層的表面，暴露出第一浮柵導電層的側壁，則形成的第二浮柵導電層緊挨暴露出的第一浮柵導電層的側壁。
[0121]請參考圖18，對所述凹槽308 (請參考圖17)進行刻蝕，直至刻蝕去除部分厚度的半導體襯底300，形成溝槽313。
[0122]在所述第三材料層305和第二浮柵導電層310頂部形成圖形化的掩膜層312 ;以所述圖形化的掩膜層312為掩膜，對所述凹槽308底部進行刻蝕。
[0123]本實施例中，所述凹槽308底部暴露出第一浮柵導電層302，則刻蝕去除位于凹槽308底部的第一浮柵導電層302、隧穿介質層301、以及部分厚度的半導體襯底300，形成溝槽 313。
[0124]在本發(fā)明其他實施例中，所述凹槽底部暴露出隧穿介質層的表面時，則刻蝕去除位于凹槽底部的隧穿介質層以及部分厚度的半導體襯底，形成溝槽。
[0125]請參考圖19，后續(xù)的工藝包括:形成填充滿所述溝槽313 (請參考圖18)隔離層314 ;去除第一材料層303 (請參考圖18)、剩余的第二材料層304 (請參考圖18)、以及第三材料層305(請參考圖18);在所述第一浮柵導電層302、第二浮柵導電層310、以及第三浮柵導電層311表面形成柵間介質層315 ;形成覆蓋所述柵間介質層315的控制柵導電層316。上述后續(xù)工藝的形成步驟和工藝可參考本發(fā)明上一實施例圖10至圖13提供的快閃存儲器的形成步驟和工藝，在此不再贅述。
[0126]本實施例中快閃存儲器的浮柵導電層由第一浮柵導電層302、第二浮柵導電層310和第三浮柵導電層311共同組成。與只形成第一浮柵導電層302的現有技術相比，本實施例明顯增加了浮柵導電層和控制柵導電層316之間的重疊面積，從而提高浮柵導電層和控制柵導電層316之間的電容量，增加快閃存儲器的耦合率，降低工作電壓和功耗。
[0127]需要說明的是，在形成柵間介質層315之前，還可以包括步驟:去除部分厚度的隔離層314，暴露出第二浮柵導電層310靠近隔離層314的側壁。則所述第二浮柵導電層310暴露出的側壁面積也為浮柵導電層和控制柵導電層316間重疊面積的一部分，從而進一步增加浮柵導電層和控制柵導電層316的重疊面積，進一步提高快閃存儲器的耦合率，降低工作電壓和功耗。
[0128]所述隧穿介質層301、第一浮柵導電層302、第二浮柵導電層310、第三浮柵導電層311、柵間介質層315和控制柵導電層316構成了快閃存儲器的柵極結構。
[0129]后續(xù)會在柵極結構兩側的半導體襯底300內形成輕摻雜源漏區(qū)(LDD)，對半導體襯底300進行退火處理，以消除LDD工藝對半導體襯底300造成的損傷；LDD工藝完成后，在半導體襯底300表面形成側墻，所述側墻位于柵極結構兩側；對柵極結構兩側的半導體襯底300內進行摻雜形成源區(qū)和漏區(qū)；對源區(qū)和漏區(qū)進行金屬硅化物工藝。
[0130]綜上，本發(fā)明提供的快閃存儲器的形成方法的技術方案具有以下優(yōu)點:
[0131]首先，本發(fā)明實施例中，在第一浮柵導電層表面依次形成第一材料層、第二材料層和第三材料層，且第二材料層與第一材料層和第三材料層的刻蝕速率不同；刻蝕去除部分寬度的第二材料層，使得第一材料層和第三材料層間具有缺口 ；形成第二浮柵導電層和第三浮柵導電層，所述第三浮柵導電層填充滿所述缺口，所述第二浮柵導電層與第一浮柵導電層相接觸，且第三浮柵導電層位于第二浮柵導電層的側壁；因此，本發(fā)明快閃存儲器的浮柵導電層由第一浮柵導電層、第二浮柵導電層和第三浮柵導電層共同形成，與現有技術相t匕，本發(fā)明實施例形成的浮柵導電層和控制柵導電層間的重疊面積明顯增加，從而提高浮柵導電層和控制柵導電層之間的耦合率，降低工作電壓和功耗。
[0132]其次，本發(fā)明實施例中，在形成柵間介質層之前，去除部分厚度的隔離層，使得第二浮柵導電層的側壁被暴露出，則暴露出的第二浮柵導電層的側壁也為浮柵導電層和控制柵導電層的重疊面積，進一步提高快閃存儲器的耦合率，從而進一步降低工作電壓和功耗。
[0133]再次，本發(fā)明實施例中，當所述第二材料層的材料為氮化硅時，在進行第二刻蝕工藝前，采用第一刻蝕工藝形成的凹槽可以暴露出第一材料層的表面或第一浮柵導電層的表面或隧穿介質層的表面，所述第一刻蝕工藝還可以刻蝕去除部分厚度的第一浮柵導電層；當所述第二材料層的材料為氧化硅時，在進行第二刻蝕工藝前，采用第一刻蝕工藝形成的凹槽可以暴露出第一材料層的表面或第一浮柵導電層的表面，所述第一刻蝕工藝還可以刻蝕去除部分厚度的第一浮柵導電層；同時，在進行第二刻蝕工藝后，若所述凹槽暴露出第一材料層的表面，則對凹槽底部進行刻蝕直至暴露出第一浮柵導電層的表面，所述刻蝕工藝也可以刻蝕去除部分厚度的第一浮柵導電層；因此，本發(fā)明實施例提供的刻蝕工藝的刻蝕停止位置選擇區(qū)域大，降低了刻蝕工藝的刻蝕難度，提高快閃存儲器的生產效率。
[0134]請參考圖19，本發(fā)明還提供一種快閃存儲器，包括:
[0135]半導體襯底300，所述半導體襯底300內具有隔離層314，且所述隔離層314頂部高于半導體襯底300表面；
[0136]隧穿介質層301，所述隧穿介質層301位于相鄰隔離層314之間的半導體襯底300
表面；
[0137]第一浮柵導電層302，所述第一浮柵導電層302位于隧穿介質層301表面；
[0138]第二浮柵導電層310，所述第二浮柵導電層310緊挨隔離層314的側壁，且所述第二浮柵導電層310與第一浮柵導電層302相接觸；
[0139]第三浮柵導電層311，所述第三浮柵導電層311緊挨第二浮柵導電層310遠離隔離層314的側壁，且所述第三浮柵導電層311與第一浮柵導電層302之間具有空隙；
[0140]柵間介質層315，所述柵間介質層315位于第一浮柵導電層302、第二浮柵導電層310、以及第三浮柵導電層311的表面；
[0141]控制柵導電層316，...