半導體器件形成方法
【技術領域】
[0001]本發(fā)明涉及半導體領域，特別涉及一種半導體器件形成方法。
【背景技術】
[0002]隨著半導體制造技術的飛速發(fā)展，半導體器件為了達到更高的運算速度、更大的數(shù)據(jù)存儲量、以及更多的功能，不斷朝向更高的元件密度的方向發(fā)展。為了得到集成度高的半導體器件，現(xiàn)有的互補金屬氧化物半導體(Complementary Metal OxideSemiconductor，CMOS)晶體管的臨界尺寸越來越小，對性能的要求也越來越高。為了獲得較好的電學性能，通常需要通過控制載流子迀移率來提高驅(qū)動電流，進一步提高半導體器件性能?？刂戚d流子的迀移率的關鍵要素是控制晶體管溝道中的應力。
[0003]目前，采用應力襯墊技術控制載流子迀移率，應力襯墊技術是指在NMOS晶體管上形成張應力襯墊層(tensile stress liner)，在PMOS晶體管上形成壓應力襯墊層(compressive stress liner)，從而增大了 PMOS晶體管和NMOS晶體管的驅(qū)動電流，提高了電路的響應速度。其中，尤其是使用雙應力襯墊技術的集成電路能夠提升24%的速度。
[0004]請參考圖1至圖5，在專利號為US7727834的美國專利中提供一種形成具有雙應力襯墊層的半導體器件的方法，包括:
[0005]如圖1所示，提供半導體基底100，所述半導體基底100表面形成有PMOS晶體管103、NMOS晶體管101，以及位于相鄰PMOS晶體管103和NMOS晶體管101之間的傳輸結(jié)構102，在PMOS晶體管103和NMOS晶體管101中，導電結(jié)構104是柵電極層，在傳輸結(jié)構102中，導電結(jié)構104是信號傳輸線，所述PMOS晶體管103、NM0S晶體管101以及傳輸結(jié)構102的導電結(jié)構104表面還包括形成在頂部的金屬娃化物層105 ；
[0006]如圖2所示，形成覆蓋所述半導體基底100、PMOS晶體管103、NMOS晶體管101以及傳輸結(jié)構102的張應力襯墊層106 ；
[0007]如圖3所示，去除PMOS晶體管103和部分傳輸結(jié)構102上的張應力襯墊層106 ；
[0008]如圖4所示，形成位于保留的張應力層106、PM0S晶體管103和傳輸結(jié)構102上的壓應力襯墊層107 ；
[0009]如圖5所示，去除所述張應力襯墊層106上的部分壓應力襯墊層107，保留張應力襯墊層106和壓應力襯墊層107在傳輸結(jié)構102的導電結(jié)構104上的部分重疊，并形成覆蓋張應力襯墊層106和壓應力襯墊層107的介質(zhì)層110 ；
[0010]接著，如圖6所示，刻蝕所述介質(zhì)層110，形成分別暴露PMOS晶體管103的導電結(jié)構104的通孔113，暴露傳輸結(jié)構102的導電結(jié)構104的通孔112，暴露NMOS晶體管101的導電結(jié)構104的通孔111，所述通孔用于在后續(xù)工藝中形成導電插塞。
[0011]但是通過上述方法所形成的具有雙應力襯墊層的半導體器件的性能不夠好，會有漏電流廣生。
【發(fā)明內(nèi)容】
[0012]本發(fā)明解決的問題是提供一種半導體器件形成方法，以解決現(xiàn)有的具有雙應力襯墊層的半導體器件的性能不夠好，會有漏電流產(chǎn)生的問題。
[0013]為解決上述問題，本發(fā)明提供一種半導體器件形成方法，包括:
[0014]提供半導體基底，所述半導體基底包括第一區(qū)域、第二區(qū)域、位于第一區(qū)域和第二區(qū)域之間的第三區(qū)域，以及分別位于所述三個區(qū)域表面的導電結(jié)構；
[0015]在半導體基底上形成應力層，所述應力層包括覆蓋第一區(qū)域和部分第三區(qū)域的第一應力襯墊層，以及覆蓋第二區(qū)域和部分第三區(qū)域的第二應力襯墊層，所述第一應力襯墊層和第二應力襯墊層在第三區(qū)域的導電結(jié)構表面重疊，形成凸起；
[0016]形成覆蓋所述應力層的介質(zhì)層；
[0017]刻蝕所述介質(zhì)層，形成分別位于第一區(qū)域和第二區(qū)域的第二凹槽，以及暴露所述凸起的第一凹槽；
[0018]在所述第二凹槽內(nèi)形成填充層；
[0019]以填充層為掩膜，去除第一凹槽內(nèi)的凸起；
[0020]去除所述第二凹槽中的填充層，刻蝕第一凹槽、第二凹槽內(nèi)的應力層，直至形成分別暴露第一區(qū)域、第二區(qū)域、第三區(qū)域半導體基底的通孔。
[0021]可選地，位于所述第一區(qū)域表面的導電結(jié)構為PMOS晶體管柵極，所述第一應力襯墊層是壓應力層；位于所述第二區(qū)域表面的導電結(jié)構是NMOS晶體管柵極，所述第二應力襯墊層是張應力層；位于所述第三區(qū)域表面的導電結(jié)構是信號傳輸結(jié)構。
[0022]可選地，所述半導體基底還包括位于導電結(jié)構的頂部的金屬硅化物層。
[0023]可選地，形成所述應力層的步驟包括:
[0024]形成覆蓋半導體基底的第一應力襯墊層；
[0025]去除位于第二區(qū)域和部分第三區(qū)域的第一應力襯墊層，在第一區(qū)域和與之相鄰的部分第三區(qū)域保留第一應力襯墊層；
[0026]形成覆蓋所保留的第一應力襯墊層以及暴露的第二區(qū)域和第三區(qū)域的第二應力襯墊層；
[0027]去除部分第二應力襯墊層，保留位于第二區(qū)域和與之相鄰的部分第三區(qū)域的第二應力襯墊層。
[0028]可選地，形成所述第一凹槽和第二凹槽的步驟包括:
[0029]在所述介質(zhì)層表面形成掩膜層，所述掩膜層具有多個開口，所述開口定義第一凹槽和第二凹槽的位置和寬度；
[0030]沿所述開口刻蝕所述介質(zhì)層，直至暴露第一區(qū)域的第一應力襯墊層、第二區(qū)域的第二應力襯墊層和第三區(qū)域的凸起，形成第一凹槽和第二凹槽。
[0031]可選地，所述第二應力襯墊層的材料是氮化硅。
[0032]可選地，所述第一應力襯墊層的雙層堆疊結(jié)構，包括依次形成的氮化硅層和二氧化娃層。
[0033]可選地，所述填充層的材料是光刻膠或者無定形碳。
[0034]可選地，采用刻蝕工藝去除第一凹槽所暴露的凸起，所述刻蝕工藝對二氧化硅和氮化硅的刻蝕選擇比為1:10-1:25o
[0035]可選地，所述第一應力襯墊層與第二應力襯墊層的厚度相同。
[0036]本發(fā)明還提供一種半導體器件形成方法，包括:
[0037]提供半導體基底，所述半導體基底包括第一區(qū)域、第二區(qū)域、位于第一區(qū)域和第二區(qū)域之間的第三區(qū)域，以及分別位于所述三個區(qū)域表面的導電結(jié)構；
[0038]在半導體基底上形成應力層，所述應力層包括覆蓋第一區(qū)域和部分第三區(qū)域的第一應力襯墊層，以及覆蓋第二區(qū)域和部分第三區(qū)域的第二應力襯墊層，所述第一應力襯墊層和第二應力襯墊層在第三區(qū)域的導電結(jié)構表面重疊，形成凸起；
[0039]形成覆蓋所述應力層的介質(zhì)層；
[0040]刻蝕所述介質(zhì)層和應力層，形成分別位于第一區(qū)域和第二區(qū)域的第二凹槽，以及位于第三區(qū)域的第一凹槽，所述第二凹槽分別暴露位于第一區(qū)域和第二區(qū)域的半導體基底，所述第一凹槽暴露應力層；
[0041]在所述第二凹槽內(nèi)形成填充層；
[0042]以所述填充層為掩膜，去除所述第一凹槽內(nèi)的應力層，形成暴露位于第三區(qū)域的半導體基底的通孔；
[0043]去除所述第二凹槽內(nèi)的填充層，形成分別暴露位于第一區(qū)域、第二區(qū)域的半導體基底的通孔。
[0044]可選地，形成所述第一凹槽和第二凹槽的步驟包括:
[0045]在所述介質(zhì)層表面形成掩膜層，所述掩膜層具有多個開口，所述開口分別定義第一凹槽和第二凹槽的位置和寬度；
[0046]沿所述開口刻蝕所述介質(zhì)層，直至暴露所述半導體基底及應力層，形成第一凹槽和第二凹槽。
[0047]可選地，位于所述第一區(qū)域表面的導電結(jié)構為PMOS晶體管柵極，所述第一應力襯墊層是壓應力層；位于所述第二區(qū)域表面的導電結(jié)構是NMOS晶體管柵極，所述第二應力襯墊層是張應力層；位于所述第三區(qū)域表面的導電結(jié)構是信號傳輸結(jié)構。
[0048]可選地，所述半導體基底還包括位于導電結(jié)構的頂部的金屬硅化物層。
[0049]可選地，形成所述應力層的步驟包括:
[0050]形成覆蓋半導體基底的第一應力襯墊層；
[0051]去除位于第二區(qū)域和部分第三區(qū)域的第一應力襯墊層，在第一區(qū)域和與之相鄰的部分第三區(qū)域保留第一應力襯墊層；
[0052]形成覆蓋所保留的第一應力襯墊層以及暴露的第二區(qū)域和第三區(qū)域的第二應力襯墊層；
[0053]去除部分第二應力襯墊層，保留位于第二區(qū)域和與之相鄰的部分第三區(qū)域上的第二應力襯墊層。
[0054]可選地，所述第二應力襯墊層的材料是氮化硅。
[0055]可選地，所述第一應力襯墊層的雙層堆疊結(jié)構，包括依次形成的氮化硅層和二氧化娃層。
[0056]可選地，所