本公開的一個方面涉及電子器件，更具體地，涉及半導(dǎo)體存儲器件及其操作方法。

背景技術(shù)：

半導(dǎo)體器件，特別是半導(dǎo)體存儲器件，通常分成易失性存儲器件和非易失性存儲器件。

非易失性存儲器件以相對低的速度進行讀/寫操作，但是即使在切斷電源后也能保持所存儲的數(shù)據(jù)。因此，非易失性存儲器件用來存儲不管電源如何都要被保持的數(shù)據(jù)。非易失性存儲器件的示例為只讀存儲器(rom)、掩模rom(mrom)、可編程rom(prom)、可擦除可編程rom(eprom)、電可擦除可編程rom(eeprom)、閃存、相變隨機訪問存儲器(pram)、磁性ram(mram)、電阻式ram(rram)、鐵電ram(fram)等。閃存分成nor型閃存和nand型閃存。

閃存具有自由編程和擦除數(shù)據(jù)的ram的優(yōu)點以及即使切斷電源也保持所存儲的數(shù)據(jù)的rom的優(yōu)點。閃存廣泛用作諸如數(shù)字相機、個人數(shù)字助理(pda)和mp3播放器的便攜式電子設(shè)備的存儲介質(zhì)。

閃存可以分成具有水平地形成在半導(dǎo)體基板上的串(string)的二維半導(dǎo)體器件和具有豎直地形成在半導(dǎo)體基板上的串的三維半導(dǎo)體器件。

三維半導(dǎo)體器件是為了克服二維半導(dǎo)體器件中的集成度極限而設(shè)計的存儲器件，并且包括豎直地形成在半導(dǎo)體基板上的多個串。存儲串包括串聯(lián)地聯(lián)接在位線和源線(sourceline)之間的漏極選擇晶體管、存儲單元和源極選擇晶體管。

技術(shù)實現(xiàn)要素：

實施方式提供了一種半導(dǎo)體存儲器件及其操作方法，該半導(dǎo)體存儲器件及其操作方法能夠防止在該半導(dǎo)體存儲器件的編程操作過程中的編程干擾。

根據(jù)本公開的一個方面，提供了一種半導(dǎo)體存儲器件，該半導(dǎo)體存儲器件包括：存儲單元陣列，所述存儲單元陣列包括多個頁；外圍電路，所述外圍電路適合于通過向所述存儲單元陣列施加編程電壓、通過電壓(passvoltage)和管晶體管(pipetransistor)操作電壓執(zhí)行編程操作；以及控制邏輯，所述控制邏輯適合于控制所述外圍電路執(zhí)行所述編程操作，其中，所述控制邏輯根據(jù)所述多個頁當中的所選頁的地址來調(diào)節(jié)所述管晶體管操作電壓的電位電平。

根據(jù)本公開的一個方面，提供了一種半導(dǎo)體存儲器件，該半導(dǎo)體存儲器件包括：多個串，所述多個串包括串聯(lián)聯(lián)接在位線和源線之間的多個存儲單元；外圍電路，所述外圍電路適合于通過向所述多個串施加編程電壓、通過電壓和管晶體管操作電壓來執(zhí)行編程操作；以及控制邏輯，所述控制邏輯適合于控制所述外圍電路執(zhí)行所述編程操作，其中，所述控制邏輯根據(jù)所述多個存儲單元當中的所選存儲單元的編程順序來調(diào)節(jié)所述管晶體管操作電壓的電位電平。

根據(jù)本公開的一個方面，提供了一種操作半導(dǎo)體存儲器件的方法，該半導(dǎo)體存儲器件包括多個串，所述多個串包括串聯(lián)聯(lián)接在位線和源線之間的多個漏極側(cè)存儲單元、管晶體管和多個源極側(cè)存儲單元，該方法包括以下步驟：根據(jù)所述多個漏極側(cè)存儲單元和所述多個源極側(cè)存儲單元當中被施加編程電壓的所選存儲單元的位置設(shè)置管晶體管操作電壓的電位電平；向所述管晶體管施加所設(shè)置的管晶體管操作電壓；以及通過向所選存儲單元施加所述編程電壓并向其它存儲單元施加通過電壓而對所選存儲單元執(zhí)行編程操作。

附圖說明

現(xiàn)在，將參照附圖在下文中更充分地描述示例性實施方式。然而，這些示例性實施方式可以以不同的形式實施，并且不應(yīng)被解釋為限于這里闡述的實施方式。相反，提供這些實施方式是為了使本公開全面完整，并將示例實施方式的范圍充分地傳達給本領(lǐng)域技術(shù)人員。

在附圖中，為了圖示清晰，可能夸大了尺寸。將理解的是，當將一元件稱為“位于”兩個元件“之間”時，可能只有該元件位于這兩個元件之間，或者也可能存在一個或更多個中間元件。在所有附圖中相同的附圖標記表示相同的元件。

圖1是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的框圖。

圖2是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的存儲單元陣列的立體圖。

圖3是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的串的電路圖。

圖4是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的操作方法的流程圖。

圖5是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的操作方法的波形。

圖6是示出了包括圖1的半導(dǎo)體存儲器件的存儲系統(tǒng)的框圖。

圖7是示出了圖6的存儲系統(tǒng)的應(yīng)用示例的框圖。

圖8是示出了包括參照圖7描述的存儲系統(tǒng)的計算系統(tǒng)的框圖。

具體實施方式

在如下詳細描述中，僅以例示的方式示出和描述了本公開的僅僅一些示例性實施方式。如本領(lǐng)域技術(shù)人員將認識到，所描述的實施方式可以以各種不同方式修改，所有這些修改都不應(yīng)脫離本公開的精神或范圍。因此，附圖和描述應(yīng)該看做在本質(zhì)上是例示性而非限制性的。

在整個說明書中，當將一元件稱為“連接”或“聯(lián)接”至另一個元件時，該元件可以直接連接或聯(lián)接至該另一個元件，或者利用一個或更多個插置在它們之間的中間元件間接地連接或聯(lián)接至另一個元件。另外，除非另有說明，否則當一元件被稱為“包括”一部件時，這表示該元件可以進一步包括另一個部件而不排除另一個部件。

圖1是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的框圖。

參照圖1，半導(dǎo)體存儲器件100包括存儲單元陣列110、地址解碼器120、讀/寫電路130、控制邏輯140和電壓發(fā)生器150?？梢詫⒌刂方獯a器120、讀/寫電路130和電壓發(fā)生器150定義為用于執(zhí)行存儲單元陣列110的編程操作的外圍電路160。

存儲單元陣列110包括多個存儲塊blk1至blkz。多個存儲塊blk1至blkz經(jīng)由字線wl聯(lián)接至地址解碼器120。多個存儲塊blk1至blkz聯(lián)接至讀/寫電路130。多個存儲塊blk1至blkz中的各個存儲塊包括多個存儲單元。作為實施方式，多個存儲單元可以是非易失性存儲單元。更具體地，多個存儲單元可以是基于電荷捕獲器件的非易失性存儲單元?？梢詫⒐餐?lián)接至一條字線的多個存儲單元定義為一頁。因此，可以將存儲單元陣列110構(gòu)造成包括多個頁。

另外，存儲單元陣列110中的多個存儲塊blk1至blkz中的各個存儲塊包括多個串。所述多個串中的各個串包括串聯(lián)地聯(lián)接在位線和源線之間的漏極選擇晶體管、多個漏極側(cè)存儲單元、管晶體管、多個源極側(cè)存儲單元和源極選擇晶體管。

地址解碼器120經(jīng)由字線wl連接至存儲單元陣列110。地址解碼器120被構(gòu)造成響應(yīng)于控制邏輯的控制而操作。地址解碼器120經(jīng)由位于半導(dǎo)體存儲器件100內(nèi)的輸入/輸出緩沖器(未示出)接收地址addr。

地址解碼器120在編程電壓施加操作中將所接收的地址addr中的行地址解碼，并且根據(jù)解碼的行地址將從電壓發(fā)生器150產(chǎn)生的編程電壓vpgm和通過電壓施加至多條字線wl。此外，地址解碼器120將從電壓發(fā)生器150產(chǎn)生的管晶體管操作電壓pcg施加至存儲單元陣列110的管選通線(pipegateline)。

半導(dǎo)體存儲器件100的編程操作以存儲單元陣列110的頁為單位進行。在這種情況下，可以使用常規(guī)編程方案或反向編程方案執(zhí)行該編程操作。根據(jù)常規(guī)編程方案，從包括與源極選擇晶體管相鄰的存儲單元的第一頁開始到包含與漏極選擇晶體管相鄰的存儲單元的最后一頁依次對頁進行編程。根據(jù)反向編程方案，從最后一頁到第一頁依次對頁進行編程。常規(guī)編程方案和反向編程方案在頁的編程順序方面彼此相反。

當請求編程操作時，所接收的地址addr包括塊地址、行地址和列地址。這里，可以將行地址定義為頁地址。地址編碼器120根據(jù)塊地址和行地址選擇一個存儲塊和一條字線。列地址yi由為讀/寫電路130設(shè)置的地址解碼器120解碼。

地址解碼器120可以包括塊解碼器、行解碼器、地址緩沖器等。

讀/寫電路130包括多個頁緩沖器pb1至pbm。多個頁緩沖器pb1至pbm經(jīng)由位線bl1至blm聯(lián)接至存儲單元陣列110。多個頁緩沖器pb1至pbm臨時存儲在編程操作中輸入的數(shù)據(jù)data，并且根據(jù)臨時存儲的數(shù)據(jù)分別控制對應(yīng)位線bl1至blm的電位電平。也就是說，多個頁緩沖器pb1至pbm根據(jù)臨時存儲的數(shù)據(jù)向相應(yīng)的對應(yīng)位線bl1至blm施加編程允許電壓(例如，0v)或編程禁止電壓(例如，vcc)。讀/寫電路130響應(yīng)于控制邏輯140的控制而操作。

控制邏輯140聯(lián)接至地址解碼器120、讀/寫電路130和電壓發(fā)生器150?？刂七壿?40經(jīng)由半導(dǎo)體存儲器件100內(nèi)的輸入輸出緩沖器(未示出)接收命令cmd和地址addr。控制邏輯140響應(yīng)于命令cmd來控制半導(dǎo)體存儲器件100的一般操作。

控制邏輯140控制電壓發(fā)生器150，使得在編程操作中，根據(jù)存儲單元陣列110中的多個頁當中的所選頁的地址addr來調(diào)節(jié)管晶體管操作電壓pcg的電壓電平。

當根據(jù)常規(guī)編程方案(在常規(guī)編程方案中，從包含與源極選擇晶體管相鄰的存儲單元的第一頁開始到包含與漏極選擇晶體管相鄰的存儲單元的最后一頁對頁依次進行編程)進行編程操作時，控制邏輯140可以控制電壓發(fā)生器150隨著所選頁變得接近漏極選擇晶體管，升高管晶體管操作電壓pcg的電平，并且可以控制電壓發(fā)生器150隨著所選頁變得接近源極選擇晶體管，降低管晶體管操作電壓pcg的電平。

在另一個實施方式中，當在漏極側(cè)存儲單元中包含被包含在所選頁中的存儲單元時，控制邏輯140可以控制電壓發(fā)生器150將管晶體管操作電壓pcg設(shè)置為第一電位電平。當在源極側(cè)存儲單元中包含被包含在所選頁中的存儲單元時，控制邏輯140可以控制電壓發(fā)生器150將管晶體管操作電壓pcg設(shè)置為低于第一電位電平的第二電位電平。

當根據(jù)反向編程方案(在反向編程方案中，從包含與漏極選擇晶體管相鄰的存儲單元的最后一頁到包含與源極選擇晶體管相鄰的存儲單元的第一頁對頁進行依次編程)進行編程操作時，控制邏輯140可以控制電壓發(fā)生器150隨著所選頁變得接近漏極選擇晶體管，降低管晶體管操作電壓pcg的電平，并且可以控制電壓發(fā)生器150隨著所選頁變得接近源極選擇晶體管，升高管晶體管操作電壓pcg的電平。

在另一個實施方式中，當在源極側(cè)存儲單元中包含被包含在所選頁中的存儲單元時，控制邏輯140可以控制電壓發(fā)生器150將管晶體管操作電壓pcg設(shè)置為第一電位電平。當在漏極側(cè)存儲單元中包含被包含在所選頁中的存儲單元時，控制邏輯140可以控制電壓發(fā)生器150將管晶體管操作電壓pcg設(shè)置成比第一電位電平低的第二電位電平。

電壓發(fā)生器150在編程操作中在控制邏輯140的控制下產(chǎn)生編程電壓vpgm、通過電壓vpass和管晶體管操作電壓pcg。在這種情況下，電壓發(fā)生器150可以在控制邏輯140的控制下通過調(diào)節(jié)管晶體管操作電壓pcg的電位電平來產(chǎn)生管晶體管操作電壓pcg。

如上所述，在本公開的實施方式中，可以根據(jù)常規(guī)編程方案或反向編程方案基于所選頁的地址來調(diào)節(jié)管晶體管操作電壓pcg的電位電平。也就是說，可以根據(jù)存儲單元陣列110中包含的多個頁當中的所選頁的編程順序來調(diào)節(jié)管晶體管操作電壓pcg的電位電平。隨著所選頁的編程順序變得更靠前，可以減小管晶體管操作電壓pcg的電位電平。隨著所選頁的編程順序變得更靠后，可以增大管晶體管操作電壓pcg的電位電平。

圖2是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的存儲單元陣列的立體圖。在圖2中，為了便于圖示，省略了層間絕緣層。

如圖2所示，存儲單元陣列包括布置在第一方向i-i’和與第一方向i-i’交叉的第二方向ii-ii’上的u形溝道層ch。這里，u形溝道層ch包括形成在管柵極pg中的管溝道層p_ch和聯(lián)接至管溝道層p_ch的一對源極側(cè)溝道層s_ch和漏極側(cè)溝道層d_ch。

此外，存儲單元陣列包括沿著源極側(cè)溝道層s_ch層疊在管柵極pg上方的源極側(cè)字線層s_wl和沿著漏極側(cè)溝道層d_ch層疊在管柵極pg上方的漏極側(cè)字線層d_wl。這里，源極選擇線層ssl層疊在源極側(cè)字線層s_wl上方，而漏極選擇線層dsl層疊在漏極側(cè)字線層d_wl上方。在這種情況下，虛擬字線層(未示出)可以層疊在漏極側(cè)字線層d_wl和漏極側(cè)選擇線層dsl之間，并且虛擬字線層(未示出)可以層疊源極側(cè)字線層s_wl和源極選擇線層ssl之間。

根據(jù)上述結(jié)構(gòu)，存儲單元沿著u形溝道層ch層疊，而漏極選擇晶體管和源極選擇晶體管分別設(shè)置在u形溝道層ch的兩端處。布置在位于串的最下部分處的u形的管柵極pg被布置在存儲單元的中間位置處以作為管晶體管來操作。

此外，存儲單元陣列包括聯(lián)接至漏極側(cè)溝道層d_ch以在第一方向i-i’上延伸的位線層bl以及聯(lián)接至源極側(cè)溝道層s_ch以在第二方向ii-ii’上延伸的源線層sl。

圖3是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的串的電路圖。

參照圖3，串包括串聯(lián)連接在位線bl和源線sl之間的漏極選擇晶體管dst、多個存儲單元mc0至mcn、管晶體管pt和源極選擇晶體管ssl。在多個存儲單元mc0至mcn當中布置在漏極選擇晶體管dst和管晶體管pt之間的多個存儲單元mcp+1至mcn可以被定義為漏極側(cè)存儲單元，并且多個存儲單元mc0至mcn當中布置在源極選擇晶體管sst和管晶體管pt之間的多個存儲單元mc0至mcp可以被定義為源極側(cè)存儲單元。

漏極選擇晶體管dst的柵極聯(lián)接至漏極選擇線dsl，而源極選擇晶體管sst的柵極聯(lián)接至源極選擇線ssl。多個存儲單元mc0至mcn的柵極分別聯(lián)接至多條字線wl0至wln。管晶體管pt的柵極聯(lián)接至管晶體管選通線，從而向其施加從圖1的電壓發(fā)生器150產(chǎn)生的管晶體管操作電壓pcg。

在本公開的描述中僅圖示了一個串。然而，一個存儲塊包括分別聯(lián)接至多條位線的多個串，并且多個串可以共享字線。

圖4是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的操作方法的流程圖。

圖5是示出了根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的操作方法的波形。

下文將參照圖1至圖5描述根據(jù)本公開的實施方式的半導(dǎo)體存儲器件的編程方法。

在本公開的實施方式中，將根據(jù)常規(guī)編程方案和反向編程方案來描述該編程方法。

常規(guī)編程方案

當在步驟s110從外部輸入用于編程命令的命令cmd時，控制邏輯140控制外圍電路16以在步驟s120至s140對半導(dǎo)體存儲器件執(zhí)行編程操作。此時，根據(jù)常規(guī)編程方案，控制邏輯140控制外圍電路160從包含與源極選擇晶體管相鄰的存儲單元的第一頁到包含與漏極選擇晶體管相鄰的存儲單元的最后一頁依次對頁進行編程。

讀/寫電路130任意存儲從外部輸入的要被編程的數(shù)據(jù)data。

多個頁緩沖器pb1至pbm根據(jù)臨時存儲的數(shù)據(jù)分別控制位線bl1至blm的電位電平。也就是說，多個頁緩沖器pb1至pbm根據(jù)臨時存儲的數(shù)據(jù)分別向位線bl1至blm施加諸如0v的編程允許電壓或諸如vcc的編程禁止電壓。

在步驟s120，控制邏輯140根據(jù)包含在所選存儲塊中的多個頁當中的所選頁的地址addr來設(shè)置管晶體管操作電壓pcg的電位電平。

在這種情況下，控制邏輯140可以控制電壓發(fā)生器150隨著所選擇頁變得接近漏極選擇晶體管，升高管晶體管操作電壓pcg的電平，并且可以控制電壓發(fā)生器150隨著所選頁變得接近源極選擇晶體管，降低管晶體管操作電壓pcg的電平。例如，控制邏輯140可以控制電壓發(fā)生器150，從而使得管晶體管操作電壓pcg隨著所選頁接近漏極選擇晶體管dst而根據(jù)頁地址增大階躍電壓(stepvoltage)△v。

在另一個實施方式中，控制邏輯140可以控制電壓發(fā)生器150以在漏極側(cè)存儲單元中包含被包含在所選頁中的存儲單元時將管晶體管操作電壓pcg設(shè)置為第一電位電平，并且可以控制電壓發(fā)生器150以在源極側(cè)存儲單元中包含被包含在所選頁中的存儲單元時將管晶體管操作電壓pcg設(shè)置為比第一電位電平低的第二電位電平。

在步驟s130，電壓發(fā)生器150在控制邏輯140的控制下產(chǎn)生管晶體管操作電壓pcg，并且地址解碼器120向存儲單元陣列110的管選通線施加管晶體管操作電壓pcg。

在步驟s140，電壓發(fā)生器150在控制邏輯140的控制下產(chǎn)生編程電壓vpgm和通過電壓vpass，并且地址解碼器120向多條字線當中的所選字線selwl和未選字線unselwl分別施加編程電壓vpgm和通過電壓vpass。

此時，聯(lián)接至被施加編程禁止電壓的位線的串的溝道電位電平被施加至未選字線unselwl的通過電壓vpass增高。聯(lián)接至被施加編程禁止電壓的位線的串可以被定義為編程禁止模式下的串。

當根據(jù)常規(guī)編程方案進行編程操作時，在所選頁的存儲單元是例如與源極選擇晶體管sst相鄰的mc0的存儲單元時，其它存儲單元mc1至mcn是不進行編程操作的擦除單元。因此，由于擦除單元的閾值電壓和通過電壓vpass之間的電位電平差，溝道升高電平(channelboostinglevel)可能相對高。當溝道升高電平較高時，由于帶-帶隧穿(btbt)現(xiàn)象而可能發(fā)生編程干擾現(xiàn)象。為了防止該現(xiàn)象，當采用具有相對低電平的管晶體管操作電壓pcg時，減少電荷共享區(qū)域，由此能夠降低溝道升高電平。當所選頁的存儲單元為例如與漏極選擇晶體管dst相鄰的mcn的存儲單元時，其它存儲單元mc0至mcn-1是執(zhí)行編程操作的存儲單元。因此，由于被編程的存儲單元的閾值電壓和通過電壓vpass之間的電位電平差相對減小，因此溝道升高電平可以相對低。當溝道升高電平較低時，聯(lián)接至所選字線selwl的存儲單元的閾值電壓即使在編程禁止模式下也可以增加。為了防止這種現(xiàn)象，當采用具有相對較高電平的管晶體管操作電壓pcg時，增加電荷共享區(qū)域，由此能夠增加溝道升高電平。

反向編程方案

當在步驟s110從外部輸入用于編程命令的命令cmd時，控制邏輯140控制外圍電路16以在步驟s120至s140對半導(dǎo)體存儲器件執(zhí)行編程操作。此時，根據(jù)反向編程方案，控制邏輯140控制外圍電路160從包含與漏極選擇晶體管相鄰的存儲單元的最后一頁到包含與源極側(cè)晶體管相鄰的存儲單元的第一頁依次對頁進行編程。

讀/寫電路130任意存儲從外部輸入的要被編程的數(shù)據(jù)data。

多個頁緩沖器pb1至pbm根據(jù)臨時存儲的數(shù)據(jù)分別控制位線bl1至blm的電位電平。也就是說，多個頁緩沖器pb1至pbn根據(jù)臨時存儲的數(shù)據(jù)分別向位線bl1至blm施加諸如0v的編程允許電壓或諸如vcc的編程禁止電壓。

在步驟s120，控制邏輯140根據(jù)包含在所選存儲塊中的多個頁當中的所選頁的地址addr來設(shè)置管晶體管操作電壓pcg的電位電平。

在這種情況下，控制邏輯140可以控制電壓發(fā)生器150隨著所選擇頁變得接近漏極選擇晶體管，降低管晶體管操作電壓pcg的電平，并且可以控制電壓發(fā)生器150隨著所選頁變得接近源極選擇晶體管，升高管晶體管操作電壓pcg的電平。例如，控制邏輯140可以控制電壓發(fā)生器150，使得管晶體管操作電壓pcg隨著所選頁接近源極選擇晶體管sst而根據(jù)頁地址增大階躍電壓△v。

在另一個實施方式中，控制邏輯140可以控制電壓發(fā)生器150以在源極側(cè)存儲單元中包含被包含在所選頁中的存儲單元時將管晶體管操作電壓pcg設(shè)置為第一電位電平，并且可以控制電壓發(fā)生器150以在漏極側(cè)存儲單元中包含被包含在所選頁中的存儲單元時將管晶體管操作電壓pcg設(shè)置為比第一電位電平低的第二電位電平。

在步驟s130，電壓發(fā)生器150在控制邏輯140的控制下產(chǎn)生管晶體管操作電壓pcg，并且地址解碼器120向存儲單元陣列110的管選通線施加管晶體管操作電壓pcg。

在步驟s140，電壓發(fā)生器150在控制邏輯140的控制下產(chǎn)生編程電壓vpgm和通過電壓vpass，并且地址解碼器120向多條字線當中的所選字線selwl和未選字線unselwl分別施加編程電壓vpgm和通過電壓vpass。

此時，聯(lián)接至被施加編程禁止電壓的位線的串的溝道電位電平被施加至未選字線unselwl的通過電壓vpass增高。聯(lián)接至被施加編程禁止電壓的位線的串可以被定義為在編程禁止模式下的串。

當根據(jù)反向編程方案進行編程操作時，在所選頁的存儲單元是例如與漏極選擇晶體管dst相鄰的mcn的存儲單元時，其它存儲單元mc0至mcn-1是不執(zhí)行編程操作的擦除單元。因此，由于擦除單元的閾值電壓和通過電壓vpass之間的電位電平差，溝道升高電平可能相對高。當溝道升高電平較高時，由于btbt現(xiàn)象而可能發(fā)生編程干擾現(xiàn)象。為了防止該現(xiàn)象，當采用具有相對低電平的管晶體管操作電壓pcg時，減小電荷共享區(qū)域，由此能夠降低溝道的增高電位。當所選頁的存儲單元是例如與源極選擇晶體管sst相鄰的mc0的存儲單元時，其它存儲單元mc1至mcn是執(zhí)行編程操作的存儲單元。因此，由于被編程的存儲單元的閾值電壓和通過電壓vpass之間的電位電平差相對減小，因此溝道升高電平可以相對低。當溝道升高電平較低時，聯(lián)接至所選字線selwl的存儲單元的閾值電壓即使在編程禁止模式下也可以增加。為了防止該現(xiàn)象，當采用具有相對高電平的管晶體管操作電壓pcg時，增加電荷共享區(qū)域，由此能夠增加溝道升高電平。

圖6是示出了包括圖1的半導(dǎo)體存儲器件的存儲系統(tǒng)的框圖。

參照圖6，存儲系統(tǒng)1000包括半導(dǎo)體存儲器件100和控制器1100。

半導(dǎo)體存儲器件100可以被構(gòu)造和操作為與參照圖1描述的相同。在下文中，將省略重復(fù)描述。

控制器1100聯(lián)接至主機host和半導(dǎo)體存儲器件100。控制器1100被構(gòu)造成響應(yīng)于來自主機host的請求而訪問半導(dǎo)體存儲器件100。例如，控制器1100被構(gòu)造成控制半導(dǎo)體存儲器件100的讀、寫、擦除和后臺操作?？刂破?100被構(gòu)造成提供半導(dǎo)體存儲器件100和主機host之間的接口?？刂破?100被構(gòu)造成驅(qū)動用于控制半導(dǎo)體存儲器件100的固件。

控制器1100包括隨機訪問存儲器(ram)1110、處理單元1120、主機接口1130、存儲接口1140和誤差校正塊1150。ram1110用作處理單元1120的操作存儲器、半導(dǎo)體存儲器件100和主機host之間的高速緩沖存儲器和半導(dǎo)體存儲器件100和主機host之間的緩沖存儲器中的至少一種。處理單元1120控制控制器1100的一般操作。此外，控制器1100可以任意地存儲在寫操作中從主機host提供的編程數(shù)據(jù)。

主機接口1130包括用于在主機host和控制器1100之間交換數(shù)據(jù)的協(xié)議。在一個示例性實施方式中，該控制器1100被構(gòu)造成經(jīng)由諸如通用串行總線(usb)協(xié)議、多媒體卡(mmc)協(xié)議、外部設(shè)備互連(pci)協(xié)議、pci-快速(pci-e)協(xié)議、高級技術(shù)附件(ata)協(xié)議、串行-ata協(xié)議、并行-ata協(xié)議、小型計算機小型接口(scsi)協(xié)議、增強型小型硬盤接口(esdi)協(xié)議、電子集成驅(qū)動器(ide)協(xié)議和私有協(xié)議的各種接口協(xié)議中的至少一種與主機host通信。

存儲接口1140與半導(dǎo)體存儲器件100交互。例如，存儲接口1140可以包括nand接口或nor接口。

誤差校正塊1150被構(gòu)造成通過使用誤差校正碼(ecc)檢測和校正從半導(dǎo)體存儲器件100接收的數(shù)據(jù)的誤差。處理單元1120可以基于誤差校正塊1150的誤差檢測結(jié)果來控制半導(dǎo)體存儲裝置100以調(diào)節(jié)讀取的電壓并進行重新讀取。在示例性實施方式中，誤差校正塊1150可以作為控制器1100的部件來提供。

控制器1100和半導(dǎo)體存儲器件100可以集成到一個半導(dǎo)體器件內(nèi)。在一個示例性實施方式中，控制器1100和半導(dǎo)體存儲器件100可以集成到一個半導(dǎo)體器件中，以構(gòu)成存儲卡。例如，控制器1100和半導(dǎo)體存儲器件100可以集成到一個半導(dǎo)體器件內(nèi)以構(gòu)成存儲卡，諸如pc卡(個人計算機存儲卡國際協(xié)會(pcmcia))、緊湊式閃存(cf)卡、智能媒體卡(sm或smc)、記憶棒、多媒體卡(mmc、rs-mmc或mmcmicro)、sd卡(sd、迷你sd、微型sd或sdhc)或通用閃存(ufs)。

控制器1100和半導(dǎo)體存儲器件100可以集成到一個半導(dǎo)體器件中以構(gòu)成半導(dǎo)體驅(qū)動器(固態(tài)硬盤(ssd))。半導(dǎo)體驅(qū)動器ssd包括被構(gòu)造成在半導(dǎo)體存儲器中存儲數(shù)據(jù)的存儲器件。如果使用存儲系統(tǒng)1000作為半導(dǎo)體驅(qū)動器ssd，則聯(lián)接至存儲系統(tǒng)1000的主機host的操作速度可以顯著提高。

在另一個示例中，存儲系統(tǒng)1000可以作為諸如計算機、超級移動pc(umpc)、工作站、上網(wǎng)本、個人數(shù)字助理(pda)、便攜式計算機、網(wǎng)絡(luò)平板、無線電話、移動電話、智能電話、電子書、便攜式多媒體播放器(pmp)、便攜式游戲控制器、導(dǎo)航系統(tǒng)、黑匣子、數(shù)碼相機、三維電視、數(shù)字音頻記錄器、數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字視頻記錄器、數(shù)字視頻播放器、能夠在無線環(huán)境中發(fā)送/接收信息的設(shè)備的電子設(shè)備的各種組件中的一個組件、構(gòu)成家庭網(wǎng)絡(luò)的各種電子設(shè)備中的一個電子設(shè)備、構(gòu)成計算機網(wǎng)絡(luò)的各種電子設(shè)備中的一個電子設(shè)備、構(gòu)成遠程信息處理網(wǎng)絡(luò)的各種電子設(shè)備中的一個、rfid設(shè)備或構(gòu)成計算系統(tǒng)的各種部件中的一個來提供。

在一個示例性實施方式中，半導(dǎo)體存儲器件100或存儲系統(tǒng)1000可以以各種形式封裝。例如，半導(dǎo)體存儲器件100或存儲系統(tǒng)1000可以以如下方式封裝，如層疊(pop)、球柵陣列(bga)、芯片級封裝(csp)、塑料有引線芯片載體(plcc)、塑料雙列直插式封裝(pdip)、窩伏爾組件中晶片(dieinwafflepack)、晶圓形式晶片、板上芯片(cob)、陶瓷雙列直插式封裝(cerdip)、塑料公制四方扁平封裝(mqfp)、薄型四方扁平封裝(tqfp)、小外形集成電路(soic)、收縮型小外形封裝(ssop)、薄型小外形封裝(tsop)、系統(tǒng)級封裝(sip)、多芯片封裝(mcp)、晶圓級制造封裝(wfp)、晶圓級處理層疊封裝(wsp)。

圖7是示出了圖6的存儲系統(tǒng)的應(yīng)用示例的框圖。

參照圖7，存儲系統(tǒng)2000包括半導(dǎo)體存儲器件2100和控制器2000。半導(dǎo)體存儲器件2100包括多個半導(dǎo)體存儲芯片。多個半導(dǎo)體存儲芯片被分成多組。

在圖7中，示出了經(jīng)由第一至第k信道ch1至chk與控制器2200通信的多個組。各個半導(dǎo)體存儲芯片可以與參照圖1描述的半導(dǎo)體存儲器件100類似地構(gòu)造和操作。

各個組被構(gòu)造成經(jīng)由一個公共信道與控制器2200通信?？刂破?200與參照圖6描述的控制器1100類似地構(gòu)造?？刂破?200被構(gòu)造成經(jīng)由多個信道ch1至chk控制半導(dǎo)體存儲器件2100的多個存儲芯片。

圖8是示出了包括參照圖7描述的存儲系統(tǒng)的計算系統(tǒng)的框圖。

參照圖8，計算系統(tǒng)3000包括中央處理單元3100、ram3200、用戶接口3300、電源3400、系統(tǒng)總線3500和存儲系統(tǒng)2000。

存儲系統(tǒng)2000經(jīng)由系統(tǒng)總線3500電聯(lián)接至中央處理單元3100、ram3200、用戶接口3300和電源3400。經(jīng)由用戶接口3300供應(yīng)的數(shù)據(jù)或由中央處理單元3100處理的數(shù)據(jù)被存儲在存儲系統(tǒng)2000中。

在圖8中，圖示了半導(dǎo)體存儲器件2100經(jīng)由控制器2200聯(lián)接至系統(tǒng)總線3500。然而，半導(dǎo)體存儲器件2100可以直接聯(lián)接至系統(tǒng)總線3500。在這種情況下，控制器2200的功能可以由中央處理單元3100和ram3200執(zhí)行。

在圖8中，圖示了提供參照圖7描述的存儲系統(tǒng)2000。然而，存儲系統(tǒng)2000可以替換為參照圖6描述的存儲系統(tǒng)1000。在一個示例性實施方式中，計算系統(tǒng)3000可以被構(gòu)造成包括參照圖6和圖7描述的存儲系統(tǒng)1000和2000二者。

根據(jù)本公開，在半導(dǎo)體存儲器件的編程操作中調(diào)節(jié)溝道升高電平，由此防止編程干擾現(xiàn)象。

本文已經(jīng)公開了示例性實施方式，并且雖然使用了具體術(shù)語，但是它們僅是以一般性和描述性含義來使用和解釋，并且不是出于限制目的。在某些情況下，除非另有明確說明，如本申請?zhí)峤粫r對本領(lǐng)域技術(shù)人員將顯而易見的是，與具體實施方式相關(guān)地描述的特征、特性和/或元件可以單個地使用或者和與其它實施方式相關(guān)地描述的特征、特性和/或元件組合地使用。因此，本領(lǐng)域技術(shù)人員將理解，在不脫離在隨后的權(quán)利要求中闡述的本公開的精神和范圍的情況下，可以進行各種形式和細節(jié)上的改變。

相關(guān)申請的交叉引用

本申請要求2016年3月29日提交的韓國專利申請no.10-2016-0037530的優(yōu)先權(quán)，通過引用將該申請全部結(jié)合于此。