快閃存儲器及快閃存儲器的制造方法
【專利摘要】一種快閃存儲器及快閃存儲器的制造方法，其中快閃存儲器的制造方法，包括：提供半導體襯底，所述半導體襯底表面形成有隧穿介質(zhì)層、浮柵導電層以及掩膜層；圖形化所述掩膜層，以圖形化的掩膜層為掩膜，刻蝕浮柵導電層、隧穿介質(zhì)層和部分厚度的半導體襯底，形成淺溝槽；形成填充滿所述淺溝槽的隔離層；去除掩膜層；在浮柵導電層表面形成位于隔離層側(cè)壁的導電側(cè)墻；去除部分厚度的隔離層暴露出導電側(cè)墻的側(cè)壁；形成柵間介質(zhì)層，所述柵間介質(zhì)層覆蓋隔離層、導電側(cè)墻以及浮柵導電層；在所述柵間介質(zhì)層表面形成控制柵導電層。本發(fā)明提高了快閃存儲器耦合率，制作的快閃存儲器具有低工作電壓以及低功耗的優(yōu)異性能。
【專利說明】快閃存儲器及快閃存儲器的制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制作領(lǐng)域技術(shù)，特別涉及快閃存儲器及快閃存儲器的制造方法。

【背景技術(shù)】
[0002]隨著半導體制程技術(shù)的發(fā)展，在存儲裝置方面已開發(fā)出存取速度較快的快閃存儲器(flash memory)?？扉W存儲器具有可多次進行信息的存入、讀取和擦除等動作，且存入的信息在斷電后也不會消失的特性，因此，快閃存儲器已成為個人電腦和電子設(shè)備所廣泛采用的一種非易失性存儲器。其中，快閃存儲器根據(jù)陣列結(jié)構(gòu)的不同，主要分與非門快閃存儲器和或非門快閃存儲器，由于與非門快閃存儲器比或非門快閃存儲器的集成度高，所以與非門快閃存儲器具有更廣的應(yīng)用范圍。
[0003]典型的與非門快閃存儲器以摻雜的多晶硅作為浮動柵極(floating gate)和控制柵極(control gate);其中，控制柵極形成于浮動柵極上，且通過柵間介質(zhì)層相隔；浮動柵形成于襯底上，通過一層隧穿介質(zhì)層(tunnel oxide)相隔。當對快閃存儲器進行信息的寫入操作時，通過在控制柵極與源區(qū)/漏區(qū)施加偏壓，使電子注入浮動柵極中；在讀取快閃存儲器信息時，在控制柵極施加一工作電壓，此時浮動柵極的帶電狀態(tài)會影響其下方溝道(channel)的開/關(guān)，而此溝道的開/關(guān)即為判斷信息值O或I的依據(jù)；當快閃存儲器在擦除信息時，將襯底、源區(qū)、漏區(qū)或控制柵極的相對電位提高，并利用隧穿效應(yīng)使電子由浮動柵極穿過隧穿介質(zhì)層而進入襯底、源區(qū)或漏區(qū)中，或是穿過柵間介質(zhì)層而進入控制柵極中。
[0004]快閃存儲器的工作電壓、讀取及擦除的速率與浮動柵極和控制柵極間的耦合率(coupling rat1)有關(guān)。稱合率是指施加于控制柵極上的電壓稱合至浮動柵極的參數(shù)。對于快閃存儲器儲器而言，耦合率越大，操作快閃存儲器所需要的工作電壓越低，讀取以及擦除的速率越高，且快閃存儲器的功耗越低。
[0005]因此研究具有高耦合率的快閃存儲器是當前亟需解決的問題。


【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種優(yōu)化的快閃存儲器及快閃存儲器的制造方法，提高快閃存儲器的耦合率，減小快閃存儲器的工作電壓和功耗。
[0007]為解決上述問題，本發(fā)明提供一種快閃存儲器的制造方法，包括:提供半導體襯底，所述半導體襯底表面形成有隧穿介質(zhì)層、位于隧穿介質(zhì)層表面的浮柵導電層以及位于浮柵導電層表面的掩膜層；圖形化所述掩膜層，以圖形化的掩膜層為掩膜，依次刻蝕浮柵導電層、隧穿介質(zhì)層和部分厚度的半導體襯底，形成淺溝槽；形成填充滿所述淺溝槽的隔離層，所述隔離層頂部與掩膜層表面齊平；去除掩膜層；在浮柵導電層表面形成導電側(cè)墻且所述導電側(cè)墻位于隔離層側(cè)壁；去除部分厚度的隔離層暴露出導電側(cè)墻的側(cè)壁；形成柵間介質(zhì)層，所述柵間介質(zhì)層覆蓋隔離層、導電側(cè)墻以及浮柵導電層表面；在所述柵間介質(zhì)層表面形成控制柵導電層。
[0008]可選的，所述導電側(cè)墻的材料為多晶硅。
[0009]可選的，所述導電側(cè)墻的形成過程為:采用化學氣相沉積工藝形成覆蓋隔離層和浮柵導電層表面的導電側(cè)墻層，回刻蝕去除位于浮柵導電層表面以及隔離層表面的導電側(cè)墻層，形成位于隔離層側(cè)壁的導電側(cè)墻。
[0010]可選的，所述回刻蝕工藝為干法刻蝕。
[0011]可選的，所述干法刻蝕的具體工藝參數(shù)為:刻蝕氣體為CF4、CHF3> CH2F2, CH3F, C4F8或C5F8中的一種或幾種,刻蝕氣體流量為10sccm至500sccm,腔室壓強為O毫托至10毫托，電源功率為200瓦至1000瓦，偏置電壓為O伏至100伏。
[0012]可選的，去除部分厚度的隔離層，使得隔離層頂部與浮柵導電層上表面齊平或低于浮柵導電層上表面。
[0013]可選的，去除部分厚度的隔離層后，隔離層頂部高于隧穿介質(zhì)層上表面或與隧穿介質(zhì)層上表面齊平。
[0014]可選的，去除部分厚度的隔離層的工藝為濕法刻蝕。
[0015]可選的，所述濕法刻蝕的刻蝕液體為稀釋的氫氟酸。
[0016]可選的，所述隧穿介質(zhì)層的材料為氧化硅。
[0017]可選的，所述柵間介質(zhì)層為氧化物層、氮化物層和氧化物層的疊加結(jié)構(gòu)。
[0018]可選的，所述隔離層的材料為氧化硅。
[0019]可選的，所述浮柵導電層或控制柵導電層的材料為多晶硅。
[0020]本發(fā)明還提供一種快閃存儲器，所述快閃存儲器包括:半導體襯底；位于半導體襯底內(nèi)且高于半導體襯底表面的淺溝槽隔離結(jié)構(gòu)；位于半導體襯底表面的隧穿介質(zhì)層，且所述隧穿介質(zhì)層位于相鄰淺溝槽隔離結(jié)構(gòu)之間；位于隧穿介質(zhì)層表面的浮柵導電層；位于浮柵導電層表面的導電側(cè)墻，且所述導電側(cè)墻的垂直側(cè)壁與浮柵導電層的側(cè)壁齊平；位于淺溝槽隔離結(jié)構(gòu)、導電側(cè)墻和浮柵導電層表面的柵間介質(zhì)層；位于柵間介質(zhì)層表面的控制柵導電層。
[0021]可選的，所述淺溝槽隔離結(jié)構(gòu)頂部與浮柵導電層上表面齊平或低于浮柵導電層上表面。
[0022]可選的，所述淺溝槽隔離結(jié)構(gòu)頂部高于隧穿介質(zhì)層上表面或與隧穿介質(zhì)層上表面齊平。
[0023]可選的，所述導電側(cè)墻的材料為多晶硅。
[0024]可選的，所述浮柵導電層或控制柵導電層的材料為多晶硅。
[0025]可選的，所述柵間介質(zhì)層為氧化物層、氮化物層和氧化物層的疊加結(jié)構(gòu)。
[0026]可選的，所述隧穿介質(zhì)層的材料為氧化硅。
[0027]與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案具有以下優(yōu)點:
[0028]本發(fā)明提供一種快閃存儲器的制造方法，其中，在浮柵導電層表面形成導電側(cè)墻，所述導電側(cè)墻位于隔離層側(cè)壁，去除部分厚度的隔離層暴露出導電側(cè)墻的側(cè)壁，形成覆蓋隔離層、導電側(cè)墻以及浮柵導電層表面的柵間介質(zhì)層，形成位于柵間介質(zhì)層表面的控制柵導電層。本發(fā)明實施例中導電側(cè)墻和浮柵導電層構(gòu)成浮柵，浮柵與控制柵導電層的重疊面積包括導電側(cè)墻的上表面；去除部分厚度的隔離層后，導電側(cè)墻被暴露出的垂直側(cè)壁面積也為浮柵和控制柵導電層的重疊面積。
[0029]與現(xiàn)有技術(shù)相比，本發(fā)明提供的快閃存儲器的制造方法，浮柵和控制柵導電層的重疊面積明顯增加，因此快閃存儲器的浮柵與控制柵導電層間的電容得到提高，從而提高快閃存儲器的耦合率，進而降低快閃存儲器的工作電壓和功耗，提高讀取信息和擦出信息的速度。
[0030]進一步，本發(fā)明實施例中，去除部分厚度的隔離層后，所述隔離層頂部與浮柵導電層上表面齊平或低于浮柵導電層上表面。因此，去除部分厚度的隔離層后，浮柵導電層的側(cè)壁面積也被部分或全部暴露出，浮柵導電層側(cè)壁面積也為浮柵和控制柵導電層重疊面積，進一步增加了浮柵和控制柵導電層的重疊面積，進一步增大浮柵與控制柵導電層間的電容，快閃存儲器的耦合率進一步得到提高，從而降低工作電壓以及功耗，快閃存儲器的性能得到進一步提聞。
[0031]同時，去除部分厚度的隔離層，隔離層的頂部與隧穿介質(zhì)層上表面齊平或高于隧穿介質(zhì)層上表面，去除隔離層的厚度在一個區(qū)間內(nèi)，相較于去除固定厚度隔離層的工藝，本發(fā)明實施例降低了去除部分厚度隔離層的工藝難度。
[0032]本發(fā)明還提供一種快閃存儲器，其中，快閃存儲器的結(jié)構(gòu)性能優(yōu)越，采用了在浮柵導電層表面形成導電側(cè)墻的結(jié)構(gòu)，則浮柵由浮柵導電層和導電側(cè)墻共同組成，浮柵和控制柵導電層間重疊面積包括導電側(cè)墻上表面和浮柵導電層上表面，浮柵和控制柵導電層的重疊面積變大，因此浮柵和控制柵導電層間的電容變大，形成的快閃存儲器的耦合率大，其工作電壓以及功耗低。
[0033]進一步的，本發(fā)明實施例中，淺溝槽隔離結(jié)構(gòu)與浮柵導電層的位置關(guān)系有兩種情況:所述淺溝槽隔離結(jié)構(gòu)與浮柵導電層上表面頂部齊平，所述淺溝槽隔離結(jié)構(gòu)頂部低于浮柵導電層上表面。因此，浮柵和控制柵導電層的重疊面積除包括導電側(cè)墻上表面和浮柵導電層上表面外，還包括了其他面積。
[0034]具體的，所述淺溝槽隔離結(jié)構(gòu)頂部與浮柵導電層上表面齊平時，浮柵與控制柵導電層間重疊面積還包括導電側(cè)墻的全部側(cè)壁面積；所述淺溝槽隔離結(jié)構(gòu)頂部低于浮柵導電層上表面時，浮柵與控制柵導電層間重疊面積還包括導電側(cè)墻的全部側(cè)壁面積以及浮柵導電層的部分或全部側(cè)壁面積。
[0035]浮柵和控制柵導電層間的重疊面積得到進一步增大，快閃存儲器的耦合率更大，因此有利于獲得具有更加優(yōu)異性能的快閃存儲器，快閃存儲器具有更低的工作電壓以及功耗。

【專利附圖】

【附圖說明】
[0036]圖1為現(xiàn)有技術(shù)制作快閃存儲器的流程示意圖；
[0037]圖2為快閃存儲器單元的等效電路圖；
[0038]圖3至圖6為本發(fā)明一實施例快閃存儲器制作過程的剖面結(jié)構(gòu)示意圖；
[0039]圖7至圖14為本發(fā)明另一實施例快閃存儲器制作過程的剖面結(jié)構(gòu)示意圖。

【具體實施方式】
[0040]由【背景技術(shù)】可知，為了獲得低工作電壓和低功耗，需要提高快閃存儲器的耦合率。
[0041]為解決上述問題，針對現(xiàn)有技術(shù)快閃存儲器的制造方法進行研究，發(fā)現(xiàn)快閃存儲器的制作工藝包括如下步驟，請參考圖1:步驟S1、提供半導體襯底，所述半導體襯底內(nèi)形成有淺溝槽隔離結(jié)構(gòu)；步驟S2、形成隧穿介質(zhì)層，所述隧穿介質(zhì)層覆蓋在半導體襯底和淺溝槽隔離結(jié)構(gòu)表面；步驟S3、對半導體襯底進行摻雜形成阱區(qū)；步驟S4、在隧穿介質(zhì)層表面形成浮柵導電層；步驟S5、在浮柵導電層表面形成柵間介質(zhì)層；步驟S6、在柵間介質(zhì)層表面形成控制柵導電層；步驟S7、對半導體襯底進行LDD離子注入和退火處理；步驟S8、在半導體襯底表面形成側(cè)墻，所述側(cè)墻位于隧穿介質(zhì)層、浮柵導電層、柵間介質(zhì)層和控制柵導電層兩側(cè)；步驟S9、在半導體襯底內(nèi)形成源區(qū)和漏區(qū)以及進行金屬硅化物工藝。
[0042]上述方法制作的快閃存儲器工作電壓高且功耗大，讀取信息和擦除信息的速率慢，高工作電壓和大功耗主要是由快閃存儲器的耦合率低造成的。
[0043]針對快閃存儲器的耦合率進行進一步研究，圖2為快閃存儲器單元的等效電路圖。
[0044]請參考圖2，CG為控制柵，F(xiàn)G為浮柵，Cono為浮柵與控制柵間的電容，Cgs為浮柵與源極間的電容，Cgd為浮柵與漏極間的電容，Cgb為浮柵與溝道區(qū)間的電容，Ctmi為浮柵與半導體襯底間的電容，Ctotal為快閃存儲器的總電容，K_為快閃存儲器的耦合率。C_、Cgs、Cgd、
Cgb、Ctunnel、^total
以及Km。間的關(guān)系式如下:
[0045]Ctunnel=Cgs+Cgb+CgdCl)
[0046]Ctotal=Ctumel+Cono (2)
[0047]K_=C_/Ctotal (3)
[0048]由上述關(guān)系式可知，快閃存儲器的耦合率K_與浮柵和控制柵間的電容C_成正t匕，因此增加浮柵和控制柵間的電容c_即可增加快閃存儲器的耦合率；而浮柵與控制柵間的電容C_與浮柵和控制柵的重疊面積成正比，因此快閃存儲器的耦合率與浮柵和控制柵的重疊面積成正比關(guān)系，通過增加浮柵與控制柵的重疊面積，即可提高快閃存儲器的耦合率，進而降低快閃存儲器的工作電壓以及功耗。
[0049]圖3至圖6為本發(fā)明一實施例快閃存儲器制作過程的剖面結(jié)構(gòu)示意圖。
[0050]請參考圖3，提供半導體襯底100，所述半導體襯底100內(nèi)形成有淺溝槽隔離結(jié)構(gòu)101，且淺溝槽隔離結(jié)構(gòu)101頂部與半導體襯底100表面齊平或高于半導體襯底100表面；形成覆蓋半導體襯底100和淺溝槽隔離結(jié)構(gòu)101的隧穿介質(zhì)層102。
[0051]請參考圖4，在隧穿介質(zhì)層102表面形成浮柵導電層103，所述浮柵導電層103覆蓋部分隧穿介質(zhì)層102。
[0052]請參考圖5，在隧穿介質(zhì)層102及浮柵導電層103表面形成柵間介質(zhì)層104。
[0053]請參考圖6，形成覆蓋柵間介質(zhì)層104的控制柵導電層105。
[0054]與現(xiàn)有技術(shù)相比，上述方法形成快閃存儲器的浮柵導電層與控制柵導電層的重疊面積增加了，耦合率在一定程度上得到了提高；但是上述方法形成的快閃存儲器耦合率提高的程度有限，不足以滿足低工作電壓以及低功耗的需求。
[0055]為此，本發(fā)明提供一種優(yōu)化的快閃存儲器制作方法，在浮柵導電層表面形成導電側(cè)墻，導電側(cè)墻位于隔離層側(cè)壁；去除部分厚度的隔離層；在隔離層、導電側(cè)墻和浮柵導電層表面形成柵間介質(zhì)層；在柵間介質(zhì)層表面形成控制柵導電層。本發(fā)明實施例浮柵由導電側(cè)墻和浮柵導電層共同組成，浮柵與控制柵導電層的重疊面積大，浮柵與控制柵導電層間的電容大，制作的快閃存儲器耦合率高，快閃存儲器具有低工作電壓以及低功耗性能。
[0056]本發(fā)明還提供一種優(yōu)化的快閃存儲器，在浮柵導電層表面形成導電側(cè)墻。所述快閃存儲器具有較高的耦合率，工作電壓低且功耗低。
[0057]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。
[0058]圖7至圖14為本發(fā)明另一實施例快閃存儲器制作過程的剖面結(jié)構(gòu)示意圖。
[0059]請參考圖7，提供半導體襯底200，所述半導體襯底200表面形成有隧穿介質(zhì)層201、位于隧穿介質(zhì)層201表面的浮柵導電層202以及位于浮柵導電層202表面的掩膜層203。
[0060]所述半導體襯底200的材料為硅、鍺、鍺化硅、砷化鎵、碳化硅或絕緣體上的硅。
[0061]本實施例中，所述半導體襯底200的材料為硅。
[0062]所述隧穿介質(zhì)層201用于隔離半導體襯底200和后續(xù)形成的浮柵導電層202。
[0063]所述隧穿介質(zhì)層201的材料為氧化硅、氮化硅或氮氧化硅，形成工藝為熱氧化法或化學氣相沉積法。
[0064]本實施例中，所述隧穿介質(zhì)層201的材料為氧化硅，厚度為50埃至150埃，采用熱氧化法形成。
[0065]在形成隧穿介質(zhì)層201之后，對半導體襯底200進行阱區(qū)離子摻雜。
[0066]具體的，形成的快閃存儲器為PMOS快閃存儲器時，對半導體襯底200進行N型離子摻雜形成N型阱區(qū)；形成的快閃存儲器為NMOS快閃存儲器時，對半導體襯底200進行P型離子摻雜形成P型阱區(qū)。
[0067]所述浮柵導電層202的材料為多晶硅，通過化學氣相沉積工藝和擴散工藝形成。
[0068]本實施例中，所述浮柵導電層202通過淀積多晶硅和磷摻雜形成，所述浮柵導電層202的厚度為200埃至2000埃。
[0069]所述掩膜層203作為后續(xù)形成淺溝槽隔離結(jié)構(gòu)的掩膜層，所述掩膜層203還可以保護浮柵導電層202不被淺溝槽隔離結(jié)構(gòu)的工藝所破壞。
[0070]本實施例中，所述掩膜層203的材料為氮化硅，其形成工藝為化學氣相沉積。
[0071]請參考圖8，圖形化所述掩膜層203，以圖形化的掩膜層203為掩膜，依次刻蝕浮柵導電層202、隧穿介質(zhì)層201和部分厚度的半導體襯底200，形成淺溝槽210。
[0072]采用干法刻蝕工藝形成淺溝槽210。
[0073]作為一個實施例，淺溝槽210的形成步驟包括:在掩膜層203表面形成圖形化的光刻膠層，所述光刻膠層具有對應(yīng)后續(xù)形成淺溝槽位置和寬度的第一開口 ；以光刻膠層為掩膜，沿第一開口刻蝕掩膜層203，在掩膜層203內(nèi)形成第二開口，去除光刻膠層；以具有第二開口的掩膜層203為掩膜，采用反應(yīng)離子刻蝕工藝依次刻蝕浮柵導電層202、隧穿介質(zhì)層201和部分厚度的半導體襯底200，形成淺溝槽210。
[0074]請參考圖9，形成填充滿所述淺溝槽210 (請參考圖8)的隔離層204，所述隔離層204頂部與掩膜層203表面齊平。
[0075]在淺溝槽210中填充隔離層204，形成淺溝槽隔離結(jié)構(gòu)(ST1:shallow trenchisolat1n),隔離浮柵導電層202。
[0076]所述隔離層204的材料為氧化硅或氮化硅，形成工藝為化學氣相沉積或原子層沉積。
[0077]本實施例中，所述隔離層204的材料為氧化硅，采用高密度等離子體(HDP:highdensity plasma)化學氣相沉積形成隔離層204。
[0078]作為一個實施例，高密度等離子體化學氣相沉積工藝的具體參數(shù)為:反應(yīng)氣體為 SiH4、H2 和 O2, SiH4 流量為 1sccm 至 10sccm, O2 流量為 1sccm 至 10sccm, H2 流量為10sccm至lOOOsccm，反應(yīng)腔室溫度為500度至800度，反應(yīng)腔室壓強為I毫托至50毫托，射頻功率為3000瓦至5000瓦，射頻偏置功率為2000瓦至4000瓦。
[0079]所述隔離層204的形成過程為:采用高密度等離子體化學氣相沉積工藝，形成填充滿淺溝槽210的隔離層厚膜，所述隔離層厚膜覆蓋掩膜層203，通過化學機械拋光工藝平坦化隔離層厚膜形成隔離層204，使得隔離層204頂部與掩膜層203表面齊平。
[0080]在平坦化過程中，由于浮柵導電層202表面覆蓋有掩膜層203，掩膜層203保護浮柵導電層202不受平坦化工藝的影響。
[0081]需要說明的是，在形成隔離層204之前，還可以在淺溝槽210的側(cè)壁和底部形成線性氧化層，改善隔離層204與半導體襯底200中的硅之間的界面特性，修復刻蝕半導體襯底200造成的損傷，提高淺溝槽隔離結(jié)構(gòu)的可靠性。
[0082]本實施例中，形成浮柵導電層202后再形成淺溝槽隔離結(jié)構(gòu)，浮柵導電層202能夠與淺溝槽隔離結(jié)構(gòu)很好的對齊，避免了先形成淺溝槽隔離結(jié)構(gòu)所導致的浮柵導電層202偏移的問題。
[0083]請參考圖10，去除掩膜層203 (請參考圖9)。
[0084]采用濕法刻蝕工藝去除掩膜層203。
[0085]作為一個實施例，所述濕法刻蝕的刻蝕液體為熱磷酸溶液，其中，熱磷酸溶液的溫度為120度至200度，磷酸的質(zhì)量百分比為65%至85%。
[0086]除了熱磷酸溶液作為刻蝕液體外，還可以選用其他對浮柵導電層202和隔離層204刻蝕速率慢、對掩膜層203刻蝕速率快的刻蝕液體來進行濕法刻蝕，去除掩膜層203。
[0087]請參考圖11，在浮柵導電層202表面形成導電側(cè)墻205且所述導電側(cè)墻205位于隔離層204側(cè)壁。
[0088]作為一個實施例，所述導電側(cè)墻205的形成過程為:采用化學氣相沉積工藝形成覆蓋隔離層204和浮柵導電層202表面的導電側(cè)墻層，回刻蝕去除位于浮柵導電層202表面以及隔離層204表面的導電側(cè)墻層，形成位于隔離層204側(cè)壁的導電側(cè)墻205。
[0089]所述回刻蝕工藝為干法刻蝕。
[0090]作為一個實施例，所述干法刻蝕的具體工藝參數(shù)為:刻蝕氣體為CF4、CHF3> CH2F2,CH3FX4F8或C5F8中的一種或幾種，刻蝕氣體流量為lOOsccm至500sCCm，腔室壓強為O毫托至10毫托，電源功率為200瓦至1000瓦，偏置電壓為O伏至100伏。
[0091]本實施例中，所述導電側(cè)墻205的材料為多晶硅，寬度為50埃至1000埃。
[0092]導電側(cè)墻205形成后，浮柵導電層202和導電側(cè)墻205共同構(gòu)成浮柵，導電側(cè)墻205的上表面面積大于底部面積。因此，與不形成導電側(cè)墻205相比，浮柵與后續(xù)形成的控制柵導電層的重疊面積增大，從而增加浮柵與控制柵導電層間的電容，提高快閃存儲器的耦合率。
[0093]請參考圖12，去除部分厚度的隔離層204暴露出導電側(cè)墻205的側(cè)壁。
[0094]去除部分厚度的隔離層204，使得隔離層204頂部與浮柵導電層202上表面齊平或低于浮柵導電層202上表面。
[0095]作為一個實施例，去除部分厚度的隔離層204，使得隔離層204頂部與浮柵導電層202上表面齊平，暴露出導電側(cè)墻205的側(cè)壁，則導電側(cè)墻的側(cè)壁面積和上表面面積為浮柵與后續(xù)形成的控制柵導電層間的重疊面積的一部分，重疊面積明顯增加。
[0096]作為另一個實施例，去除部分厚度的隔離層204，使得隔離層204頂部低于浮柵導電層202上表面，暴露出導電側(cè)墻205的側(cè)壁，且暴露出部分浮柵導電層202的側(cè)壁，則導電側(cè)墻205的側(cè)壁面積、上表面面積以及部分浮柵導電層202的側(cè)壁面積為浮柵和控制柵導電層的重疊面積的一部分，重疊面積得到進一步提高。
[0097]需要說明的是，去除部分厚度的隔離層204后，隔離層204頂部高于隧穿介質(zhì)層201上表面或與隧穿介質(zhì)層201上表面齊平。這是由于:若隔離層204頂部低于隧穿介質(zhì)層201上表面，對增加浮柵和控制柵導電層的重疊面積無有益影響，且去除隔離層204的厚度過大，會導致淺溝槽隔離結(jié)構(gòu)的隔離效果變差。
[0098]本實施例中，以去除部分厚度的隔離層204，使得隔離層204頂部與浮柵導電層202上表面齊平作示范性說明。
[0099]去除部分厚度的隔離層204的工藝為濕法刻蝕。
[0100]本實施例中，所述濕法刻蝕的刻蝕液體為稀釋的氫氟酸(DHF:Diluted HF)
[0101]請參考圖13，形成柵間介質(zhì)層206，所述柵間介質(zhì)層206覆蓋隔離層204、導電側(cè)墻205以及浮柵導電層202表面。
[0102]所述柵間介質(zhì)層206為浮柵導電層202、導電側(cè)墻205和后續(xù)形成的控制柵導電層間的絕緣層。
[0103]所述柵間介質(zhì)層206的材料為氧化硅或氮化硅中的一種或幾種，所述柵間介質(zhì)層206可以為單層結(jié)構(gòu)也可以為多層結(jié)構(gòu)。
[0104]所述柵間介質(zhì)層206的形成工藝為化學氣相沉積、熱氧化法或物理氣相沉積。
[0105]本實施例中，所述柵間介質(zhì)層206為多層結(jié)構(gòu)，具體的，所述柵間介質(zhì)層206為氧化物層、氮化物層和氧化物層的疊加結(jié)構(gòu)(0N0:oxide-nitride-oxide),厚度為50埃至200埃，所述柵間介質(zhì)層206的形成工藝為化學氣相沉積。
[0106]請參考圖14，在所述柵間介質(zhì)層206表面形成控制柵導電層207。
[0107]本實施例中，所述控制柵導電層207的材料為多晶硅，所述控制柵導電層207的厚度為500埃至2000埃，采用化學氣相沉積形成所述控制柵導電層207。
[0108]由于導電側(cè)墻205的形成，浮柵由導電側(cè)墻205和浮柵導電層202共同構(gòu)成，則控制柵導電層207與浮柵間的重疊面積包括了導電側(cè)墻205的上表面面積，重疊面積增大，因此控制柵導電層207與浮柵間的電容增大，快閃存儲器的耦合率增大，工作電壓和功耗降低，讀寫擦除信息的速率得到提高。
[0109]作為一個實施例，隔離層204頂部低于浮柵導電層202上表面，則除了導電側(cè)墻205的全部側(cè)壁面積以及上表面面積為浮柵與控制柵導電層207的重疊面積外，浮柵導電層202高于隔離層204的側(cè)壁面積也為浮柵與控制柵導電層207的重疊面積。
[0110]作為另一個實施例，隔離層204頂部與浮柵導電層202上表面齊平，則導電側(cè)墻205的全部側(cè)壁面積以及上表面面積為浮柵與控制柵導電層207的重疊面積。
[0111]上述關(guān)于隔離層204頂部與浮柵導電層202上表面位置關(guān)系的兩個實施例中，浮柵與控制柵導電層207都具有較大的重疊面積，浮柵與控制柵導電層207間的電容大，形成的快閃存儲器的耦合率高，在一定的工作電壓下，快閃存儲器讀取信息和擦出信息的速度快，即快閃存儲器具有低工作電壓的性能，且由于耦合率高，快閃存儲器還具有功耗低的優(yōu)點。
[0112]所述隧穿介質(zhì)層201、浮柵導電層202、導電側(cè)墻205、柵間介質(zhì)層206和控制柵導電層207構(gòu)成了快閃存儲器的柵極結(jié)構(gòu)。
[0113]后續(xù)會在柵極結(jié)構(gòu)兩側(cè)的半導體襯底200內(nèi)形成輕摻雜源漏區(qū)(LDD)，對半導體襯底200進行退火處理，以消除LDD工藝對半導體襯底200造成的損傷；LDD工藝完成后，在半導體襯底200表面形成側(cè)墻，所述側(cè)墻位于柵極結(jié)構(gòu)兩側(cè)；對柵極結(jié)構(gòu)兩側(cè)的半導體襯底200內(nèi)進行摻雜形成源區(qū)和漏區(qū)；對源區(qū)和漏區(qū)進行金屬硅化物工藝。
[0114]至此，快閃存儲器的制作工藝完成，制作的快閃存儲器的浮柵和控制柵導電層207的重疊面積多，提高了浮柵與控制柵導電層207間的電容，因此快閃存儲器的耦合率大，讀取信息和擦出信息的速率快，具有低工作電壓和低功耗的優(yōu)點。
[0115]綜上，本發(fā)明提供的快閃存儲器的制造方法的技術(shù)方案具有以下優(yōu)點:
[0116]本發(fā)明實施例中，在浮柵導電層表面形成導電側(cè)墻，導電側(cè)墻位于淺溝槽隔離結(jié)構(gòu)的側(cè)壁，浮柵與控制柵導電層重疊面積包括浮柵上表面面積以及導電側(cè)墻的上表面面積。本發(fā)明的浮柵由浮柵導電層和導電側(cè)墻組成，浮柵與控制柵導電層重疊面積大，浮柵與控制柵導電層間的電容大，因此形成的快閃存儲器的耦合率高，快閃存儲器的工作電壓低且功耗小。
[0117]同時，在導電側(cè)墻形成后，去除部分厚度的隔離層，暴露出導電側(cè)墻側(cè)壁，所述暴露出的導電側(cè)墻側(cè)壁面積也為浮柵和控制柵導電層的重疊面積；且繼續(xù)增加去除隔離層的部分厚度值時，浮柵導電層的側(cè)壁也被部分或全部暴露出，所述暴露出的浮柵導電層側(cè)壁面積也為浮柵與控制柵導電層的重疊面積。本發(fā)明實施例中，進一步增加了浮柵與控制柵導電層的重疊面積，進一步減小快閃存儲器的工作電壓以及功耗，提高快閃存儲器的讀取信息和擦除信息的速度。
[0118]本發(fā)明實施例還提供一種快閃存儲器，請繼續(xù)參考圖14，包括:
[0119]半導體襯底200，所述半導體襯底200的材料為硅、鍺、硅化鍺或砷化鎵；
[0120]位于半導體襯底200內(nèi)且高于半導體襯底200表面的淺溝槽隔離結(jié)構(gòu)，所述淺溝槽隔離結(jié)構(gòu)的填充物為氧化硅或氮化硅；
[0121]位于半導體襯底200表面的隧穿介質(zhì)層201，且所述隧穿介質(zhì)層201位于相鄰淺溝槽隔離結(jié)構(gòu)之間，所述隧穿介質(zhì)層201的材料為氧化硅或氮化硅；
[0122]位于隧穿介質(zhì)層201表面的浮柵導電層202，所述浮柵導電層202的材料為多晶硅；
[0123]位于浮柵導電層202表面的導電側(cè)墻205，且所述導電側(cè)墻205的垂直側(cè)壁與浮柵導電層202的側(cè)壁齊平，所述導電側(cè)墻205的材料為多晶硅；
[0124]位于淺溝槽隔離結(jié)構(gòu)、導電側(cè)墻205和浮柵導電層202表面的柵間介質(zhì)層206，所述柵間介質(zhì)層206的材料為氧化硅或氮化硅，所述柵間介質(zhì)層206為單層結(jié)構(gòu)或多層結(jié)構(gòu)；
[0125]位于柵間介質(zhì)層206表面的控制柵導電層207，所述控制柵導電層207的材料為多晶娃。
[0126]所述淺溝槽隔離結(jié)構(gòu)頂部與浮柵導電層202上表面齊平或低于浮柵導電層202上表面。
[0127]本發(fā)明實施例中，導電側(cè)墻205和浮柵導電層202共同構(gòu)成浮柵。
[0128]浮柵與控制柵導電層207間的重疊面積包括:浮柵導電層202上表面面積、導電側(cè)墻205上表面面積、導電側(cè)墻205的側(cè)壁面積以及浮柵導電層202高于淺溝槽隔離結(jié)構(gòu)頂部的側(cè)面面積。
[0129]由上述分析可知，與不形成導電側(cè)墻205或淺溝槽隔離結(jié)構(gòu)高于浮柵導電層202相比，本發(fā)明實施例中，浮柵與控制柵導電層207具有較大的重疊面積，因此浮柵與控制柵導電層207間電容大，快閃存儲器的耦合率高，從而獲得低工作電壓和低功耗的優(yōu)異性能。
[0130]需要說明的是，淺溝槽隔離結(jié)構(gòu)頂部與隧穿介質(zhì)層201上表面齊平時，此時浮柵與控制柵導電層207間重疊面積增加值已為最大，再降低淺溝槽隔離結(jié)構(gòu)頂部高度已無實際意義，且淺溝槽隔離結(jié)構(gòu)頂部高度過低，會導致淺溝槽隔離結(jié)構(gòu)的隔離效果變差。因此，所述淺溝槽隔離結(jié)構(gòu)頂部高于隧穿介質(zhì)層201上表面或與隧穿介質(zhì)層201上表面齊平。
[0131]本實施例中，所述半導體襯底200為硅襯底。
[0132]所述隧穿介質(zhì)層201的材料為氧化硅，厚度為50埃至150埃。
[0133]所述淺溝槽隔離結(jié)構(gòu)的填充物為高密度等離子體氧化硅。
[0134]所述浮柵導電層202的材料為多晶硅片，厚度為200埃至2000埃。
[0135]所述柵間介質(zhì)層206為氧化物層、氮化物層和氧化物層的多層結(jié)構(gòu)，厚度為50埃至200埃。
[0136]所述導電側(cè)墻205的材料為多晶硅，寬度為50埃至1000埃。
[0137]所述控制柵導電層207的材料為多晶硅，厚度為500埃至2000埃。
[0138]隧穿介質(zhì)層201、浮柵導電層202、柵間介質(zhì)層206以及控制柵導電層207構(gòu)成快閃存儲器的柵極結(jié)構(gòu)。
[0139]后續(xù)會在柵極結(jié)構(gòu)兩側(cè)的半導體襯底200內(nèi)形成輕摻雜源漏區(qū)(LDD)，對半導體襯底200進行退火處理；在半導體襯底200表面形成側(cè)墻，所述側(cè)墻位于柵極結(jié)構(gòu)兩側(cè)；在柵極結(jié)構(gòu)兩側(cè)的半導體襯底200內(nèi)進行摻雜形成源極和漏極；在源極和漏極對應(yīng)的半導體襯底200區(qū)域形成金屬娃化物。
[0140]綜上，本發(fā)明提供的快閃存儲器的技術(shù)方案具有以下優(yōu)點:
[0141]快閃存儲器結(jié)構(gòu)性能優(yōu)越，采用了在浮柵導電層表面形成導電側(cè)墻的結(jié)構(gòu)，浮柵導電層和導電側(cè)墻構(gòu)成浮柵，因此浮柵與控制柵導電層間的重疊面積包括浮柵導電層上表面面積以及導電側(cè)墻上表面面積。與現(xiàn)有技術(shù)相比，本發(fā)明浮柵與控制柵導電層間重疊面積更大，重疊面積越大，耦合率越大。因此形成的快閃存儲器的耦合率高，工作電壓低且功耗低。
[0142]且淺溝槽隔離結(jié)構(gòu)頂部與浮柵導電層上表面齊平或低于浮柵導電層上表面，因此，浮柵與控制柵導電層間重疊面積除浮柵導電層上表面面積和導電側(cè)墻上表面面積外，還包括導電側(cè)墻的側(cè)壁面積，甚至包括浮柵導電層部分或全部側(cè)壁面積；浮柵與控制柵導電層間重疊面積變大，快閃存儲器的耦合率增加，快閃存儲器的性能更優(yōu)越，工作電壓以及功耗更低。
[0143] 雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當以權(quán)利要求所限定的范圍為準。
【權(quán)利要求】
1.一種快閃存儲器的制造方法，其特征在于，包括: 提供半導體襯底，所述半導體襯底表面形成有隧穿介質(zhì)層、位于隧穿介質(zhì)層表面的浮柵導電層以及位于浮柵導電層表面的掩膜層； 圖形化所述掩膜層，以圖形化的掩膜層為掩膜，依次刻蝕浮柵導電層、隧穿介質(zhì)層和部分厚度的半導體襯底，形成淺溝槽； 形成填充滿所述淺溝槽的隔離層，所述隔離層頂部與掩膜層表面齊平； 去除掩膜層； 在浮柵導電層表面形成導電側(cè)墻且所述導電側(cè)墻位于隔離層側(cè)壁； 去除部分厚度的隔離層暴露出導電側(cè)墻的側(cè)壁； 形成柵間介質(zhì)層，所述柵間介質(zhì)層覆蓋隔離層、導電側(cè)墻以及浮柵導電層表面； 在所述柵間介質(zhì)層表面形成控制柵導電層。
2.根據(jù)權(quán)利要求1所述的快閃存儲器的制造方法，其特征在于，所述導電側(cè)墻的材料為多晶娃。
3.根據(jù)權(quán)利要求1所述的快閃存儲器的制造方法，其特征在于，所述導電側(cè)墻的形成過程為:采用化學氣相沉積工藝形成覆蓋隔離層和浮柵導電層表面的導電側(cè)墻層，回刻蝕去除位于浮柵導電層表面以及隔離層表面的導電側(cè)墻層，形成位于隔離層側(cè)壁的導電側(cè)j-jfeI回O
4.根據(jù)權(quán)利要求3所述的快閃存儲器的制造方法，其特征在于，所述回刻蝕工藝為干法刻蝕。
5.根據(jù)權(quán)利要求4所述的快閃存儲器的制造方法，其特征在于，所述干法刻蝕的具體工藝參數(shù)為:刻蝕氣體為CF4、CHF3> CH2F2, CH3F, C4F8或C5F8中的一種或幾種，刻蝕氣體流量為10sccm至500sccm,腔室壓強為O毫托至10毫托，電源功率為200瓦至1000瓦,偏置電壓為O伏至100伏。
6.根據(jù)權(quán)利要求1所述的快閃存儲器的制造方法，其特征在于，去除部分厚度的隔離層，使得隔離層頂部與浮柵導電層上表面齊平或低于浮柵導電層上表面。
7.根據(jù)權(quán)利要求6所述的快閃存儲器的制造方法，其特征在于，去除部分厚度的隔離層后，隔離層頂部高于隧穿介質(zhì)層上表面或與隧穿介質(zhì)層上表面齊平。
8.根據(jù)權(quán)利要求1所述的快閃存儲器的制造方法，其特征在于，去除部分厚度的隔離層的工藝為濕法刻蝕。
9.根據(jù)權(quán)利要求8所述的快閃存儲器的制造方法，其特征在于，所述濕法刻蝕的刻蝕液體為稀釋的氫氟酸。
10.根據(jù)權(quán)利要求1所述的快閃存儲器的制造方法，其特征在于，所述隧穿介質(zhì)層的材料為氧化硅。
11.根據(jù)權(quán)利要求1所述的快閃存儲器的制造方法，其特征在于，所述柵間介質(zhì)層為氧化物層、氮化物層和氧化物層的疊加結(jié)構(gòu)。
12.根據(jù)權(quán)利要求1所述的快閃存儲器的制造方法，其特征在于，所述隔離層的材料為氧化硅。
13.根據(jù)權(quán)利要求1所述的快閃存儲器的制造方法，其特征在于，所述浮柵導電層或控制柵導電層的材料為多晶硅。
14.一種快閃存儲器，其特征在于，包括: 半導體襯底； 位于半導體襯底內(nèi)且高于半導體襯底表面的淺溝槽隔離結(jié)構(gòu)； 位于半導體襯底表面的隧穿介質(zhì)層，且所述隧穿介質(zhì)層位于相鄰淺溝槽隔離結(jié)構(gòu)之間； 位于隧穿介質(zhì)層表面的浮柵導電層； 位于浮柵導電層表面的導電側(cè)墻，且所述導電側(cè)墻的垂直側(cè)壁與浮柵導電層的側(cè)壁齊平; 位于淺溝槽隔離結(jié)構(gòu)、導電側(cè)墻和浮柵導電層表面的柵間介質(zhì)層； 位于柵間介質(zhì)層表面的控制柵導電層。
15.根據(jù)權(quán)利要求14所述的快閃存儲器，其特征在于所述淺溝槽隔離結(jié)構(gòu)頂部與浮柵導電層上表面齊平或低于浮柵導電層上表面。
16.根據(jù)權(quán)利要求14所述的快閃存儲器，其特征在于，所述淺溝槽隔離結(jié)構(gòu)頂部高于隧穿介質(zhì)層上表面或與隧穿介質(zhì)層上表面齊平。
17.根據(jù)權(quán)利要求14所述的快閃存儲器，其特征在于，所述導電側(cè)墻的材料為多晶硅。
18.根據(jù)權(quán)利要求14所述的快閃存儲器，其特征在于，所述浮柵導電層或控制柵導電層的材料為多晶硅。
19.根據(jù)權(quán)利要求14所述的快閃存儲器，其特征在于，所述柵間介質(zhì)層為氧化物層、氮化物層和氧化物層的疊加結(jié)構(gòu)。
20.根據(jù)權(quán)利要求14所述的快閃存儲器，其特征在于，所述隧穿介質(zhì)層的材料為氧化硅。
【文檔編號】H01L21/8247GK104425386SQ201310365605
【公開日】2015年3月18日 申請日期:2013年8月20日 優(yōu)先權(quán)日:2013年8月20日
【發(fā)明者】劉欣, 宋化龍 申請人:中芯國際集成電路制造(上海)有限公司