快閃存儲器及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制作領(lǐng)域技術(shù)，特別涉及快閃存儲器及其形成方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體制程技術(shù)的發(fā)展，在存儲裝置方面已開發(fā)出存取速度較快的快閃存儲器(flash memory)?？扉W存儲器具有可多次進(jìn)行信息的存入、讀取和擦除等動作，且存入的信息在斷電后也不會消失的特性，因此，快閃存儲器已成為個人電腦和電子設(shè)備所廣泛采用的一種非易失性存儲器。其中，快閃存儲器根據(jù)陣列結(jié)構(gòu)的不同，主要分與非門快閃存儲器和或非門快閃存儲器，由于與非門快閃存儲器比或非門快閃存儲器的集成度高，所以與非門快閃存儲器具有更廣的應(yīng)用范圍。
[0003]典型的與非門快閃存儲器以摻雜的多晶硅作為浮動?xùn)艠O(floating gate)和控制柵極(control gate);其中，控制柵極形成于浮動?xùn)艠O上，且通過柵間介質(zhì)層相隔；浮動?xùn)艠O形成于襯底上，通過一層隧穿介質(zhì)層(tunnel oxide)相隔。當(dāng)對快閃存儲器進(jìn)行信息的寫入操作時，通過在控制柵極與源區(qū)/漏區(qū)施加偏壓，使電子注入浮動?xùn)艠O中；在讀取快閃存儲器信息時，在控制柵極施加一工作電壓，此時浮動?xùn)艠O的帶電狀態(tài)會影響其下方溝道(channel)的開/關(guān)，而此溝道的開/關(guān)即為判斷信息值O或I的依據(jù)；當(dāng)快閃存儲器在擦除信息時，將襯底、源區(qū)、漏區(qū)或控制柵極的相對電位提高，并利用隧穿效應(yīng)使電子由浮動?xùn)艠O穿過隧穿介質(zhì)層而進(jìn)入襯底、源區(qū)或漏區(qū)中，或是穿過柵間介質(zhì)層而進(jìn)入控制柵極中。
[0004]快閃存儲器的工作電壓、讀取及擦除的速率與浮動?xùn)艠O和控制柵極間的耦合率(coupling rat1)有關(guān)。稱合率是指施加于控制柵極上的電壓稱合至浮動?xùn)艠O的參數(shù)。對于快閃存儲器儲器而言，耦合率越大，操作快閃存儲器所需要的工作電壓越低，讀取以及擦除的速率越高，且快閃存儲器的功耗越低。
[0005]因此研究具有高耦合率的快閃存儲器是當(dāng)前亟需解決的問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種快閃存儲器及其形成方法，提高快閃存儲器的耦合率，從而降低工作電壓，提高讀寫信息的速度，且降低快閃存儲器的運行功耗。
[0007]為解決上述問題，本發(fā)明提供一種快閃存儲器的形成方法，包括:提供半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)具有隔離結(jié)構(gòu)，在相鄰隔離結(jié)構(gòu)之間的半導(dǎo)體襯底表面依次形成有隧穿介質(zhì)層和第一浮柵導(dǎo)電層，且所述第一浮柵導(dǎo)電層的頂部低于所述隔離結(jié)構(gòu)頂部；形成覆蓋于所述隔離結(jié)構(gòu)和第一浮柵導(dǎo)電層表面的第二浮柵導(dǎo)電層，所述第二浮柵導(dǎo)電層的材料與第一浮柵導(dǎo)電層的材料相同；對所述第二浮柵導(dǎo)電層進(jìn)行摻雜，使得第二浮柵導(dǎo)電層的刻蝕速率小于第一浮柵導(dǎo)電層的刻蝕速率；采用各向異性刻蝕工藝，刻蝕所述第二浮柵導(dǎo)電層，直至暴露出隔離結(jié)構(gòu)的頂部，在所述第一浮柵導(dǎo)電層表面形成浮柵側(cè)墻，且所述浮柵側(cè)墻位于隔離結(jié)構(gòu)側(cè)壁；以所述浮柵側(cè)墻為掩膜，刻蝕去除部分厚度的第一浮柵導(dǎo)電層，在第一浮柵導(dǎo)電層內(nèi)形成凹槽；形成覆蓋所述隔離結(jié)構(gòu)、具有凹槽的第一浮柵導(dǎo)電層、以及浮柵側(cè)墻的柵間介質(zhì)層；形成覆蓋于所述柵間介質(zhì)層表面的控制柵導(dǎo)電層。
[0008]可選的，所述第二浮柵導(dǎo)電層的材料為多晶硅。
[0009]可選的，采用離子注入工藝進(jìn)行所述摻雜。
[0010]可選的，所述離子注入的注入離子包括鍺離子，所述離子注入工藝參數(shù)為:鍺離子注入劑量為lE15atom/cm2至lE16atom/cm2,鍺離子注入能量為20kev至lOOkev。
[0011]可選的，所述離子注入的注入離子還包括硼離子，所述硼離子注入劑量為lE14atom/cm2 至 lE15atom/cm2,硼離子注入劑量為 2kev 至 lOkev。
[0012]可選的，所述各向異性刻蝕工藝為等離子體刻蝕工藝。
[0013]可選的，所述等離子體刻蝕工藝的工藝參數(shù)為:刻蝕氣體為CF4、CHF3> CH2F2, CH3F,C4F8或C5F8中的一種或幾種，刻蝕氣體流量為10sccm至500sccm，源功率為200瓦至1000瓦，偏置電壓為OV至100V。
[0014]可選的，采用干法刻蝕工藝刻蝕去除部分厚度的第一浮柵導(dǎo)電層，所述干法刻蝕工藝參數(shù)為:刻蝕氣體包括ci2、HBr和02，Cl2的流量為50sccm至200sccm，HBr流量為50sccm至200sccm, O2流量為5sccm至50sccm,腔室壓強為5毫托至20毫托,源功率為200瓦至500瓦，偏置功率為100瓦至300瓦。
[0015]可選的，在形成所述具有凹槽的第一浮柵導(dǎo)電層之后、形成柵間介質(zhì)層之前，還包括步驟:形成覆蓋于所述隔離結(jié)構(gòu)、具有凹槽的第一浮柵導(dǎo)電層、以及浮柵側(cè)墻表面的第三浮柵導(dǎo)電層；采用各向異性刻蝕工藝，刻蝕所述第三浮柵導(dǎo)電層，直至暴露出隔離結(jié)構(gòu)頂部，在所述第一浮柵導(dǎo)電層的凹槽側(cè)壁形成導(dǎo)電側(cè)墻。
[0016]可選的，所述第三浮柵導(dǎo)電層的材料為多晶硅。
[0017]可選的，在形成所述柵間介質(zhì)層之前，還包括步驟:去除部分厚度的隔離結(jié)構(gòu)，使得隔離結(jié)構(gòu)頂部與隧穿介質(zhì)層上表面齊平或高于隧穿介質(zhì)層上表面。
[0018]可選的，采用濕法刻蝕工藝去除部分厚度的隔離結(jié)構(gòu)，所述濕法刻蝕工藝的刻蝕液體為氫氟酸溶液。
[0019]可選的，所述柵間介質(zhì)層為氧化物層、氮化物層和氧化物層的疊層結(jié)構(gòu)。
[0020]可選的，所述控制柵導(dǎo)電層的材料為多晶硅。
[0021]可選的，所述隔離結(jié)構(gòu)的形成步驟包括:在所述半導(dǎo)體襯底表面依次形成隧穿介質(zhì)膜和第一浮柵導(dǎo)電膜；在所述第一浮柵導(dǎo)電膜表面形成圖形化的掩膜層；以所述圖形化的掩膜層為掩膜，依次刻蝕第一浮柵導(dǎo)電膜、隧穿介質(zhì)膜和部分厚度的半導(dǎo)體襯底，形成溝槽；在所述溝槽內(nèi)填充隔離層，形成隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)頂部與所述圖形化的掩膜層頂部齊平，且在相鄰隔離結(jié)構(gòu)之間的半導(dǎo)體襯底表面依次形成有隧穿介質(zhì)層和第一浮柵導(dǎo)電層；去除所述圖形化的掩膜層。
[0022]本發(fā)明還提供一種快閃存儲器，包括:半導(dǎo)體襯底；隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)位于半導(dǎo)體襯底內(nèi)，且所述隔離結(jié)構(gòu)頂部高于半導(dǎo)體襯底表面；隧穿介質(zhì)層，所述隧穿介質(zhì)層位于相鄰隔離結(jié)構(gòu)之間的半導(dǎo)體襯底表面；第一浮柵導(dǎo)電層，所述第一浮柵導(dǎo)電層位于隧穿介質(zhì)層表面，靠近隔離結(jié)構(gòu)區(qū)域的第一浮柵導(dǎo)電層具有第一厚度，遠(yuǎn)離隔離結(jié)構(gòu)區(qū)域的第一浮柵導(dǎo)電層具有第二厚度，且所述第一厚度大于第二厚度；浮柵側(cè)墻，所述浮柵側(cè)墻位于具有第一厚度的第一浮柵導(dǎo)電層表面；柵間介質(zhì)層，所述柵間介質(zhì)層位于隔離結(jié)構(gòu)、第一浮柵導(dǎo)電層和浮柵側(cè)墻表面；控制柵導(dǎo)電層，所述控制柵導(dǎo)電層位于柵間介質(zhì)層表面。
[0023]可選的，所述具有第二厚度的第一浮柵導(dǎo)電層表面形成有導(dǎo)電側(cè)墻。
[0024]可選的，所述隔離結(jié)構(gòu)頂部與隧穿介質(zhì)層上表面齊平或高于隧穿介質(zhì)層上表面。
[0025]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0026]本發(fā)明提供一種快閃存儲器的形成方法，其中，依次形成位于隧穿介質(zhì)層表面的第一浮柵導(dǎo)電層和第二浮柵導(dǎo)電層，且對第二浮柵導(dǎo)電層進(jìn)行摻雜，使得第二浮柵導(dǎo)電層的刻蝕速率小于第一浮柵導(dǎo)電層的刻蝕速率；采用各向異性刻蝕工藝刻蝕所述第二浮柵導(dǎo)電層，形成位于隔離結(jié)構(gòu)側(cè)壁的浮柵側(cè)墻；所述浮柵側(cè)墻為形成的快閃存儲器浮柵的一部分，且由于浮柵側(cè)墻的上表面面積大于底部面積；與不形成浮柵側(cè)墻相比，本發(fā)明增加了浮柵和控制柵導(dǎo)電層的重疊面積，從而提高了快閃存儲器的耦合率，降低快閃存儲器的工作電壓和功耗。
[0027]同時，刻蝕第二浮柵導(dǎo)電層形成浮柵側(cè)墻，所述浮柵側(cè)墻的刻蝕速率小于第一浮柵導(dǎo)電層的刻蝕速率；以浮柵側(cè)墻為掩膜，采用各向異性刻蝕工藝刻蝕去除部分厚度的第一浮柵導(dǎo)電層，所述刻蝕工藝對浮柵側(cè)墻造成的損傷小，且在所述第一浮柵導(dǎo)電層中形成凹槽，則凹槽的側(cè)壁面積也為浮柵和控制柵導(dǎo)電層間重疊面積的一部分，從而進(jìn)一步增加浮柵和控制柵導(dǎo)電層的重疊面積，進(jìn)一步提高快閃存儲器的耦合率。
[0028]進(jìn)一步，在第一浮柵導(dǎo)電層的凹槽側(cè)壁形成導(dǎo)電側(cè)墻，所述導(dǎo)電側(cè)墻具有弧形的上表面；與第一浮柵導(dǎo)電層的凹槽相比，所述導(dǎo)電側(cè)墻與第一浮柵導(dǎo)電層形成的溝槽具有更平滑的底部拐角，減小了形成柵間介質(zhì)層的工藝難度，從而避免出現(xiàn)柵間介質(zhì)層堆積問題，進(jìn)一步增加浮柵和控制柵導(dǎo)電層的重疊面積，進(jìn)一步提高快閃存儲器的耦合率。
[0029]本發(fā)明還提供一種快閃存儲器，采用了性能優(yōu)越的快閃存儲器結(jié)構(gòu)，靠近隔離結(jié)構(gòu)區(qū)域的第一浮柵導(dǎo)電層具有第一厚度，遠(yuǎn)離隔離結(jié)構(gòu)區(qū)域的第一浮柵導(dǎo)電層具有第二厚度，且所述第一厚度大于第二厚度；第一浮柵導(dǎo)電層具有厚度差使得第一浮柵導(dǎo)電層具有凹陷的內(nèi)側(cè)壁，所述內(nèi)側(cè)壁面積也為浮柵和控制柵導(dǎo)電層重疊面積的一部分；與第一浮柵導(dǎo)電層的各區(qū)域厚度一致相比，本實施例的浮柵和控制柵導(dǎo)電層的重疊面積增加了，從而增加了浮柵和控制柵導(dǎo)電層之間的電容，提高快閃存儲器的耦合率，降低工作電壓和功耗，優(yōu)化快閃存儲器的電學(xué)性能。
[0030]同時，本發(fā)明實施例中，在第一厚度的第一浮柵導(dǎo)電層表面具有浮柵側(cè)墻，所述浮柵側(cè)墻