中，形成第一浮柵導(dǎo)電膜102后再形成隔離結(jié)構(gòu)106，使得第一浮柵導(dǎo)電層112能夠與隔離結(jié)構(gòu)106很好的對(duì)齊，避免了先形成隔離結(jié)構(gòu)所導(dǎo)致的第一浮柵導(dǎo)電層112偏移的問(wèn)題。
[0070]在本發(fā)明其他實(shí)施例中，也可以先形成隔離結(jié)構(gòu)，再形成第一浮柵導(dǎo)電層。先形成隔離結(jié)構(gòu)后形成第一浮柵導(dǎo)電層的工藝步驟包括:提供半導(dǎo)體襯底；依次在所述半導(dǎo)體襯底表面形成隧穿介質(zhì)層、以及位于隧穿介質(zhì)層表面的圖形化的掩膜層；以所述圖形化的掩膜層為掩膜，刻蝕隧穿介質(zhì)層和部分厚度的半導(dǎo)體襯底，形成溝槽；在所述溝槽內(nèi)填充滿隔離層，所述隔離層頂部與圖形化的掩膜層上表面齊平，形成隔離結(jié)構(gòu)；去除所述圖形化的掩膜層；在所述隔離結(jié)構(gòu)表面、以及相鄰隔離結(jié)構(gòu)之間的隧穿介質(zhì)層表面形成第一浮柵導(dǎo)電膜；去除位于隔離結(jié)構(gòu)表面的第一浮柵導(dǎo)電膜，同時(shí)去除位于隧穿介質(zhì)層表面的部分厚度的第一浮柵導(dǎo)電膜，形成第一浮柵導(dǎo)電層，且所述第一浮柵導(dǎo)電層的頂部低于隔離結(jié)構(gòu)頂部。
[0071]請(qǐng)參考圖7，去除掩膜層103 (請(qǐng)參考圖6)。
[0072]作為一個(gè)實(shí)施例，采用濕法刻蝕工藝去除所述掩膜層103。所述濕法刻蝕工藝的刻蝕液體為熱磷酸溶液，其中，溶液溫度為120度至200度，溶液中磷酸的質(zhì)量百分比為60%至 85%。
[0073]去除所述掩膜層103后，達(dá)到以下目的:提供半導(dǎo)體襯底100，所述半導(dǎo)體襯底100內(nèi)具有隔離結(jié)構(gòu)106，在相鄰隔離結(jié)構(gòu)106之間的半導(dǎo)體襯底100表面依次形成有隧穿介質(zhì)層111和第一浮柵導(dǎo)電層112，且所述第一浮柵導(dǎo)電層112的頂部低于隔離結(jié)構(gòu)106頂部。
[0074]請(qǐng)參考圖8，形成覆蓋于所述隔離結(jié)構(gòu)106和第一浮柵導(dǎo)電層112表面的第二浮柵導(dǎo)電層107，所述第二浮柵導(dǎo)電層107的材料與第一浮柵導(dǎo)電層112的材料相同。
[0075]所述第二浮柵導(dǎo)電層107的材料為多晶硅。采用化學(xué)氣相沉積、原子層沉積工藝形成所述第二浮柵導(dǎo)電層107。
[0076]本實(shí)施例中，采用化學(xué)氣相沉積工藝形成所述第二浮柵導(dǎo)電層107，所述第二浮柵導(dǎo)電層107的厚度為500埃至2000埃。
[0077]請(qǐng)參考圖9，對(duì)所述第二浮柵導(dǎo)電層107進(jìn)行摻雜108，使得第二浮柵導(dǎo)電層107的刻蝕速率小于第一浮柵導(dǎo)電層112的刻蝕速率。
[0078]具體的，后續(xù)在刻蝕第一浮柵導(dǎo)電層112時(shí)，所述刻蝕工藝對(duì)第二浮柵導(dǎo)電層107的刻蝕速率小，第二浮柵導(dǎo)電層107受到刻蝕第一浮柵導(dǎo)電層112工藝的影響小。
[0079]所述摻雜108的作用為:對(duì)第二浮柵導(dǎo)電層107進(jìn)行摻雜108后，增加第二浮柵導(dǎo)電層107材料中多晶硅的晶粒直徑，使得多晶硅的晶界間隙減小，從而提高第二浮柵導(dǎo)電層107的熱穩(wěn)定性和化學(xué)穩(wěn)定性，使得第二浮柵導(dǎo)電層107對(duì)濕法或干法刻蝕的刻蝕速率小于第一浮柵導(dǎo)電層112對(duì)濕法或干法刻蝕的刻蝕速率，提高第一浮柵導(dǎo)電層112和第二浮柵導(dǎo)電層107的刻蝕選擇比；后續(xù)刻蝕第二浮柵導(dǎo)電層107形成浮柵側(cè)墻后，以浮柵側(cè)墻為掩膜，對(duì)第一浮柵導(dǎo)電層112進(jìn)行刻蝕，所述刻蝕工藝對(duì)浮柵側(cè)墻的影響小。
[0080]本實(shí)施例中，采用離子注入工藝進(jìn)行所述摻雜108。
[0081]若離子注入劑量過(guò)小，摻雜的劑量不足以降低刻蝕工藝對(duì)第二浮柵導(dǎo)電層107的刻蝕速率；若離子注入劑量過(guò)大，則容易導(dǎo)致刻蝕工藝難以對(duì)第二浮柵導(dǎo)電層107的進(jìn)行刻蝕，增加了后續(xù)刻蝕第二浮柵導(dǎo)電層107的工藝難度。若離子注入能量過(guò)小，則第二浮柵導(dǎo)電層107的底部區(qū)域的摻雜離子量少，不足以降低刻蝕工藝對(duì)第二浮柵導(dǎo)電層107底部區(qū)域的刻蝕速率；若離子注入能量過(guò)大，則向第二浮柵導(dǎo)電層107注入的離子進(jìn)入至第一浮柵導(dǎo)電層112中，導(dǎo)致刻蝕工藝對(duì)第一浮柵導(dǎo)電層112的刻蝕速率降低，后續(xù)刻蝕工藝對(duì)第一浮柵導(dǎo)電層112和第二浮柵導(dǎo)電層107的刻蝕選擇比減小，后續(xù)刻蝕去除部分厚度的第一浮柵導(dǎo)電層112時(shí)，所述刻蝕工藝對(duì)第二浮柵導(dǎo)電層107造成的損傷大。
[0082]本實(shí)施例中，所述離子注入工藝的注入離子為鍺離子，鍺離子注入劑量為lE15atom/cm2 至 lE16atom/cm2,錯(cuò)離子注入能量為 20kev 至 lOOkev。
[0083]將所述鍺離子注入至第二浮柵導(dǎo)電層107中，使得第二浮柵導(dǎo)電層107的材料中多晶硅晶粒直徑增加，減小晶界間隙，降低了刻蝕工藝對(duì)第二浮柵導(dǎo)電層107的刻蝕速率。
[0084]在本發(fā)明其他實(shí)施例中，所述離子注入工藝的注入離子除包括鍺離子外，還包括硼離子，硼離子注入劑量為lE14atom/cm2至lE15atom/cm2,硼離子注入能量為2kev至1kev0
[0085]請(qǐng)參考圖10，采用各向異性刻蝕工藝，刻蝕所述第二浮柵導(dǎo)電層107 (請(qǐng)參考圖9)，直至暴露出隔離結(jié)構(gòu)106頂部，形成位于隔離結(jié)構(gòu)106側(cè)壁的浮柵側(cè)墻109。
[0086]作為一個(gè)實(shí)施例，所述各向異性刻蝕工藝為等離子刻蝕。所述等離子體刻蝕的工藝參數(shù)為:刻蝕氣體為CF4、CHF3> CH2F2, CH3F, C4F8或C5F8中的一種或幾種，刻蝕氣體流量為10sccm至500sccm,腔室壓強(qiáng)為O毫托至10毫托，電源功率為200瓦至1000瓦,偏置電壓為O伏至100伏。
[0087]由于所述等離子刻蝕工藝垂直于半導(dǎo)體襯底100表面方向的刻蝕速率遠(yuǎn)大于平行于半導(dǎo)體襯底100表面方向的刻蝕速率，因此當(dāng)?shù)入x子刻蝕工藝完成后，位于隔離結(jié)構(gòu)106表面的第二浮柵導(dǎo)電層107被刻蝕去除，且暴露出第一浮柵導(dǎo)電層112的部分表面，形成位于隔離結(jié)構(gòu)106側(cè)壁的浮柵側(cè)墻109。
[0088]所述浮柵側(cè)墻109形成之后，所述浮柵側(cè)墻109為本發(fā)明快閃存儲(chǔ)器的浮柵的一部分，所述浮柵側(cè)墻109的上表面面積大于底部面積，與不形成浮柵側(cè)墻109相比，本發(fā)明實(shí)施例后續(xù)形成的控制柵導(dǎo)電層與浮柵間的重疊面積增大，從而增加浮柵與控制柵導(dǎo)電層間的電容量，進(jìn)而提高快閃存儲(chǔ)器的耦合率。
[0089]請(qǐng)參考圖11，以所述浮柵側(cè)墻109為掩膜，刻蝕去除部分厚度的第一浮柵導(dǎo)電層112，在第一浮柵導(dǎo)電層112內(nèi)形成凹槽110。
[0090]所述刻蝕工藝為干法刻蝕。作為一個(gè)實(shí)施例，所述干法刻蝕的工藝參數(shù)為:刻蝕氣體包括 Cl2、HBr 和 O2, Cl2 的流量為 50sccm 至 200sccm, HBr 流量為 50sccm 至 200sccm, O2流量為5sccm至50sccm，腔室壓強(qiáng)為5毫托至20毫托，源功率為200瓦至500瓦，偏置功率為100瓦至300瓦。
[0091]所述刻蝕工藝在對(duì)第一浮柵導(dǎo)電層112進(jìn)行刻蝕的同時(shí)，對(duì)浮柵側(cè)墻109也進(jìn)行了刻蝕；然而，由于在相同的刻蝕工藝條件下，所述刻蝕工藝對(duì)浮柵側(cè)墻109的刻蝕速率小于對(duì)第一浮柵導(dǎo)電層112的刻蝕速率，因此，所述浮柵側(cè)墻109受到刻蝕工藝的影響小；當(dāng)所述刻蝕工藝完成后，浮柵側(cè)墻109的頂部略低于隔離結(jié)構(gòu)106的頂部。
[0092]在所述刻蝕工藝完成后，第一浮柵導(dǎo)電層112內(nèi)形成了凹槽110，所述第一浮柵導(dǎo)電層112具有凹陷的內(nèi)側(cè)壁(第一浮柵導(dǎo)電層112遠(yuǎn)離隔離結(jié)構(gòu)106的側(cè)壁)，因此，所述內(nèi)側(cè)壁面積為浮柵與后續(xù)形成的控制柵導(dǎo)電層間重疊面積的一部分；與現(xiàn)有技術(shù)相比較，本實(shí)施例中浮柵和控制柵導(dǎo)電層間的重疊面積增加了，增加的重疊面積為第一浮柵導(dǎo)電層112的內(nèi)側(cè)壁面積；浮柵與控制柵導(dǎo)電層間的重疊面積增加，進(jìn)一步提高了形成快閃存儲(chǔ)器的耦合率，降低工作電壓和功耗。
[0093]請(qǐng)參考圖12，形成覆蓋于隔離層106、具有凹槽110 (請(qǐng)參考圖11)的第一浮柵導(dǎo)電層112、以及浮柵側(cè)墻109表面的第三浮柵導(dǎo)電層113。
[0094]所述第三浮柵導(dǎo)電層113的材料為多晶硅。采用化學(xué)氣相沉積或原子層沉積工藝形成所述第三浮柵導(dǎo)電層113。
[0095]所述第三浮柵導(dǎo)電層113的厚度為500埃至2000埃。
[0096]請(qǐng)參考圖13，采用各向異性刻蝕工藝，刻蝕所述第三浮柵導(dǎo)電層113 (請(qǐng)參考圖12)，直至暴露出隔離結(jié)構(gòu)106的頂部，在所述第一浮柵導(dǎo)電層112的凹槽110側(cè)壁形成導(dǎo)電側(cè)墻114。
[0097]本實(shí)施例中，所述各向異性刻蝕工藝為等離子刻蝕。作為一個(gè)實(shí)施例，所述等離子刻蝕工藝的工藝參數(shù)為:刻蝕氣體為CF4、CHF3> CH2F2, CH3F, C4F8或C5F8中的一種或幾種，刻蝕氣體流量為10sccm至500sccm，源功率為200瓦至1000瓦，偏置電壓為OV至100V。
[0098]采用各向異性刻蝕工藝形成的導(dǎo)電側(cè)墻114具有弧形的上表面，與凹槽110相比較，導(dǎo)電側(cè)墻114和第一浮柵導(dǎo)電層112之間構(gòu)成的溝槽具有更平滑的拐角(corner)，因此降低了后續(xù)形成柵間介質(zhì)層的工藝難度，避免在拐角處出現(xiàn)柵間介質(zhì)層堆積問(wèn)題，因此本實(shí)施例進(jìn)一步提高浮柵和控制柵導(dǎo)電層間的重疊面積，進(jìn)而進(jìn)一步提高快閃存儲(chǔ)器的耦合率；而若直接在具有凹槽110的第一浮柵導(dǎo)電層112的內(nèi)側(cè)壁和上表面形成柵間介質(zhì)層，由于第一浮柵導(dǎo)電層112內(nèi)側(cè)壁和上表面交界處幾乎呈現(xiàn)90度的形貌，容易在所述交界