Cmos晶體管的形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體技術(shù)領(lǐng)域，特別涉及一種CMOS晶體管的形成方法。
【背景技術(shù)】
[0002]隨著半導體器件集成度的不斷提高，技術(shù)節(jié)點的降低，傳統(tǒng)的柵介質(zhì)層不斷變薄，晶體管漏電量隨之增加，引起半導體器件功耗浪費等問題。為解決上述問題，現(xiàn)有技術(shù)提供一種將金屬柵極替代多晶硅柵極的解決方案。其中，“后柵(gate last)”工藝為形成高K金屬柵極晶體管的一個主要工藝。
[0003]現(xiàn)有采用后柵極工藝形成高K金屬柵極晶體管的方法，包括:提供半導體襯底，所述半導體襯底上形成有偽柵結(jié)構(gòu)和位于所述半導體襯底上并覆蓋所述偽柵結(jié)構(gòu)的層間介質(zhì)層，所述偽柵結(jié)構(gòu)包括位于所述半導體襯底表面的偽柵介質(zhì)層和所述偽柵介質(zhì)層表面的偽柵極，所述層間介質(zhì)層的表面與偽柵結(jié)構(gòu)表面齊平；去除所述偽柵結(jié)構(gòu)后形成凹槽；在所述凹槽內(nèi)依次形成高K柵介質(zhì)層和金屬層，所述金屬層填充滿溝槽，作為晶體管的金屬柵極。
[0004]為了滿足高性能器件的需要，金屬柵還應(yīng)該具有柵極功函數(shù)調(diào)節(jié)能力。在金屬柵電極和柵介質(zhì)層之間會形成單層或者多層的功函數(shù)層，用來調(diào)節(jié)NMOS晶體管或者PMOS晶體管的閾值電壓。
[0005]隨著半導體器件集成度的不斷提高，所述偽柵結(jié)構(gòu)的尺寸也逐漸減小，去除所述偽柵結(jié)構(gòu)之后形成的凹槽的深寬比較高，導致在所述凹槽內(nèi)形成功函數(shù)層及金屬柵極的難度提高，導致形成的金屬柵的質(zhì)量較差，從而影響形成的CMOS晶體管的性能。
【發(fā)明內(nèi)容】
[0006]本發(fā)明解決的問題是提供一種CMOS晶體管的形成方法，提高形成的CMOS晶體管的性能。
[0007]為解決上述問題，本發(fā)明提供一種CMOS晶體管的形成方法，包括:提供半導體襯底，所述半導體襯底包括NMOS區(qū)域和PMOS區(qū)域，位于所述半導體襯底表面介質(zhì)層，位于所述NMOS區(qū)域表面的介質(zhì)層內(nèi)的第一凹槽，位于所述PMOS區(qū)域表面的介質(zhì)層內(nèi)的第二凹槽；在所述第一凹槽、第二凹槽內(nèi)壁表面以及介質(zhì)層表面形成柵介質(zhì)層和位于所述柵介質(zhì)層表面的第一金屬層；在所述第一凹槽和第二凹槽底部的第一金屬層表面以及介質(zhì)層表面的第一金屬層表面形成第二金屬層，以及位于所述第二金屬層表面的第三金屬層；在所述第二凹槽內(nèi)填充覆蓋層，所述覆蓋層的表面低于所述介質(zhì)層的表面；以所述覆蓋層為掩膜，去除位于NMOS區(qū)域上的第三金屬層、第二金屬層以及位于所述第一凹槽側(cè)壁表面的部分柵介質(zhì)層和所述部分柵介質(zhì)層表面的部分第一金屬層，去除位于PMOS區(qū)域上的介質(zhì)層上的第三金屬層、第二金屬層以及所述覆蓋層上方的第二凹槽側(cè)壁表面的柵介質(zhì)層和第一金屬層，暴露出第一凹槽的側(cè)壁表面以及未被覆蓋層填充的部分第二凹槽的側(cè)壁表面；去除所述覆蓋層；形成填充滿所述第一凹槽的第一柵極和填充滿所述第二凹槽的第二柵極。
[0008]可選的，采用原子層沉積工藝或化學氣相沉積工藝形成所述第一金屬層。
[0009]可選的，所述第一金屬層的材料為TiN或TaN。
[0010]可選的，采用射頻物理氣相沉積工藝形成所述第二金屬層和第三金屬層。
[0011]可選的，所述第二金屬層的材料為Ta或Ti。
[0012]可選的，所述第三金屬層的材料為TiN。
[0013]可選的，所述第三金屬層的材料與第一金屬層的材料相同。
[0014]可選的，所述覆蓋層的材料為光刻膠或有機抗反射材料。
[0015]可選的，所述覆蓋層的厚度為第二凹槽深度的1/2?3/4。
[0016]可選的，以所述覆蓋層為掩膜，去除位于NMOS區(qū)域上的第三金屬層、第二金屬層以及位于所述第一凹槽側(cè)壁表面的部分柵介質(zhì)層和所述部分柵介質(zhì)層表面的部分第一金屬層，去除位于PMOS區(qū)域上的介質(zhì)層表面的部分第三金屬層和部分第二金屬層以及所述第二凹槽的位于覆蓋上方的側(cè)壁表面的部分柵介質(zhì)層和所述部分柵介質(zhì)層表面的部分第一金屬層的方法包括:
[0017]采用第一刻蝕工藝，同時去除位于所述NMOS區(qū)域上的第三金屬層、位于所述第一凹槽側(cè)壁表面的第一金屬層以及位于所述PMOS區(qū)域上的未被覆蓋層覆蓋的部分第三金屬層及第二凹槽內(nèi)壁表面的部分第一金屬層，暴露出NMOS區(qū)域上的第二金屬層、第一凹槽側(cè)壁表面的柵介質(zhì)層、PMOS區(qū)域上的位于介質(zhì)層表面的第二金屬層、未被覆蓋層覆蓋的第二凹槽側(cè)壁表面的柵介質(zhì)層；
[0018]采用第二刻蝕工藝，同時去除所述NMOS區(qū)域和PMOS區(qū)域上暴露的部分第二金屬層；
[0019]采用第三刻蝕工藝，同時去除第一凹槽側(cè)壁表面的柵介質(zhì)層和部分第二凹槽側(cè)壁表面的柵介質(zhì)層，暴露出第一凹槽的側(cè)壁表面以及未被覆蓋層填充的部分第二凹槽的側(cè)壁表面。
[0020]可選的，所述第一刻蝕工藝為化學氣相刻蝕工藝或濕法刻蝕工藝。
[0021]可選的，所述濕法刻蝕工藝采用的刻蝕溶液為NH40H、H2O2與H2O的混合溶液。
[0022]可選的，所述第二刻蝕工藝為化學氣相刻蝕工藝或濕法刻蝕工藝。
[0023]可選的，所述濕法刻蝕工藝采用的刻蝕溶液為NH40H、H2O2與H2O的混合溶液。
[0024]可選的，所述第三刻蝕工藝為化學氣相刻蝕工藝或濕法刻蝕工藝。
[0025]可選的，所述濕法刻蝕工藝采用的刻蝕溶液為HF溶液。
[0026]可選的，形成填充滿所述第一凹槽的第一柵極和填充滿所述第二凹槽的第二柵極的方法包括:在所述NMOS區(qū)域和PMOS區(qū)域上依次沉積第四金屬層、位于第四金屬層表面的第五金屬層、位于所述第五金屬層表面的第六金屬層，所述第六金屬層填充滿所述第一凹槽和第二凹槽；以所述介質(zhì)層為停止層，進行平坦化處理，在NMOS區(qū)域和PMOS區(qū)域上分別形成第一柵極和第二柵極，使所述第一柵極和第二柵極的表面與介質(zhì)層表面齊平。
[0027]可選的，所述第四金屬層的材料為TiAl，第五金屬層的材料為TiN，第六金屬層的材料為Al或W。
[0028]可選的，所述柵介質(zhì)層的材料為HfO2, HfS1, HfS1N, HfTaO, HfZrO, Al2O3 或 ZrO2中的一種或幾種。
[0029]可選的，采用濕法刻蝕工藝或灰化工藝去除所述覆蓋層。
[0030]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0031]本發(fā)明的技術(shù)方案,在半導體襯底上的第一凹槽和第二凹槽內(nèi)壁表面依次形成柵介質(zhì)層、位于柵介質(zhì)層表面的第一金屬層；在所述第一凹槽和第二凹槽底部的第一金屬層表面以及介質(zhì)層表面的第一金屬層表面形成第二金屬層，以及位于所述第二金屬層表面的第三金屬層；然后在第二凹槽內(nèi)填充覆蓋層，所述覆蓋層表面低于介質(zhì)層表面，可以保護位于所述覆蓋層側(cè)面和底部下方的材料；以所述覆蓋層為掩膜，去除位于NMOS區(qū)域上的第三金屬層、第二金屬層以及第一凹槽側(cè)壁表面的部分柵介質(zhì)層和部分第一金屬層，去除位于PMOS區(qū)域上的第二凹槽的位于覆蓋上方的側(cè)壁表面的部分柵介質(zhì)層和所述部分柵介質(zhì)層表面的部分第一金屬層。去除所述第一凹槽和第二凹槽側(cè)壁表面的部分柵介質(zhì)層和第一金屬層之后，可以增加第一凹槽和第二凹槽內(nèi)未被填充部分的開口寬度，降低了后續(xù)在所述第一凹槽和第二凹槽內(nèi)填充金屬材料形成第一柵極和第二柵極的難度，從而可以提高形成的第一柵極和第二柵極的質(zhì)量，提高CMOS晶體管的性能。并且，由于所述覆蓋層的保護作用，僅能去除部分未被覆蓋層填充的第二凹槽側(cè)壁表面的部分柵介質(zhì)層和第一金屬層，保留了所述覆蓋層下方的第三金屬層和第二金屬層，而第一凹槽內(nèi)由于沒有覆蓋層的保護使得第一凹槽內(nèi)的第二金屬層和第三金屬層被去除，使得NMOS區(qū)域和PMOS區(qū)域上具有不同的功函數(shù)層，從而使的形成NMOS晶體管和PMOS晶體管具有不同的功函數(shù)，滿足實際CMOS晶體管工作的需求。
[0032]進一步的，采用射頻物理氣相沉積工藝形成所述第二金屬層和第三金屬層。由于所述射頻物理氣相沉積工藝具有較高的方向性，形成的第二金屬層只會覆蓋在位于介質(zhì)層上的第一金屬層表面以及位于第一凹槽和第二凹槽底部的第一金屬層表面，而在第一凹槽和第二凹槽側(cè)壁上則不會形成所述第二金屬層，可以減少后續(xù)第一凹槽和第二凹槽側(cè)壁上下需要去除的材料，從而減少工藝步驟和時間，降低工藝成本。
[0033]進一步的，所述第三金屬層的材料和第一金屬層的材料相同，