Mos晶體管的形成方法和cmos晶體管的形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種MOS晶體管的形成方法和CMOS晶體管的形成方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體制造工藝的不斷發(fā)展，集成電路中的半導(dǎo)體器件的特征尺寸(Critical Dimens1n, CD)越來(lái)越小,為了解決小尺寸器件帶來(lái)的一系列問題,高介電常數(shù)(k)材料的柵介質(zhì)層和金屬柵極(metal gate)相結(jié)合的技術(shù)被引入至MOS晶體管的制造過程中。
[0003]為避免金屬柵極的金屬材料對(duì)MOS晶體管的其他結(jié)構(gòu)造成影響，所述金屬柵極與高k柵介質(zhì)層的柵極疊層結(jié)構(gòu)通常采用后柵工藝(gate-last)制作。在該工藝中，在待形成的柵極位置首先形成由多晶硅等材料構(gòu)成的偽柵極，而在形成源漏區(qū)之后，會(huì)移除所述偽柵極并在偽柵極的位置形成柵極開口，之后，再在所述柵極開口中填充金屬柵極。由于金屬柵極在源漏區(qū)注入完成后再進(jìn)行制作，這使得后續(xù)工藝步驟的數(shù)量得以減少，避免了金屬材料不適于進(jìn)行高溫處理的問題。
[0004]然而，現(xiàn)有MOS晶體管的形成方法在去除偽柵極的過程中，通常采用的是連續(xù)波(continuous wave,Cff)等離子體刻蝕工藝。但是，連續(xù)波等離子體刻蝕工藝在去除寬度不同的偽柵極時(shí)，會(huì)形成深度不同的開口。
[0005]一種情況下，如圖1所示，提供半導(dǎo)體基底100，半導(dǎo)體基底100具體可以包括襯底和層間介質(zhì)層等多層結(jié)構(gòu)。在半導(dǎo)體基底100上形成偽柵極(未示出)，并且各偽柵極的寬度不同。采用連續(xù)波等離子體刻蝕工藝去除所述偽柵極，從而形成開口 101和開口 102。開口 102的寬度大于開口 101，代表原本位于開口 102中的偽柵極的寬度大于原本位于開口101中的偽柵極的寬度。從圖1中可以看到，開口 102的深度大于開口 101的深度，即所述連續(xù)波等離子體刻蝕工藝對(duì)寬度較大的偽柵極的刻蝕速率較大。
[0006]另一種情況下，如圖2所不，提供半導(dǎo)體基底200,半導(dǎo)體基底200具體可以包括襯底和層間介質(zhì)層等多層結(jié)構(gòu)。在半導(dǎo)體基底200上形成偽柵極(未示出)，并且各偽柵極的寬度不同。采用連續(xù)波等離子體刻蝕工藝去除所述偽柵極，從而形成開口 201和開口 202。開口 202的寬度大于開口 201，代表原本位于開口 202中的偽柵極的寬度大于原本位于開口201中的偽柵極的寬度。從圖2中可以看到，開口 202的深度小于開口 201的深度，即所述連續(xù)波等離子體刻蝕工藝對(duì)寬度較小的偽柵極的刻蝕速率較大。
[0007]由于現(xiàn)有MOS晶體管的形成方法去除不同寬度的偽柵極后會(huì)形成深度不同的開口，導(dǎo)致最終形成的不同MOS晶體管的閾值電壓發(fā)生差異，使半導(dǎo)體器件的性能下降。同樣的問題也存在于CMOS晶體管的形成過程中。
[0008]為此，需要一種新的MOS晶體管的形成方法和CMOS晶體管的形成方法，以避免在去除不同寬度的偽柵極時(shí)形成深度不同的開口。

【發(fā)明內(nèi)容】

[0009]本發(fā)明解決的問題是提供一種MOS晶體管的形成方法和CMOS晶體管的形成方法，以保證去除在偽柵極后形成的各開口深度相同，從而保證各MOS晶體管的閾值電壓相同，提高M(jìn)OS晶體管和CMOS晶體管的性能。
[0010]為解決上述問題，本發(fā)明提供一種MOS晶體管的形成方法，包括:
[0011]提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上具有偽柵極；
[0012]在所述偽柵極兩側(cè)下方的所述半導(dǎo)體襯底內(nèi)分別形成源區(qū)和漏區(qū)；
[0013]在所述半導(dǎo)體襯底上形成層間介質(zhì)層，所述層間介質(zhì)層的上表面與所述偽柵極上表面齊平；
[0014]采用脈沖等離子體刻蝕工藝去除所述偽柵極形成開口 ；
[0015]采用金屬材料填充所述開口形成金屬柵極。
[0016]可選的，所述脈沖等離子體刻蝕工藝為同步脈沖等離子體刻蝕工藝，所述同步脈沖等離子體刻蝕工藝采用的氣體包括Ar和HBr。
[0017]可選的,所述同步脈沖等離子體刻蝕工藝采用的壓強(qiáng)范圍為25mTorr?75mTorr,采用的功率范圍為1500w?2500w，采用的偏置電壓范圍為50V?150V，采用的脈沖頻率為
2.5KHz ?7.5ΚΗζο
[0018]可選的，所述同步脈沖等離子體刻蝕工藝采用的氣體還包括02，并且O2的流量范圍為 5sccm ?15sccm0
[0019]可選的，在同步脈沖等離子體刻蝕工藝之后，所述形成方法還包括:對(duì)所述開口進(jìn)行同步脈沖等離子體修復(fù)處理，所述同步脈沖等離子體修復(fù)處理采用的氣體包括cf4。
[0020]可選的，所述同步脈沖等離子體修復(fù)處理采用的壓強(qiáng)范圍為25mTorr?75mTorr,采用的功率范圍為150w?450w，采用的偏置電壓范圍為50V?150V，采用的脈沖頻率為
2.5KHz ?7.5ΚΗζο
[0021]可選的，在所述同步脈沖等離子體修復(fù)處理之后，所述形成方法還包括:對(duì)所述開口進(jìn)行氮化修復(fù)處理，所述氮化修復(fù)處理采用的N2流量范圍為50sccm?150sccm,所述氮化修復(fù)處理的時(shí)間為50s?150s。
[0022]可選的，在進(jìn)行所述同步脈沖等離子體刻蝕工藝之前，所述形成方法還包括:
[0023]形成硬掩膜層覆蓋所述偽柵極和所述層間介質(zhì)層；
[0024]形成光刻膠層覆蓋所述硬掩膜層；
[0025]去除位于偽柵極上的所述光刻膠層和所述硬掩膜層；
[0026]去除剩余的所述光刻膠層。
[0027]為解決上述問題，本發(fā)明還提供了一種CMOS晶體管的形成方法，包括:
[0028]提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，所述第一區(qū)域上具有第一金屬柵極，所述第二區(qū)域上具有偽柵極；
[0029]在所述第一金屬柵極兩側(cè)下方的所述半導(dǎo)體襯底內(nèi)分別形成第一源區(qū)和第一漏區(qū)；
[0030]在所述偽柵極兩側(cè)下方的所述半導(dǎo)體襯底內(nèi)形成第二源區(qū)和第二漏區(qū)；
[0031]在所述半導(dǎo)體襯底上形成層間介質(zhì)層，所述層間介質(zhì)層的上表面與所述偽柵極上表面齊平；
[0032]采用脈沖等離子體刻蝕工藝去除所述偽柵極形成開口 ；
[0033]采用金屬材料填充所述開口形成第二金屬柵極。
[0034]可選的，所述脈沖等離子體刻蝕工藝為同步脈沖等離子體刻蝕工藝，所述同步脈沖等離子體刻蝕工藝采用的氣體包括Ar和HBr。
[0035]可選的，所述同步脈沖等離子體刻蝕工藝采用的氣體還包括02，并且O2的流量范圍為 5sccm ?15sccm0
[0036]可選的，在同步脈沖等離子體刻蝕工藝之后，所述形成方法還包括:對(duì)所述開口進(jìn)行同步脈沖等離子體修復(fù)處理，所述同步脈沖等離子體修復(fù)處理采用的氣體包括cf4。
[0037]可選的，在所述同步脈沖等離子體修復(fù)處理之后，所述形成方法還包括:對(duì)所述開口進(jìn)行氮化修復(fù)處理，所述氮化修復(fù)處理采用的N2流量范圍為50sccm?150sccm,所述氮化修復(fù)處理的時(shí)間為50s?150s。
[0038]可選的，在進(jìn)行所述同步脈沖等離子體刻蝕工藝之前，所述形成方法還包括:
[0039]形成硬掩膜層覆蓋所述偽柵極和所述層間介質(zhì)層；
[0040]形成光刻膠層覆蓋硬掩膜層；
[0041]去除位于所述偽柵極上的所述光刻膠層和所述硬掩膜層；
[0042]去除剩余的所述光刻膠層。
[0043]可選的，所述第一區(qū)域?yàn)镹MOS晶體管區(qū)域且所述第二區(qū)域?yàn)镻MOS晶體管區(qū)域，或者所述第一區(qū)域?yàn)镻MOS晶體管區(qū)域且所述第二區(qū)域?yàn)镹MOS晶體管區(qū)域。
[0044]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0045]本發(fā)明的技術(shù)方案中，采用脈沖等離子體刻蝕工藝去除偽柵極形成開口，由于脈沖等離子體是按一定頻率進(jìn)行蝕刻，每次蝕刻之后具有短暫的暫停時(shí)間，在此暫停時(shí)間時(shí)，蝕刻產(chǎn)物能夠分散均勻，為下一頻次的蝕刻提供相同的環(huán)境，這種蝕刻和暫停的過程不斷地重復(fù)，從而使所述脈沖