快閃存儲(chǔ)器及其布局方法
【專利摘要】本發(fā)明公開了一種快閃存儲(chǔ)器及其布局方法，其中，所述快閃存儲(chǔ)器包括，一記憶陣列、一周邊電路、一晶片外驅(qū)動(dòng)器、一連接結(jié)構(gòu)以及一上層導(dǎo)電層。連接結(jié)構(gòu)電性連接記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器，并包括第一至第三導(dǎo)電層。第一至第三導(dǎo)電層彼此電性連接。上層導(dǎo)電層設(shè)置在連接結(jié)構(gòu)之上，并電性連接連接結(jié)構(gòu)，并包括一第一電源接合墊以及多個(gè)第一電源走線。第一電源接合墊通過一第一焊線電性連接一電源接腳，用以接收一操作電壓。第一電源走線電性連接于第一電源接合墊與連接結(jié)構(gòu)之間，用以提供操作電壓予記憶陣列、該周邊電路以及該晶片外驅(qū)動(dòng)器的至少一者。
【專利說明】快閃存儲(chǔ)器及其布局方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種存儲(chǔ)器，特別是有關(guān)于一種快閃存儲(chǔ)器及其布局方法。

【背景技術(shù)】
[0002]快閃存儲(chǔ)器(flash memory)為非易失性存儲(chǔ)器，像是個(gè)人數(shù)字助理(PDA)、筆記本電腦、數(shù)字隨身聽、數(shù)字相機(jī)與手機(jī)上均可見到快閃存儲(chǔ)器。由于工藝的進(jìn)步，快閃存儲(chǔ)器的尺寸愈來愈小，因此，存儲(chǔ)器內(nèi)部的金屬層也愈來愈薄。金屬層上的金屬線用以傳送電源信號(hào)時(shí)，則電源信號(hào)很容易受到噪音的干擾。


【發(fā)明內(nèi)容】

[0003]本發(fā)明提供一種快閃存儲(chǔ)器包括，一記憶陣列、一周邊電路、一晶片外驅(qū)動(dòng)器、一連接結(jié)構(gòu)以及一上層導(dǎo)電層。記憶陣列用以儲(chǔ)存數(shù)據(jù)。周邊電路存取記憶陣列的數(shù)據(jù)，用以產(chǎn)生一讀取數(shù)據(jù)。晶片外驅(qū)動(dòng)器處理讀取數(shù)據(jù)，用以產(chǎn)生一輸出數(shù)據(jù)。連接結(jié)構(gòu)用以電性連接記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器，并包括一第一導(dǎo)電層、一第二導(dǎo)電層及一第三導(dǎo)電層。第一至第三導(dǎo)電層彼此電性連接。上層導(dǎo)電層設(shè)置在連接結(jié)構(gòu)之上，并電性連接連接結(jié)構(gòu)，并包括一第一電源接合墊以及多個(gè)第一電源走線。第一電源接合墊通過一第一焊線電性連接一電源接腳，用以接收一操作電壓。第一電源走線電性連接于第一電源接合墊與連接結(jié)構(gòu)之間，用以提供操作電壓予記憶陣列、該周邊電路以及該晶片外驅(qū)動(dòng)器的至少一者。
[0004]本發(fā)明另提供一種布局方法，適用于一快閃存儲(chǔ)器，該快閃存儲(chǔ)器包括，一記憶陣列、一周邊電路以及一晶片外驅(qū)動(dòng)器。本發(fā)明的布局方法包括，形成一連接結(jié)構(gòu)，其中該連接結(jié)構(gòu)包括一第一導(dǎo)電層、一第二導(dǎo)電層及一第三導(dǎo)電層，該第一至第三導(dǎo)電層彼此電性連接；利用該連接結(jié)構(gòu)，電性連接該記憶陣列、該周邊電路以及該晶片外驅(qū)動(dòng)器；在該連接結(jié)構(gòu)之上，形成一上層導(dǎo)電層，其中該上層導(dǎo)電層具有一第一電源接合墊以及多個(gè)第一電源走線，該第一電源接合墊電性連接該等第一電源走線；電性連接該等第一電源走線與該連接結(jié)構(gòu)；以及電性連接該第一電源接合墊與一電源接腳，用以接收一操作電壓，并將該操作電壓通過該等第一電源走線提供予該記憶陣列、該周邊電路以及該晶片外驅(qū)動(dòng)器的至少一者O
[0005]本發(fā)明實(shí)施例的快閃存儲(chǔ)器及其布局方法，當(dāng)記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器的至少一者的電源走線形成在上層導(dǎo)電，由于上層導(dǎo)電層的厚度足夠，故可預(yù)防噪音干擾第一電源走線的電壓位準(zhǔn)。并且，當(dāng)晶片外驅(qū)動(dòng)器的電源走線的位準(zhǔn)變化時(shí)，不會(huì)干擾到記憶陣列及周邊電路的電源走線。
[0006]為讓本發(fā)明的特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。

【專利附圖】

【附圖說明】
[0007]此處所說明的附圖用來提供對(duì)本發(fā)明的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本發(fā)明的限定。在附圖中:
[0008]圖1為本發(fā)明的快閃存儲(chǔ)器的結(jié)構(gòu)示意圖。
[0009]圖2為封裝后的快閃存儲(chǔ)器的示意圖。
[0010]圖3為本發(fā)明的連接結(jié)構(gòu)及上層導(dǎo)電層的示意圖。
[0011]圖4為本發(fā)明的上層導(dǎo)電層的示意圖。
[0012]圖5及圖6為本發(fā)明的上層導(dǎo)電層的其它可能實(shí)施例。
[0013]圖7A-圖7C為本發(fā)明的布局方法的可能流程示意圖。
[0014]附圖標(biāo)號(hào)說明:
[0015]100:快閃存儲(chǔ)器；
[0016]111:記憶陣列；
[0017]112:周邊電路；
[0018]113-116:晶片外驅(qū)動(dòng)器；
[0019]121-128、Vccq、Vssq:接合墊；
[0020]131-138,521-524:焊線；
[0021]141-148:接腳；
[0022]300:半導(dǎo)體結(jié)構(gòu)；
[0023]310:連接結(jié)構(gòu)；
[0024]M4:上層導(dǎo)電層；
[0025]M1-M3:導(dǎo)電層；
[0026]V1-V4、V4-123、V4-126:貫孔；
[0027]411-418、511_516、611 ?614:電源走線；
[0028]711 ?715、721 ?725、731 ?735:步驟。

【具體實(shí)施方式】
[0029]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合附圖對(duì)本發(fā)明實(shí)施例做進(jìn)一步詳細(xì)說明。在此，本發(fā)明的示意性實(shí)施例及其說明用于解釋本發(fā)明，但并不作為對(duì)本發(fā)明的限定。
[0030]圖1為本發(fā)明的快閃存儲(chǔ)器的結(jié)構(gòu)示意圖。如圖所示，快閃存儲(chǔ)器100包括一記憶陣列(Core array) 111、一周邊電路(periphery circuit) 112、晶片外驅(qū)動(dòng)器(off chipdriver ;0CD) 113-116 以及接合墊(pad) 121-128。
[0031]記憶陣列111具有多個(gè)記憶單元(未顯示)，用以儲(chǔ)存數(shù)據(jù)。在一可能實(shí)施例中，記憶單元以陣列方式排列。本發(fā)明并不限定記憶單元的電路架構(gòu)。只要能夠儲(chǔ)存數(shù)據(jù)的電路架構(gòu)，均可作構(gòu)成記憶陣列111。在本實(shí)施例中，記憶陣列111根據(jù)接合墊123及126所接收到的操作電壓而動(dòng)作。
[0032]周邊電路112存取記憶陣列111的數(shù)據(jù)，用以產(chǎn)生一讀取數(shù)據(jù)。在其它實(shí)施例中，周邊電路112是根據(jù)接合墊122及127所傳送的外部指令，將接合墊121、124、125及128所接收到的數(shù)據(jù)寫入記憶陣列111，或是讀取記憶陣列111所儲(chǔ)存的數(shù)據(jù)，再通過接合墊121、124、125及128，將讀取結(jié)果輸出予一外部存取器(未顯示)。在本實(shí)施例中，周邊電路112根據(jù)接合墊123及126所接收到的操作電壓而動(dòng)作。
[0033]本發(fā)明并不限定周邊電路112的內(nèi)部電路架構(gòu)。只要能夠存取記憶陣列111的電路架構(gòu)，均可作為周邊電路112。舉例而言，周邊電路112可能具有多個(gè)微處理器、微控制器、解碼器及暫存器等，用以根據(jù)外部指令，擷取記憶陣列111所儲(chǔ)存的數(shù)據(jù)，或是將數(shù)據(jù)寫入記憶陣列111之中。
[0034]晶片外驅(qū)動(dòng)器113-116用以傳送數(shù)據(jù)。在本實(shí)施例中，晶片外驅(qū)動(dòng)器113-116根據(jù)接合墊123及126所接收到的操作電壓而動(dòng)作。在一讀取期間，晶片外驅(qū)動(dòng)器113-116處理周邊電路112所產(chǎn)生的讀取數(shù)據(jù)，用以產(chǎn)生一輸出數(shù)據(jù)。在一寫入期間，晶片外驅(qū)動(dòng)器113-116接收并處理一外部存取器所提供的一外部數(shù)據(jù)，再將處理后的結(jié)果提供予周邊電路 112。
[0035]由于周邊電路112通過晶片外驅(qū)動(dòng)器113-116輸出數(shù)據(jù)，因此，在一可能實(shí)施例中，周邊電路112將讀取數(shù)據(jù)分成四份，再分別通過晶片外驅(qū)動(dòng)器113-116輸出。本發(fā)明并不限定晶片外驅(qū)動(dòng)器的數(shù)量。在一可能實(shí)施例中，快閃存儲(chǔ)器可僅具有單一個(gè)晶片外驅(qū)動(dòng)器、四個(gè)、八個(gè)或是十六個(gè)晶片外驅(qū)動(dòng)器。在其它可能實(shí)施例中，不同的晶片外驅(qū)動(dòng)器通過不同的接合墊傳送數(shù)據(jù)。
[0036]在本實(shí)施例中，快閃存儲(chǔ)器100更包括焊線(bonding wire) 131-138以及接腳(pin) 141-148。焊線131-138耦接于相對(duì)應(yīng)的接合墊121-128與接腳141-148之間。舉例而言，焊線131耦接于接合墊121與接腳141之間，焊線138耦接于接合墊128與接腳148之間。
[0037]在本實(shí)施例中，接合墊121、124、125及128為輸入輸出接合墊(10 PAD)，分別通過焊線 131、134、135 及 138 電性連接至接腳 141、144、145、148。因此，接腳 141、144、145、148亦可稱為輸入輸出接腳，用以傳送數(shù)據(jù)。在一可能實(shí)施例中，接腳141、144、145、148以一串列傳輸方式傳送數(shù)據(jù)。因此，快閃存儲(chǔ)器100可稱為一串列式快閃存儲(chǔ)器(SPI flash)。
[0038]接合墊122及127為控制接合墊，分別通過焊線132及137電性連接接腳142及147，用以接收外部控制指令，如一晶片選擇信號(hào)(Chip Select ；CS)及一時(shí)脈信號(hào)(SCL)。周邊電路112根據(jù)接腳142及147所接收到的晶片選擇信號(hào)及時(shí)脈信號(hào)，存取記憶陣列111。
[0039]接合墊123及126為電源接合墊，用以供電予記憶陣列111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116。如圖所示，接合墊123及126分別通過焊線133及136電性連接至接腳143及146，用以接收一高操作電壓及一低操作電壓。在一可能實(shí)施例中，高操作電壓大于低操作電壓。
[0040]在本實(shí)施例中，記憶陣列111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116之間的信號(hào)連接線是由一連接結(jié)構(gòu)所提供。在一可能實(shí)施例中，連接結(jié)構(gòu)具有三導(dǎo)電層，其通過多個(gè)貫孔，電性連接記憶陣列111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116。在本實(shí)施例中，通過一上層導(dǎo)電層(未顯示)，提供多個(gè)電源走線，并通過上述連接結(jié)構(gòu)，供電予記憶陣列
111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116的至少一者。稍后將說明連接結(jié)構(gòu)及上層導(dǎo)電層。
[0041]圖2為封裝后的快閃存儲(chǔ)器的示意圖。如圖所示，在完成封裝工藝后，快閃存儲(chǔ)器100通過接腳141-148，接收一外部裝置所提供的數(shù)據(jù)、指令、或是操作電壓，或是輸出數(shù)據(jù)予外部裝置。在其它實(shí)施例中，快閃存儲(chǔ)器100通過其它數(shù)量的接腳傳送數(shù)據(jù)或指令。在本實(shí)施例中，接腳141、144、145及148為輸入輸出接腳，用以傳送數(shù)據(jù)，接腳142及147為指令接腳，用以接收控制指令，接腳143及146為電源接腳，用以接收操作電壓。
[0042]圖3為本發(fā)明的連接結(jié)構(gòu)及上層導(dǎo)電層的示意圖。如圖所示，連接結(jié)構(gòu)310電性連接于半導(dǎo)體結(jié)構(gòu)300與上層導(dǎo)電層(uppermost)M4之間。半導(dǎo)體結(jié)構(gòu)300具有許多摻雜區(qū)，如P+及n+，用以構(gòu)成記憶陣列111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116。連接結(jié)構(gòu)310提供記憶陣列111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116間的電性連接，上層導(dǎo)電層M4提供記憶陣列111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116的至少一者的電源走線。
[0043]如圖所示，連接結(jié)構(gòu)310具有導(dǎo)電層M1-M3。導(dǎo)電層M1-M3通過貫孔(via)V1-V4電性連接于半導(dǎo)體結(jié)構(gòu)300與上層導(dǎo)電層M4之間。在本實(shí)施例中，上層導(dǎo)電層M4的厚度大于導(dǎo)電層M1-M3。因此，當(dāng)記憶陣列111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116的至少一者的電源走線形成在上層導(dǎo)電層M4時(shí)，則可減少電源走線受到噪音干擾的程度。
[0044]本發(fā)明并不限定導(dǎo)電層M1-M3與上層導(dǎo)電層M4的材質(zhì)。在一可能實(shí)施例中，導(dǎo)電層M1-M3與上層導(dǎo)電層M4的導(dǎo)電材料可為銅、招或金。在另一可能實(shí)施例中，導(dǎo)電層M1-M3與上層導(dǎo)電層M4的一者的材料不同的導(dǎo)電層M1-M3與上層導(dǎo)電層M4的另一者的材料。
[0045]圖4為本發(fā)明的上層導(dǎo)電層的示意圖。如圖所示，上層導(dǎo)電層M4具有電源走線413及416。電源走線413通過貫孔V4，傳送一高操作電壓予記憶陣列111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116。電源走線416通過貫孔V4，傳送一低操作電壓予記憶陣列111、周邊電路112以及晶片外驅(qū)動(dòng)器113-116。
[0046]上層導(dǎo)電層M4 更具有走線 411-412、414-415 及 417-418。走線 411、414、415 及 418通過貫孔V4及連接結(jié)構(gòu)300，電性連接晶片外驅(qū)動(dòng)器113-116，用以傳送接合墊121、124、125及128所接收到的一外部數(shù)據(jù)或是，或是將一內(nèi)部數(shù)據(jù)通過接合墊121、124、125及128輸出。在本實(shí)施例中，走線412、417通過貫孔V4及連接結(jié)構(gòu)300，電性連接周邊電路112，用以傳送接合墊122及127所接收到的控制指令。
[0047]圖5為本發(fā)明的上層導(dǎo)電層的另一可能實(shí)施例。由于接合墊121-122、124_125及127-128的特性與圖4相同，故不再顯示接合墊121-122、124-125及127-128的相關(guān)走線。如圖所示，圖5僅顯示電源走線511-514及接合墊123、126、Vccq&Vssq。
[0048]接合墊123、126、Vccq及Vssq均作為電源接合墊,用以傳送操作電壓予記憶陣列
111、周邊電路112及晶片外驅(qū)動(dòng)器113-116。如圖所示，接合墊Vccq與123分別通過焊線521及522電性連接至接腳143，用以接收一高操作電壓。接合墊Vssq與126分別通過焊線523及524電性連接至接腳146，用以接收一低操作電壓。
[0049]在本實(shí)施例中，電源接合墊Vccq通過電源走線511及貫孔V4，供電予晶片外驅(qū)動(dòng)器113-116，電源接合墊Vssq通過電源走線512及貫孔V4，供電予晶片外驅(qū)動(dòng)器113-116。如圖所示，電源走線511及512形成在上層導(dǎo)電層M4。另外，電源接合墊123通過電源走線513及貫孔V4-123，電性連接電源走線515。電源接合墊126通過電源走線514及貫孔V4-126,電性連接電源走線516。在本實(shí)施例中，電源走線515及516形成在導(dǎo)電層M3，用以供電予記憶陣列111及周邊電路112。
[0050]由于晶片外驅(qū)動(dòng)器113-116的電源走線511及512不同于記憶陣列111及周邊電路112的電源走線515及516，因此，當(dāng)電源走線511或512的位準(zhǔn)因晶片外驅(qū)動(dòng)器113-116動(dòng)作而變化時(shí)，并不會(huì)影響到記憶陣列111及周邊電路112的電源走線515及516的位準(zhǔn)。
[0051]另外，為清楚起見，圖5并未顯示貫孔V4在導(dǎo)電層M3的位置。事實(shí)上，貫孔V4將會(huì)電性連接導(dǎo)電層M3。在一可能實(shí)施例中，部分貫孔V4穿過導(dǎo)電層M3，用以電性連接其它導(dǎo)電層。
[0052]圖6為本發(fā)明的上層導(dǎo)電層的另一可能實(shí)施例。由于電源接合墊123、Vccq、126及Vssq的特征與圖5相同，故不再贅述。在本實(shí)施例中，電源接合墊Vccq及Vssq分別通過電源走線611及614及貫孔V4，提供高操作電壓及低操作電壓予晶片外驅(qū)動(dòng)器113-116。另外，電源接合墊123及126分別通過電源走線612及613及貫孔V4，提供高操作電壓及低操作電壓予記憶陣列111及周邊電路112。
[0053]圖7A為本發(fā)明的布局方法的一可能流程示意圖。本發(fā)明的布局方法適用于一快閃存儲(chǔ)器。在一可能實(shí)施例中，快閃存儲(chǔ)器至少包括，一記憶陣列、一周邊電路以及一晶片外驅(qū)動(dòng)器。首先，形成一連接結(jié)構(gòu)(步驟711)。在本實(shí)施例中，該連接結(jié)構(gòu)包括一第一導(dǎo)電層、一第二導(dǎo)電層及一第三導(dǎo)電層。第一至第三導(dǎo)電層依序設(shè)置并彼此電性連接。本發(fā)明并不限定第一至第三導(dǎo)電層的導(dǎo)電材料。在一可能實(shí)施例中，第一至第三導(dǎo)電層的導(dǎo)電材料均為銅或均為鋁。在其它實(shí)施例中，第一至第三導(dǎo)電層通過貫孔彼此電性連接。
[0054]利用該連接結(jié)構(gòu)，電性連接記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器(步驟712)。在一可能實(shí)施例中，記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器內(nèi)的元件形成在一半導(dǎo)體基底中。連接結(jié)構(gòu)利用貫孔電性連接記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器，并提供記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器間的連接線。
[0055]在該連接結(jié)構(gòu)之上，形成一上層導(dǎo)電層(步驟713)。在一可能實(shí)施例中，該上層導(dǎo)電層至少具有一第一電源接合墊以及多個(gè)第一電源走線。第一電源接合墊電性連接所有第一電源走線。本發(fā)明并不限定該上層導(dǎo)電層的導(dǎo)電材料。在一可能實(shí)施例中，該上層導(dǎo)電層的導(dǎo)電材料可能相同或不同于第一至第三導(dǎo)電層的導(dǎo)電材料。舉例而言，該上層導(dǎo)電層的導(dǎo)電材料為銅、鋁或金。在另一可能實(shí)施例中，該上層導(dǎo)電層的厚度大于第一至第三導(dǎo)電層每一者的厚度。
[0056]電性連接該等第一電源走線與該連接結(jié)構(gòu)(步驟714)。在一可能實(shí)施例中，該等第一電源走線通過貫孔電性連接該連接結(jié)構(gòu)。
[0057]電性連接該第一電源接合墊與一電源接腳(步驟715)。在一可能實(shí)施例中，通過一焊線電性連接第一電源接合墊與電源接腳。在另一可能實(shí)施例中，第一電源接合墊可將電源接腳所接收到一操作電壓，通過第一電源走線及連接結(jié)構(gòu)，供電予記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器的至少一者。在本實(shí)施例中，由于上層導(dǎo)電層的厚度足夠，故可預(yù)防噪音干擾第一電源走線的電壓位準(zhǔn)。
[0058]在一可能實(shí)施例中，上層導(dǎo)電層的第一電源走線供電予記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器。在另一可能實(shí)施例中，上層導(dǎo)電層的第一電源走線僅供電予晶片外驅(qū)動(dòng)器。在此例中，記憶陣列及周邊電路的電源走線設(shè)置于連接結(jié)構(gòu)中。在一可能實(shí)施例中，記憶陣列及周邊電路的電源走線設(shè)置于連接結(jié)構(gòu)的最上層導(dǎo)電層，也就是最接近上層導(dǎo)電層的導(dǎo)電層中，如圖3的導(dǎo)電層M3。
[0059]圖7B為本發(fā)明的布局方法的另一可能實(shí)施例。首先，形成一連接結(jié)構(gòu)(步驟721)。在一可能實(shí)施例中，該連接結(jié)構(gòu)包括一第一導(dǎo)電層、一第二導(dǎo)電層及一第三導(dǎo)電層。第一至第三導(dǎo)電層依序設(shè)置，其中第一導(dǎo)電層設(shè)置在最下層，而第三導(dǎo)電層設(shè)置在最上層。在本實(shí)施例中，第三導(dǎo)電層具有多個(gè)第二電源走線。
[0060]利用該連接結(jié)構(gòu)，電性連接記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器(步驟722)。在本實(shí)施例中，連接結(jié)構(gòu)的第一及第二導(dǎo)電層提供記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器之間的信號(hào)連接線。在另一可能實(shí)施例中，記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器之間的部分信號(hào)連接線是由連接結(jié)構(gòu)的第三導(dǎo)電層所提供。在其它實(shí)施例中，連接結(jié)構(gòu)的第三導(dǎo)電層的第二電源走線用以傳送操作電壓予記憶陣列及周邊電路。
[0061 ] 在該連接結(jié)構(gòu)之上，形成一上層導(dǎo)電層(在步驟723)。在本實(shí)施例中，該上層導(dǎo)電層具有第一及第二電源接合墊以及多個(gè)第一電源走線。第一電源接合墊電性連接該等第一電源走線。
[0062]電性連接上層導(dǎo)電層與連接結(jié)構(gòu)(步驟724)。此時(shí)，第一及第二電源接合墊彼此并未電性連接在一起。在本實(shí)施例中，第一電源接合墊通過第一電源走線供電予晶片外驅(qū)動(dòng)器，第二電源接合墊通過第二電源走線供電予記憶陣列及周邊電路。
[0063]步驟725電性連接該第一及第二電源接合墊與一電源接腳。在一可能實(shí)施例中，利用不同的焊線將第一及第二電源接合墊電性連接至電源接腳。以圖5為例，焊線521及522將電源接合墊Vccq及123電性連接至電源接腳143。由于晶片外驅(qū)動(dòng)器的電源走線不同于記憶陣列及周邊電路的電源走線，因此，當(dāng)晶片外驅(qū)動(dòng)器的電源走線的位準(zhǔn)變化時(shí)，并不會(huì)干擾到記憶陣列及周邊電路的電源走線。
[0064]圖7C為本發(fā)明的布局方法的另一可能實(shí)施例。首先，形成一連接結(jié)構(gòu)(步驟731)。由于步驟731的連接結(jié)構(gòu)與步驟711的連接結(jié)構(gòu)相同，故不再贅述。
[0065]利用該連接結(jié)構(gòu)，電性連接記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器(步驟732)。在本實(shí)施例中，第一至第三導(dǎo)電層提共記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器之間的信號(hào)連接線。
[0066]在步驟733中，在該連接結(jié)構(gòu)之上，形成一上層導(dǎo)電層。在本實(shí)施例中，該上層導(dǎo)電層具有第一及第二電源接合墊以及多個(gè)第一及第二電源走線。第一電源接合墊電性連接該等第一電源走線，第二電源接合墊電性連接該等第二電源走線。此時(shí)，第一及第二電源走線彼此并未電性連接在一起。
[0067]電性連接該等第一及第二電源走線與該連接結(jié)構(gòu)(步驟734)。在本實(shí)施例中，上層導(dǎo)電層中的第一電源走線用以供電予晶片外驅(qū)動(dòng)器，而上層導(dǎo)電層中的第二電源走線用以供電予記憶陣列及周邊電路。
[0068]步驟735電性連接該第一及第二電源接合墊與一電源接腳。由于步驟735的特性與步驟725相同，故不再贅述。由于晶片外驅(qū)動(dòng)器的電源走線(如第一電源走線)不同于記憶陣列及周邊電路的電源走線(如第二電源走線)，因此，當(dāng)晶片外驅(qū)動(dòng)器的電源走線的位準(zhǔn)變化時(shí)，并不會(huì)干擾到記憶陣列及周邊電路的電源走線。
[0069]本發(fā)明實(shí)施例的快閃存儲(chǔ)器及其布局方法，當(dāng)記憶陣列、周邊電路以及晶片外驅(qū)動(dòng)器的至少一者的電源走線形成在上層導(dǎo)電，由于上層導(dǎo)電層的厚度足夠，故可預(yù)防噪音干擾第一電源走線的電壓位準(zhǔn)。并且，當(dāng)晶片外驅(qū)動(dòng)器的電源走線的位準(zhǔn)變化時(shí)，不會(huì)干擾到記憶陣列及周邊電路的電源走線。
[0070]雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求范圍所界定者為準(zhǔn)。
【權(quán)利要求】
1.一種快閃存儲(chǔ)器，其特征在于，包括: 一記憶陣列，儲(chǔ)存數(shù)據(jù)； 一周邊電路，存取所述記憶陣列的數(shù)據(jù)，用以產(chǎn)生一讀取數(shù)據(jù)； 一晶片外驅(qū)動(dòng)器，處理所述讀取數(shù)據(jù)，用以產(chǎn)生一輸出數(shù)據(jù)； 一連接結(jié)構(gòu)，用以電性連接所述記憶陣列、所述周邊電路以及所述晶片外驅(qū)動(dòng)器，并包括一第一導(dǎo)電層、一第二導(dǎo)電層及一第三導(dǎo)電層，所述第一至第三導(dǎo)電層彼此電性連接；一上層導(dǎo)電層，設(shè)置在所述連接結(jié)構(gòu)之上，并電性連接所述連接結(jié)構(gòu)，并包括: 一第一電源接合墊，通過一第一焊線電性連接一電源接腳，用以接收一操作電壓；以及多個(gè)第一電源走線，電性連接于所述第一電源接合墊與所述連接結(jié)構(gòu)之間，用以提供所述操作電壓予所述記憶陣列、所述周邊電路以及所述晶片外驅(qū)動(dòng)器的至少一者。
2.根據(jù)權(quán)利要求1所述的快閃存儲(chǔ)器，其特征在于，所述上層導(dǎo)電層更包括: 一輸入輸出接合墊，通過一第二焊線電性連接一輸入輸出接腳，用以傳送所述輸出數(shù)據(jù)，其中輸入輸出接合墊以一串列傳輸方式，傳送所述輸出數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的快閃存儲(chǔ)器，其特征在于，所述第一電源走線提供所述操作電壓予所述記憶陣列、所述周邊電路以及所述晶片外驅(qū)動(dòng)器。
4.根據(jù)權(quán)利要求1所述的快閃存儲(chǔ)器，其特征在于，所述上層導(dǎo)電層更包括一第二電源接合墊，通過一第二焊線電性連接所述電源接腳，用以接收所述操作電壓。
5.根據(jù)權(quán)利要求4所述的快閃存儲(chǔ)器，其特征在于，所述第三導(dǎo)電層更包括: 多個(gè)第二電源走線，電性連接所述第二電源接合墊，其中所述晶片外驅(qū)動(dòng)器通過所述第一電源接合墊及所述第一電源走線，接收所述操作電壓，所述記憶陣列及所述周邊電路通過所述第二電源接合墊及所述第二電源走線，接收所述操作電壓。
6.根據(jù)權(quán)利要求4所述的快閃存儲(chǔ)器，其特征在于，所述上層導(dǎo)電層更包括: 多個(gè)第二電源走線，電性連接所述第二電源接合墊，并電性連接所述連接結(jié)構(gòu)，其中所述晶片外驅(qū)動(dòng)器通過所述第一電源接合墊及所述第一電源走線，接收所述操作電壓，所述記憶陣列及所述周邊電路通過所述第二電源接合墊及所述第二電源走線，接收所述操作電壓。
7.根據(jù)權(quán)利要求1所述的快閃存儲(chǔ)器，其特征在于，所述上層導(dǎo)電層的厚度大于所述第一至第三導(dǎo)電層。
8.一種布局方法，其特征在于，適用于一快閃存儲(chǔ)器，所述快閃存儲(chǔ)器包括，一記憶陣列、一周邊電路以及一晶片外驅(qū)動(dòng)器，所述布局方法包括: 形成一連接結(jié)構(gòu)，其中所述連接結(jié)構(gòu)包括一第一導(dǎo)電層、一第二導(dǎo)電層及一第三導(dǎo)電層，所述第一至第三導(dǎo)電層彼此電性連接； 利用所述連接結(jié)構(gòu)，電性連接所述記憶陣列、所述周邊電路以及所述晶片外驅(qū)動(dòng)器；在所述連接結(jié)構(gòu)之上，形成一上層導(dǎo)電層，其中所述上層導(dǎo)電層具有一第一電源接合墊以及多個(gè)第一電源走線，所述第一電源接合墊電性連接所述第一電源走線； 電性連接所述第一電源走線與所述連接結(jié)構(gòu)；以及 電性連接所述第一電源接合墊與一電源接腳，用以接收一操作電壓，并將所述操作電壓通過所述第一電源走線提供予所述記憶陣列、所述周邊電路以及所述晶片外驅(qū)動(dòng)器的至少一者。
9.根據(jù)權(quán)利要求8所述的布局方法，其特征在于，更包括: 形成一第二電源接合墊在所述上層導(dǎo)電層之中；以及 電性連接所述電源接腳與所述第二電源接合墊。
10.根據(jù)權(quán)利要求9所述的布局方法，其特征在于，更包括: 形成多個(gè)第二電源走線在所述第三導(dǎo)電層中；以及 電性連接所述第二電源走線所述第二電源接合墊，其中所述晶片外驅(qū)動(dòng)器通過所述第一電源接合墊及所述第一電源走線，接收所述操作電壓，所述記憶陣列及所述周邊電路通過所述第二電源接合墊及所述第二電源走線，接收所述操作電壓。
11.根據(jù)權(quán)利要求9所述的布局方法，其特征在于，更包括: 形成多個(gè)第二電源走線在所述上層導(dǎo)電層之中； 電性連接所述第二電源接合墊與所述第二電源走線；以及 電性連接所述連接結(jié)構(gòu)與所述第二電源走線，其中所述晶片外驅(qū)動(dòng)器通過所述第一電源接合墊及所述第一電源走線，接收所述操作電壓，所述記憶陣列及所述周邊電路通過所述第二電源接合墊及所述第二電源走線，接收所述操作電壓。
【文檔編號(hào)】H01L27/115GK104241203SQ201310243992
【公開日】2014年12月24日 申請(qǐng)日期:2013年6月19日 優(yōu)先權(quán)日:2013年6月19日
【發(fā)明者】葉潤(rùn)林, 顏定國(guó) 申請(qǐng)人:華邦電子股份有限公司