快閃存儲(chǔ)器及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域技術(shù)，特別涉及快閃存儲(chǔ)器及其形成方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體制程技術(shù)的發(fā)展，在存儲(chǔ)裝置方面已開發(fā)出存取速度較快的快閃存儲(chǔ)器(flash memory)?？扉W存儲(chǔ)器具有可多次進(jìn)行信息的存入、讀取和擦除等動(dòng)作，且存入的信息在斷電后也不會(huì)消失的特性，因此，快閃存儲(chǔ)器已成為個(gè)人電腦和電子設(shè)備所廣泛采用的一種非易失性存儲(chǔ)器。其中，快閃存儲(chǔ)器根據(jù)陣列結(jié)構(gòu)的不同，主要分與非門快閃存儲(chǔ)器和或非門快閃存儲(chǔ)器，由于與非門快閃存儲(chǔ)器比或非門快閃存儲(chǔ)器的集成度高，所以與非門快閃存儲(chǔ)器具有更廣的應(yīng)用范圍。
[0003]典型的與非門快閃存儲(chǔ)器以摻雜的多晶硅作為浮動(dòng)?xùn)艠O(floating gate)和控制柵極(control gate);其中，控制柵極形成于浮動(dòng)?xùn)艠O上，且通過柵間介質(zhì)層相隔；浮動(dòng)?xùn)艠O形成于襯底上，通過一層隧穿介質(zhì)層(tunnel oxide)相隔。當(dāng)對(duì)快閃存儲(chǔ)器進(jìn)行信息的寫入操作時(shí)，通過在控制柵極與源區(qū)/漏區(qū)施加偏壓，使電子注入浮動(dòng)?xùn)艠O中；在讀取快閃存儲(chǔ)器信息時(shí)，在控制柵極施加一工作電壓，此時(shí)浮動(dòng)?xùn)艠O的帶電狀態(tài)會(huì)影響其下方溝道(channel)的開/關(guān)，而此溝道的開/關(guān)即為判斷信息值O或I的依據(jù)；當(dāng)快閃存儲(chǔ)器在擦除信息時(shí)，將襯底、源區(qū)、漏區(qū)或控制柵極的相對(duì)電位提高，并利用隧穿效應(yīng)使電子由浮動(dòng)?xùn)艠O穿過隧穿介質(zhì)層而進(jìn)入襯底、源區(qū)或漏區(qū)中，或是穿過柵間介質(zhì)層而進(jìn)入控制柵極中。
[0004]快閃存儲(chǔ)器的工作電壓、讀取及擦除的速率與浮動(dòng)?xùn)艠O和控制柵極間的耦合率(coupling rat1)有關(guān)。稱合率是指施加于控制柵極上的電壓稱合至浮動(dòng)?xùn)艠O的參數(shù)。對(duì)于快閃存儲(chǔ)器儲(chǔ)器而言，耦合率越大，操作快閃存儲(chǔ)器所需要的工作電壓越低，讀取以及擦除的速率越高，且快閃存儲(chǔ)器的功耗越低。
[0005]因此研究具有高耦合率的快閃存儲(chǔ)器是當(dāng)前亟需解決的問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種優(yōu)化的快閃存儲(chǔ)器及其形成方法，增加浮柵導(dǎo)電層和控制柵導(dǎo)電層的重疊面積，從而增加浮柵導(dǎo)電層和控制柵導(dǎo)電層間的電容，提高快閃存儲(chǔ)器的耦合率，降低工作電壓和功耗。
[0007]為解決上述問題，本發(fā)明提供一種快閃存儲(chǔ)器的形成方法，包括:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底表面依次形成隧穿介質(zhì)層、第一浮柵導(dǎo)電層、第一材料層、第二材料層、以及第三材料層，且所述第二材料層的刻蝕速率與第一材料層以及第三材料層的刻蝕速率不同；采用第一刻蝕工藝，在所述第三材料層和第二材料層內(nèi)形成凹槽，所述凹槽暴露出第二材料層的側(cè)壁；采用對(duì)第二材料層刻蝕速率大且對(duì)第三材料層刻蝕速率小的第二刻蝕工藝，沿所述凹槽暴露出的第二材料層的側(cè)壁由外向內(nèi)的方向，刻蝕去除部分寬度的第二材料層，使得第一材料層和第三材料層之間形成缺口 ；形成第二浮柵導(dǎo)電層和第三浮柵導(dǎo)電層，所述第三浮柵導(dǎo)電層填充滿所述缺口，所述第二浮柵導(dǎo)電層位于凹槽側(cè)壁，且所述第二浮柵導(dǎo)電層與第一浮柵導(dǎo)電層相接觸；采用第三刻蝕工藝，去除所述第三材料層、剩余的第二材料層、以及第一材料層；形成覆蓋于所述第一浮柵導(dǎo)電層、第二浮柵導(dǎo)電層、以及第三浮柵導(dǎo)電層表面的柵間介質(zhì)層；形成覆蓋于所述柵間介質(zhì)層表面的控制柵導(dǎo)電層。
[0008]可選的，所述第一材料層和第三材料層的材料為氮化硅，所述第二材料層的材料為氧化硅。
[0009]可選的，所述第二刻蝕工藝為濕法刻蝕，所述濕法刻蝕的刻蝕液體為氫氟酸溶液。
[0010]可選的，在進(jìn)行所述第二刻蝕工藝之前，所述凹槽底部暴露出第一材料層的表面或第一浮柵導(dǎo)電層的表面。
[0011]可選的，所述第一材料層和第三材料層的材料為氧化硅，所述第二材料層的材料為氮化硅。
[0012]可選的，所述第二刻蝕工藝為濕法刻蝕，所述濕法刻蝕的刻蝕液體為磷酸溶液。
[0013]可選的，在進(jìn)行所述第二刻蝕工藝之前，所述凹槽底部暴露出第一材料層的表面或第一浮柵導(dǎo)電層的表面或隧穿介質(zhì)層的表面。
[0014]可選的，當(dāng)所述凹槽底部暴露出第一材料層的表面時(shí)，在第二刻蝕工藝之后形成第二浮柵導(dǎo)電層和第三浮柵導(dǎo)電層之前，還包括步驟:對(duì)所述凹槽底部進(jìn)行刻蝕，直至暴露出第一浮柵導(dǎo)電層的表面。
[0015]可選的，所述第二浮柵導(dǎo)電層位于第一浮柵導(dǎo)電層表面。
[0016]可選的，當(dāng)所述凹槽底部暴露出第一材料層或第一浮柵導(dǎo)電層的表面時(shí)，在第二刻蝕工藝之后形成第二浮柵導(dǎo)電層和第三浮柵導(dǎo)電層之前，還包括步驟:對(duì)所述凹槽底部進(jìn)行刻蝕，直至暴露出隧穿介質(zhì)層的表面，暴露出第一浮柵導(dǎo)電層的側(cè)壁。
[0017]可選的，所述第二浮柵導(dǎo)電層緊挨暴露出的第一浮柵導(dǎo)電層的側(cè)壁。
[0018]可選的，所述第一刻蝕工藝刻蝕去除部分厚度的第一浮柵導(dǎo)電層。
[0019]可選的，采用等離子體化學(xué)氣相沉積或液體化學(xué)氣相沉積工藝形成所述第二浮柵導(dǎo)電層和第三浮柵導(dǎo)電層。
[0020]可選的，所述第三刻蝕工藝為濕法刻蝕，所述濕法刻蝕工藝的刻蝕液體為氫氟酸溶液和磷酸溶液。
[0021]可選的，在形成所述第二浮柵導(dǎo)電層和第三浮柵導(dǎo)電層之后進(jìn)行第三刻蝕工藝之前，還包括步驟:對(duì)所述凹槽底部進(jìn)行刻蝕，直至刻蝕去除部分厚度的半導(dǎo)體襯底，形成溝槽；形成填充滿所述溝槽的隔離層。
[0022]可選的，在形成所述柵間介質(zhì)層之前，還包括步驟:去除部分厚度的隔離層。
[0023]本發(fā)明還提供一種快閃存儲(chǔ)器，包括:半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)具有隔離層，且所述隔離層頂部高于半導(dǎo)體襯底表面；隧穿介質(zhì)層，所述隧穿介質(zhì)層位于相鄰隔離層之間的半導(dǎo)體襯底表面；第一浮柵導(dǎo)電層，所述第一浮柵導(dǎo)電層位于隧穿介質(zhì)層表面；第二浮柵導(dǎo)電層，所述第二浮柵導(dǎo)電層緊挨隔離層的側(cè)壁，且所述第二浮柵導(dǎo)電層與第一浮柵導(dǎo)電層相接觸；第三浮柵導(dǎo)電層，所述第三浮柵導(dǎo)電層緊挨第二浮柵導(dǎo)電層遠(yuǎn)離隔離層的側(cè)壁，且所述第三浮柵導(dǎo)電層與第一浮柵導(dǎo)電層之間具有空隙；柵間介質(zhì)層，所述柵間介質(zhì)層位于第一浮柵導(dǎo)電層、第二浮柵導(dǎo)電層、以及第三浮柵導(dǎo)電層的表面；控制柵導(dǎo)電層，所述控制柵導(dǎo)電層位于柵間介質(zhì)層的表面。
[0024]可選的，所述第二浮柵導(dǎo)電層位于第一浮柵導(dǎo)電層的表面。
[0025]可選的，所述第二浮柵導(dǎo)電層位于隧穿介質(zhì)層的表面，且緊挨第一浮柵導(dǎo)電層的側(cè)壁。
[0026]可選的，所述隔離層頂部低于第二浮柵導(dǎo)電層的頂部。
[0027]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0028]本發(fā)明提供一種快閃存儲(chǔ)器的形成方法，其中，在第一浮柵導(dǎo)電層表面依次形成第一材料層、第二材料層和第三材料層，且第二材料層的刻蝕速率與第一材料層和第三材料層的刻蝕速率不同；刻蝕第三材料層和第二材料層形成凹槽，暴露出第二材料層的側(cè)壁；采用對(duì)第二材料層刻蝕速率大的第二刻蝕工藝，沿所述凹槽暴露出的第二材料層側(cè)壁由外向內(nèi)的方向，刻蝕去除部分寬度的第二材料層，使得第一材料層和第三材料層之間具有缺口 ；形成第二浮柵導(dǎo)電層和第三浮柵導(dǎo)電層，所述第三浮柵導(dǎo)電層填充滿所述缺口，所述第二浮柵導(dǎo)電層位于凹槽和第三浮柵導(dǎo)電層側(cè)壁，且所述第二浮柵導(dǎo)電層與第一浮柵導(dǎo)電層相接觸；本發(fā)明快閃存儲(chǔ)器的浮柵導(dǎo)電層由第一浮柵導(dǎo)電層、第二浮柵導(dǎo)電層和第三浮柵導(dǎo)電層共同形成，則浮柵導(dǎo)電層與控制柵導(dǎo)電層的重疊面積包括:第一浮柵導(dǎo)電層上表面面積，第二浮柵導(dǎo)電層上表面面積、以及未被第三浮柵導(dǎo)電層覆蓋的側(cè)壁面積，第三浮柵導(dǎo)電層的上表面面積、下表面面積、以及側(cè)壁面積；與現(xiàn)有技術(shù)相比，本發(fā)明浮柵導(dǎo)電層與控制柵導(dǎo)電層的重疊面積得到明顯的增加，顯著提高了快閃存儲(chǔ)器的耦合率，從而有效降低了工作電壓和功耗。
[0029]進(jìn)一步，在形成柵間介質(zhì)層之前，去除部分厚度的隔離層，暴露出第二浮柵導(dǎo)電層緊挨隔離層的側(cè)壁，則所述暴露出的第二浮柵導(dǎo)電層也為浮柵導(dǎo)電層和控制柵導(dǎo)電層之間的重疊面積，從而進(jìn)一步增加浮柵導(dǎo)電層和控制柵導(dǎo)電層間的電容，提高快閃存儲(chǔ)器的耦合率，進(jìn)一步降低工作電壓和功耗。
[0030]更進(jìn)一步，所述第一刻蝕工藝可以刻蝕去除部分厚度的第一浮柵導(dǎo)電層，且第一刻蝕工藝形成的凹槽可以暴露出第一材料層的表面或第一浮柵導(dǎo)電層的表面；因此，本發(fā)明技術(shù)方案中，所述第一刻蝕工藝的刻蝕停止位置具有較大的選擇區(qū)間，從而降低了刻蝕工藝的刻蝕難度，提高生產(chǎn)效率。
[0031]本發(fā)明還提供一種快閃存儲(chǔ)器，所述快閃存儲(chǔ)器結(jié)構(gòu)性能優(yōu)越，浮柵導(dǎo)電層由第一浮柵導(dǎo)電層、第二浮柵導(dǎo)電層和第三浮柵導(dǎo)電層共同構(gòu)成，浮柵導(dǎo)電層與控制柵導(dǎo)電層的重疊面積包括:第一浮柵導(dǎo)電層上表面面積，第二浮柵導(dǎo)電層上表面面積、以及未被第三浮柵導(dǎo)電層覆蓋的側(cè)壁面積，第三浮柵導(dǎo)電層的上表面面積、下表面面積、以及側(cè)壁面積。與現(xiàn)有技術(shù)相比，本發(fā)明明顯增加了浮柵導(dǎo)電層和控制柵導(dǎo)電層間的電容，提高了快閃存儲(chǔ)器的耦合率，降低了工作電壓和功耗。
[0032]進(jìn)一步，本發(fā)明提供的快閃存儲(chǔ)器，隔離層頂部低于第二浮柵導(dǎo)電層的頂部，使得第二浮柵導(dǎo)電層緊挨隔離層的側(cè)壁被暴露出，所述暴露出的第二浮柵導(dǎo)電層的側(cè)壁面積也為浮柵導(dǎo)電層和控制柵導(dǎo)電層重疊面積的一部分，從而進(jìn)一步提高快閃存儲(chǔ)器的耦合率，進(jìn)一步降低工作電壓和功耗。
【附圖說明】
[0033]圖1為本發(fā)明一實(shí)施例提供的形成快閃存儲(chǔ)器的流程示意圖；
[0034]圖2為快閃存儲(chǔ)器單元的等效電路圖；
[0035]圖3至圖13為本