本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種三維存儲器及其形成方法。

背景技術(shù)：

近年來，閃存(flash memory)存儲器的發(fā)展尤為迅速。閃存存儲器的主要特點是在不加電的情況下能長期保持存儲的信息，且具有集成度高、存取速度快、易于擦除和重寫等優(yōu)點，因而在微機、自動化控制等多項領(lǐng)域得到了廣泛的應(yīng)用。為了進(jìn)一步提高閃存存儲器的位密度(bit density)，同時減少位成本(bit cost)，提出了一種三維與非門(3D NAND)的閃存存儲器。

三維與非門(3D NAND)的閃存存儲器是將多個柵極層層疊設(shè)置于基板上，且豎直溝道貫穿多個所述柵極層。底層的柵極層用做底層選擇管，多個中間柵極層用做存儲管，頂層的柵極層用做頂層選擇管。彼此相鄰的頂層選擇管通過字線連接，用做器件的行選擇線。彼此相鄰的豎直溝道通過位線連接，用做器件的列選擇線。

然而，現(xiàn)有的三維與非門的閃存存儲單元的制造工藝復(fù)雜，且體積較大，會降低芯片的空間利用率。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種三維存儲器及其形成方法，能夠簡化工藝，減小存儲器的體積，提高芯片的空間利用率。

為解決上述問題，本發(fā)明提供一種三維存儲器，包括：襯底，所述襯底包括相鄰的器件區(qū)和連接區(qū)；位于所述器件區(qū)和連接區(qū)襯底上的多個分立的疊層結(jié)構(gòu)，所述疊層結(jié)構(gòu)包括多層重疊的柵極；位于相鄰疊層結(jié)構(gòu)之間的器件區(qū)襯底上的隔離層；位于所述連接區(qū)襯底上的連接結(jié)構(gòu)，所述連接結(jié)構(gòu)連接相鄰的疊層結(jié)構(gòu)，所述連接結(jié)構(gòu)包括多層重疊的電連接層，各層電連接層兩端分別連接相鄰疊層結(jié)構(gòu)中位于同一層的柵極；分別位于各層?xùn)艠O表面的若干插塞，各插塞與所接觸的柵極、與所接觸柵極位于同一層的柵極、以及與所接觸柵極位于同一層的電連接層電連接。

可選的，所述電連接層與所述柵極的材料相同。

可選的，所述電連接層與所述柵極的材料為鎢、鋁或銅。

可選的，所述疊層結(jié)構(gòu)還包括：位于相鄰柵極之間的第一絕緣層；所述連接結(jié)構(gòu)還包括：位于相鄰電連接層之間的第二絕緣層。

可選的，所述第一絕緣層和第二絕緣層的材料為氧化硅。

可選的，所述襯底還包括溝道區(qū)，所述溝道區(qū)與所述連接區(qū)或器件區(qū)相鄰；所述疊層結(jié)構(gòu)還延伸至所述溝道區(qū)襯底上；所述三維存儲器還包括：位于所述溝道區(qū)襯底上的若干溝道插塞，所述溝道插塞貫穿所述疊層結(jié)構(gòu)。

可選的，還包括：位于所述柵極與溝道插塞之間的柵介質(zhì)層。

相應(yīng)的，本發(fā)明還提供一種三維存儲器的形成方法，包括：提供襯底，所述襯底包括相鄰的器件區(qū)和連接區(qū)；在所述器件區(qū)和連接區(qū)襯底上形成多個分立的疊層結(jié)構(gòu)和位于相鄰疊層結(jié)構(gòu)之間器件區(qū)襯底上的隔離層，所述疊層結(jié)構(gòu)包括多層重疊的柵極；在所述連接區(qū)襯底上形成連接結(jié)構(gòu)，所述連接結(jié)構(gòu)連接相鄰的疊層結(jié)構(gòu)，所述連接結(jié)構(gòu)包括多層重疊的電連接層，各層電連接層兩端分別連接相鄰疊層結(jié)構(gòu)中位于同一層的柵極；在各層?xùn)艠O表面形成若干插塞，各插塞與所接觸的柵極、與所接觸柵極位于同一層的柵極、以及與所接觸柵極位于同一層的電連接層電連接。

可選的，所述疊層結(jié)構(gòu)還包括：位于相鄰柵極之間的絕緣層；所述連接結(jié)構(gòu)還包括：位于相鄰電連接層之間的絕緣層；形成所述疊層結(jié)構(gòu)和連接結(jié)構(gòu)的步驟包括：在所述器件區(qū)和連接區(qū)襯底上形成復(fù)合層，所述復(fù)合層包括交錯重疊的若干層絕緣層和若干層犧牲層；對所述復(fù)合層進(jìn)行圖形化，去除器件區(qū)的部分復(fù)合層形成溝槽，所述溝槽在垂直于所述襯底表面的方向上貫穿所述復(fù)合層，且所述溝槽的延伸方向垂直于所述器件區(qū)與連接區(qū)交界線方向；在所述溝槽中形成隔離層；形成所述隔離層之后，去除所述器件區(qū)和連接區(qū)的犧牲層，在相鄰絕緣層之間形成若干凹槽；在所述器件區(qū)和連接區(qū)的若干凹槽中形成柵極層，器件區(qū)的柵極層和鄰近所述隔離層的連接區(qū)柵極層構(gòu)成所述柵極，連接所述連接區(qū)柵極的柵極層構(gòu)成所述電連接層。

可選的，對所述復(fù)合層進(jìn)行圖形化的步驟包括：在所述復(fù)合層上形成掩膜層，所述掩膜層覆蓋所述連接區(qū)復(fù)合層以及所述器件區(qū)的部分復(fù)合層；以所述掩膜層為掩膜對所述復(fù)合層進(jìn)行刻蝕。

可選的，對所述復(fù)合層進(jìn)行刻蝕的工藝包括干法刻蝕工藝或濕法刻蝕工藝。

可選的，形成柵極層之前，還包括：在所述器件區(qū)和連接區(qū)凹槽的底部和側(cè)壁表面形成柵介質(zhì)層。

可選的，所述襯底還包括溝道區(qū)，所述溝道區(qū)與所述器件區(qū)或連接區(qū)相鄰；所述疊層結(jié)構(gòu)還延伸至所述溝道區(qū)襯底上；去除所述器件區(qū)和連接區(qū)的犧牲層之前，所述形成方法還包括：在所述溝道區(qū)的復(fù)合層中形成溝道插塞，所述溝道插塞貫穿所述疊層結(jié)構(gòu)。

可選的，所述絕緣層的材料為氧化硅；所述犧牲層的材料為多晶硅、多晶鍺或氮化硅；所述柵極層的材料為鎢、鋁或銅。

可選的，去除所述器件區(qū)和連接區(qū)的犧牲層的工藝包括各向同性干法刻蝕工藝或濕法刻蝕工藝。

可選的，形成所述柵極層的工藝包括化學(xué)氣相沉積工藝。

可選的，所述電連接層的材料為鎢、鋁或銅。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：

本發(fā)明技術(shù)方案提供的三維存儲器中，通過所述電連接層連接相鄰疊層結(jié)構(gòu)中同一層的柵極，能夠?qū)崿F(xiàn)相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O的電連接，則相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O可以共用一個插塞，從而實現(xiàn)柵極與外部電路的電連接。因此，所述形成方法能夠減少插塞的數(shù)量，簡化工藝，減小存儲器的體積，提高芯片的空間利用率。

本發(fā)明技術(shù)方案提供的三維存儲器的形成方法中，在所述連接區(qū)襯底上形成連接相鄰疊層結(jié)構(gòu)的連接結(jié)構(gòu)。通過所述電連接層連接相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O，能夠?qū)崿F(xiàn)相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O的電連接，則相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O可以共用一個插塞，從而實現(xiàn)柵極與外部電路的電連接。因此，所述形成方法能夠減少插塞的數(shù)量，簡化工藝，減小存儲器的體積，提高芯片的空間利用率。

附圖說明

圖1是一種三維與非門的閃存存儲單元的結(jié)構(gòu)示意圖；

圖2至圖12是本發(fā)明一實施例的三維存儲器的形成方法各步驟的結(jié)構(gòu)示意圖。

具體實施方式

如背景技術(shù)所述，現(xiàn)有的三維與非門的閃存存儲單元的制造工藝復(fù)雜，且體積較大，會降低芯片的空間利用率。

現(xiàn)結(jié)合一種三維與非門的閃存存儲單元，分析三維與非門的閃存存儲單元的制造工藝復(fù)雜，且體積較大的原因。

請參考圖1，圖1是現(xiàn)有的三維與非門的閃存存儲單元的結(jié)構(gòu)示意圖，包括：襯底100；位于所述襯底100表面的隔離層103；位于隔離層103表面的底層選擇柵104；位于所述底層選擇柵104上的若干層重疊的控制柵107；位于所述控制柵107上的頂層選擇柵109；位于相鄰兩排重疊設(shè)置的底層選擇柵104、控制柵107和頂層選擇柵109之間的襯底內(nèi)的源線摻雜區(qū)120；貫穿所述頂層選擇柵109、控制柵107、底層選擇柵104和隔離層103的溝道通孔(未標(biāo)示)；位于所述溝道通孔側(cè)壁表面的溝道插塞113；位于所述溝道通孔內(nèi)的溝道插塞113表面的絕緣層115，所述絕緣層115填充滿所述溝道通孔；位于所述若干溝道插塞113頂部表面的若干位線111；位于各層控制柵107表面的若干字線插塞117；位于若干字線插塞117頂部的若干字線119。

需要說明的是，相鄰的底層選擇柵104、控制柵107、頂層選擇柵109和位線111之間均具有介質(zhì)層相互隔離，而圖1為忽略所述介質(zhì)層的結(jié)構(gòu)示意圖。

在所述三維與非門的閃存存儲單元的結(jié)構(gòu)中，需要在每一層底層選擇柵104、控制柵107或頂層選擇柵109表面形成一根或多根字線插塞117，而所述字線插塞117的頂部表面需要形成若干字線119，而每一根字線119需要通過所述字線插塞117與一層底層選擇柵104、控制柵107或頂層選擇柵109相連接，因此，所述字線119的數(shù)量與所述底層選擇柵104、控制柵107和頂層選擇柵109的數(shù)量一致。由于每一層底層選擇柵104、控制柵107和頂層選擇柵109表面均需要形成字線插塞117，所需形成的字線插塞117的數(shù)量較多、密度較大，而且，隨著三維與非門的閃存存儲單元尺寸的縮小，所需形成的字線插塞的117的直徑較小，導(dǎo)致形成所述字線插塞117的工藝難度增大。

為解決所述技術(shù)問題，本發(fā)明提供了一種三維存儲器，包括：襯底，所述襯底包括相鄰的器件區(qū)和連接區(qū)；位于所述器件區(qū)和連接區(qū)襯底上的多個分立的疊層結(jié)構(gòu)，所述疊層結(jié)構(gòu)包括多層重疊的柵極；位于相鄰疊層結(jié)構(gòu)之間的器件區(qū)襯底上的隔離層；位于所述連接區(qū)襯底上的連接結(jié)構(gòu)，所述連接結(jié)構(gòu)連接相鄰的疊層結(jié)構(gòu)，所述連接結(jié)構(gòu)包括多層重疊的電連接層，各層電連接層兩端分別連接相鄰疊層結(jié)構(gòu)中位于同一層的柵極；分別位于各層?xùn)艠O表面的若干插塞，各插塞與所接觸的柵極、與所接觸柵極位于同一層的柵極、以及與所接觸柵極位于同一層的電連接層電連接。

其中，通過所述電連接層連接相鄰疊層結(jié)構(gòu)中同一層的柵極，能夠?qū)崿F(xiàn)相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O的電連接，則相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O可以共用一個插塞，從而實現(xiàn)柵極與外部電路的電連接。因此，所述形成方法能夠減少插塞的數(shù)量，簡化工藝，減小存儲器的體積，提高芯片的空間利用率。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。

圖2至圖12是本發(fā)明一實施例的三維存儲器的形成方法各步驟的結(jié)構(gòu)示意圖。

請參考圖2，提供襯底200，所述襯底200包括相鄰的器件區(qū)A和連接區(qū)B。

所述器件區(qū)A和連接區(qū)B用于形成疊層結(jié)構(gòu)；所述連接區(qū)B還用于形成連接相鄰疊層結(jié)構(gòu)的連接結(jié)構(gòu)。

所述襯底200還包括與所述連接區(qū)B或器件區(qū)A相鄰的溝道區(qū)C。

本實施例中，所述溝道區(qū)C與所述連接區(qū)B相鄰，所述連接區(qū)B位于所述器件區(qū)A和溝道區(qū)C之間。在其他實施例中，所述器件區(qū)可以位于所述連接區(qū)兩側(cè)，所述溝道區(qū)與器件區(qū)相鄰。

本實施例中，所述襯底200為硅襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)。

后續(xù)在所述器件區(qū)A和連接區(qū)B襯底200上形成多個分立的疊層結(jié)構(gòu)和位于相鄰疊層結(jié)構(gòu)之間器件區(qū)A襯底200上的隔離層，所述疊層結(jié)構(gòu)包括多層重疊的柵極；在所述連接區(qū)B襯底200上形成連接結(jié)構(gòu)，所述連接結(jié)構(gòu)連接相鄰的疊層結(jié)構(gòu)，所述連接結(jié)構(gòu)包括多層重疊的電連接層，所述電連接層連接相鄰疊層結(jié)構(gòu)中位于同一層的柵極。

本實施例中，形成所述疊層結(jié)構(gòu)、隔離層和連接結(jié)構(gòu)的步驟如圖3至圖10所示。

本實施例中，所述疊層結(jié)構(gòu)包括晶體管的柵極結(jié)構(gòu)，且所述柵極結(jié)構(gòu)兩側(cè)的襯底200內(nèi)具有源漏區(qū)，而源漏區(qū)和柵極結(jié)構(gòu)兩側(cè)的襯底200內(nèi)具有淺溝槽隔離結(jié)構(gòu)。

請參考圖3和圖4，圖3是在圖2基礎(chǔ)上的示意圖，圖4是圖3沿切割線1-2的剖面圖，在所述器件區(qū)A和連接區(qū)B襯底200上形成復(fù)合層，所述復(fù)合層包括交錯重疊的若干層絕緣層212和若干層犧牲層211。

所述絕緣層212后續(xù)實現(xiàn)相鄰柵極之間的電隔離，所述犧牲層211用于為后續(xù)形成的柵極占據(jù)空間。

所述復(fù)合層還位于所述溝道區(qū)C襯底200上。

形成所述復(fù)合層的步驟包括：在所述器件區(qū)A、連接區(qū)B和溝道區(qū)C襯底200上形成犧牲層211；在所述犧牲層211上形成絕緣層212；重復(fù)形成所述犧牲層211和絕緣層212的步驟形成所述復(fù)合層。

本實施例中，所述犧牲層211的材料為多晶硅或氮化硅。在其他實施中，所述犧牲層的材料還可以為多晶鍺或多晶硅鍺。

本實施例中，形成所述犧牲層211的工藝包括化學(xué)氣相沉積工藝。在其他實施例中，形成所述犧牲層的工藝可以包括物理氣相沉積工藝。

本實施例中，所述絕緣層212的材料為氧化硅。

本實施例中，形成所述絕緣層212的工藝包括化學(xué)氣相沉積工藝。在其他實施例中，形成所述犧牲層的工藝可以包括物理氣相沉積工藝或原子層沉積工藝。

形成所述復(fù)合層之后，所述形成方法還包括：對所述復(fù)合層進(jìn)行刻蝕，使各層犧牲層的部分表面被暴露出來。

請參考圖5和圖6，圖5是在圖3基礎(chǔ)上的示意圖，圖6是圖5沿切割線3-4的剖面圖，在所述溝道區(qū)C的襯底200上形成溝道插塞220。

所述溝道插塞220用做所形成的三維存儲器的溝道。所述溝道插塞與后續(xù)的柵極用做三維存儲器的晶體管。

所述溝道插塞220位于所述溝道區(qū)C的復(fù)合層中。

形成所述溝道插塞220的步驟包括：對所述復(fù)合層進(jìn)行刻蝕，在所述溝道區(qū)C復(fù)合層中形成通孔，所述通孔貫穿所述復(fù)合層；在所述通孔側(cè)壁表面形成溝道插塞220。

本實施例中，對所述復(fù)合層進(jìn)行刻蝕的工藝包括干法刻蝕工藝或濕法刻蝕工藝。

在所述通孔中形成溝道插塞220的步驟包括：在所述通孔側(cè)壁表面形成非晶層；對所述非晶層進(jìn)行退火處理，形成所述溝道插塞220。

本實施例中，所述非晶層的材料為非晶硅。在其他實施例中，所述非晶層的材料可以為非晶硅鍺、非晶鍺或非晶碳化硅。

形成非晶層的工藝包括化學(xué)氣相沉積工藝。

所述退火處理用于使所述非晶層結(jié)晶，形成晶體。

本實施例中，所述溝道插塞220的材料為單晶硅。在其他實施例中，所述溝道插塞的材料為硅鍺、碳化硅或鍺。

請參考圖7，圖7是在圖5基礎(chǔ)上的后續(xù)步驟示意圖，對所述復(fù)合層進(jìn)行圖形化，去除器件區(qū)A部分復(fù)合層形成溝槽221，所述溝槽221在垂直于所述襯底200表面的方向上貫穿所述復(fù)合層，且所述溝槽221的延伸方向垂直于所述器件區(qū)A與連接區(qū)B交界線方向，保留所述連接區(qū)B復(fù)合層。

需要說明的是，由于所述連接區(qū)B復(fù)合層被保留下來，所述連接區(qū)B復(fù)合層中的犧牲層能夠為后續(xù)形成電連接層提供空間，從而能夠?qū)崿F(xiàn)相鄰疊層結(jié)構(gòu)中柵極的電連接，進(jìn)而能夠減少后續(xù)形成的插塞的數(shù)量，減小存儲器的體積，簡化工藝，減低成本。

所述圖形化的步驟包括：在所述復(fù)合層上形成掩膜層，所述掩膜層覆蓋所述連接區(qū)B復(fù)合層以及所述器件區(qū)A的部分復(fù)合層；以所述掩膜層為掩膜對所述復(fù)合層進(jìn)行刻蝕。

所述疊層結(jié)構(gòu)中相鄰兩層?xùn)艠O之間的絕緣層為第一絕緣層，所述第一絕緣層用于實現(xiàn)相鄰兩層?xùn)艠O之間的電絕緣；所述連接結(jié)構(gòu)中相鄰兩層電連接層之間的絕緣層為第二絕緣層，所述第二絕緣層用于實現(xiàn)相鄰兩層電連接層之間的電絕緣。

本實施例中，所述掩膜層的材料為光刻膠。

本實施例中，對所述復(fù)合層進(jìn)行刻蝕的工藝包括干法刻蝕工藝或濕法刻蝕工藝。

請參考圖8，圖8是在圖7基礎(chǔ)上的后續(xù)步驟示意圖，在所述溝槽221中形成隔離層222。

所述隔離層222用于實現(xiàn)不同疊層結(jié)構(gòu)之間的電絕緣。

本實施例中，所述隔離層222的材料為氧化硅。在其他實施例中，所述隔離層的材料還可以為氮氧化硅。

形成所述隔離層222的工藝包括化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。

請參考圖9，圖9是在圖6基礎(chǔ)上的后續(xù)步驟示意圖，去除所述器件區(qū)A和連接區(qū)B的犧牲層211(如圖6所示)，在相鄰絕緣層212之間形成若干凹槽230。

所述凹槽230暴露出所述溝道插塞220表面。

需要說明的是，由于所述連接區(qū)A襯底200上具有復(fù)合層，則去除所述犧牲層211之后，所述連接區(qū)A中具有凹槽，且所述連接區(qū)A中的凹槽連接隔離層222兩側(cè)的凹槽。

去除所述器件區(qū)A和連接區(qū)B的犧牲層211的工藝包括各向同性干法刻蝕或濕法刻蝕。

在本實施例中，所述犧牲層211的材料為氮化硅；當(dāng)所述各向同性的刻蝕工藝為濕法刻蝕工藝時，所述濕法刻蝕的刻蝕液包括磷酸；當(dāng)所述各向同性的刻蝕工藝為干法刻蝕工藝時，所述干法刻蝕工藝包括：刻蝕氣體包括CF₄、CHF₃、C₄F₈、C₄F₆、CH₂F₂中的一種或多種，功率小于100瓦，偏置電壓小于10伏。

請參考圖10，在所述器件區(qū)A和連接區(qū)B的若干凹槽230(如圖9所示)中形成柵極層231，器件區(qū)A的柵極層231和鄰近所述隔離層的連接區(qū)柵極層構(gòu)成所述柵極，連接所述連接區(qū)B柵極的柵極層231構(gòu)成所述電連接層。

需要說明的是，通過所述電連接層連接相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O，能夠?qū)崿F(xiàn)相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O的電連接，則相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O可以共用一個插塞，從而實現(xiàn)柵極與外部電路的電連接。因此，所述形成方法能夠減少插塞的數(shù)量，簡化工藝，減小存儲器的體積，提高芯片的空間利用率。

形成所述柵極層231的步驟包括：在所述器件區(qū)A和連接區(qū)B的凹槽230中、所述絕緣層212側(cè)壁和表面上形成初始柵極層；去除所述絕緣層212側(cè)壁和表面上的初始柵極層，形成柵極層231。

本實施例中，相鄰疊層結(jié)構(gòu)中的各層?xùn)艠O通過電連接層連接。所述連接結(jié)構(gòu)包括多個電連接層。在其他實施例中，相鄰疊層結(jié)構(gòu)中的部分柵極通過電連接層連接。

本實施例中，所述柵極層231的材料為鎢。在其他實施例中，所述柵極層的材料還可以為鋁或銅。

本實施例中，形成所述初始柵極層的工藝為化學(xué)氣相沉積工藝或原子層沉積工藝。

本實施例中，去除所述絕緣層212側(cè)壁和表面上的初始柵極層的工藝包括干法刻蝕工藝。

需要說明的是，形成所述柵極層231之前，還包括：在所述凹槽230底部和側(cè)壁表面形成柵介質(zhì)層。

本實施例中，所述柵介質(zhì)層的材料為高k(k小于3.9)介質(zhì)材料。在其他實施例中，所述柵介質(zhì)層還可以包括：位于所述凹槽底部和側(cè)壁表面的第一氧化硅層；位于所述第一氧化層表面的氮化硅層；位于所述氮化硅層表面的第二氧化硅層。

請參考圖11和圖12，圖12是圖11沿切割線5-6的剖面圖，在各層?xùn)艠O表面形成若干插塞232，各插塞232與所接觸的柵極、與所接觸柵極位于同一層的柵極、以及與所接觸柵極位于同一層的電連接層電連接。

所述插塞232用于實現(xiàn)柵極與外部電路的電連接，從而實現(xiàn)對三維存儲器中晶體管的控制。

本實施例中，所述插塞232的材料為鎢。在其他實施例中，所述插塞的材料還可以為銅。

由于所述電連接層連接相鄰疊層結(jié)構(gòu)中的柵極，則能夠?qū)崿F(xiàn)相鄰疊層結(jié)構(gòu)中的柵極的電連接，則相互電連接的柵極可以共用一個插塞232，從而實現(xiàn)柵極與外部電路的電連接。因此，所述插塞232的數(shù)較少，因此能夠降低生產(chǎn)成本。

綜上，本實施例中，通過所述電連接層連接相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O，能夠?qū)崿F(xiàn)相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O的電連接，則相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O可以共用一個插塞，從而實現(xiàn)柵極與外部電路的電連接。因此，所述形成方法能夠減少插塞的數(shù)量，簡化工藝，減小存儲器的體積，提高芯片的空間利用率。

繼續(xù)參考圖11和圖12，本發(fā)明實施例還提供一種三維存儲器，包括：襯底200，所述襯底200包括相鄰的器件區(qū)A和連接區(qū)B；位于所述器件區(qū)A和連接區(qū)B襯底200上的多個分立的疊層結(jié)構(gòu)，所述疊層結(jié)構(gòu)包括多層重疊的柵極；位于相鄰的疊層結(jié)構(gòu)之間器件區(qū)A襯底200上的隔離層222；位于所述連接區(qū)B襯底200上的連接結(jié)構(gòu)，所述連接結(jié)構(gòu)連接相鄰的疊層結(jié)構(gòu)，所述連接結(jié)構(gòu)包括多層重疊的電連接層，各層電連接層兩端分別連接相鄰疊層結(jié)構(gòu)中位于同一層的柵極；位于所述柵極表面的插塞232，各插塞232與所接觸的柵極、與所接觸柵極位于同一層的柵極、以及與所接觸柵極位于同一層的電連接層電連接。

所述電連接層與所述柵極的材料相同。具體的，本實施例中，所述電連接層與所述柵極的材料為鎢。在其他實施例中，所述電連接層與所述柵極的材料還可以為鋁或鎢。

所述疊層結(jié)構(gòu)還包括：位于相鄰柵極之間的第一絕緣層；所述連接結(jié)構(gòu)還包括：位于相鄰電連接層之間的第二絕緣層。所述第一絕緣層和第二絕緣層構(gòu)成絕緣層222。

本實施例中，所述絕緣層222的材料為氧化硅。

所述襯底200還包括溝道區(qū)C，所述溝道區(qū)C與所述連接區(qū)B或器件區(qū)A相鄰；所述疊層結(jié)構(gòu)還延伸至所述溝道區(qū)C襯底200上。

所述三維存儲器還包括：位于所述溝道區(qū)C襯底200上的若干溝道插塞220，所述溝道插塞220貫穿所述疊層結(jié)構(gòu)。

所述三維存儲器還包括：位于所述柵極與溝道插塞220之間的柵介質(zhì)層。

綜上，本實施例中，在所述連接區(qū)襯底上形成連接相鄰疊層結(jié)構(gòu)的連接結(jié)構(gòu)，所述連接結(jié)構(gòu)包括連接相鄰疊層結(jié)構(gòu)中柵極的電連接層。通過所述電連接層連接相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O，能夠?qū)崿F(xiàn)相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O的電連接，則相鄰疊層結(jié)構(gòu)中的同層?xùn)艠O可以共用一個插塞，從而實現(xiàn)柵極與外部電路的電連接。因此，所述形成方法能夠減少插塞的數(shù)量，簡化工藝，減小存儲器的體積，提高芯片的空間利用率。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。