這個公開大體上涉及鐵電隨機(jī)存取存儲器(fram)，并且更具體地涉及提供用于fram的時間跟蹤電路的方法和設(shè)備。

背景技術(shù)：

鐵電隨機(jī)存取存儲器(fram)是一種包括位單元的陣列的非易失性存儲裝置。每個fram位單元包括存儲電荷的鐵電電容器。電荷對應(yīng)于邏輯值。能夠通過存儲控制器改變(例如，寫入)和/或讀取電荷。常規(guī)的fram電路包含一定數(shù)量的行和列的位單元(例如，512行和72列)。然而，fram技術(shù)的進(jìn)展已經(jīng)導(dǎo)致各種數(shù)量的行和列的fram的電路。例如，fram可以包括允許高達(dá)非易失性存儲器的7.2萬位的32-512行和8-144列。

技術(shù)實現(xiàn)要素：

本文中公開的示例提供存儲器陣列中的時間跟蹤電路。本文中公開的示例設(shè)備包括控制器，以輸出第一信號和第二信號。這種示例包括：第一驅(qū)動器，其響應(yīng)于接收第一信號而在對應(yīng)于第一晶體管的尺寸的第一延遲之后向第一晶體管輸出第一電壓；第一晶體管，其向位單元的板線(plateline)輸出第二電壓。這種示例包括：第二驅(qū)動器，其響應(yīng)于接收第二信號而在對應(yīng)于第二晶體管的尺寸的第二延遲之后向第二晶體管輸出第三電壓；第二晶體管，其向位單元的位線輸出第四電壓，第一晶體管或第二晶體管中的至少一個基于存儲器的尺寸被選擇。

附圖說明

圖1是向示例位單元進(jìn)行讀取/寫入的示例鐵電隨機(jī)存取存儲器電路。

圖2是圖1的示例位單元。

圖3是示例機(jī)器可讀指令的流程圖表示，示例機(jī)器可讀指令可以被執(zhí)行以實現(xiàn)圖1的示例鐵電隨機(jī)存取存儲器電路讀取和寫入圖1的示例位單元。

圖4例示用于由圖1的示例板驅(qū)動器(platedriver)輸出的示例驅(qū)動器脈沖的兩個示例時序圖。

圖5例示用于由圖1的示例回寫驅(qū)動器輸出的示例驅(qū)動器脈沖的兩個示例時序圖。

圖6是示例處理器平臺的框圖，其可以被利用以執(zhí)行圖3的示例指令以實現(xiàn)圖1的示例鐵電隨機(jī)存取存儲器電路。

附圖不是按比例的。在任何可能的情況下，貫穿一個或更多個附圖和所附書面說明將使用相同的參考數(shù)字以指代相同或相似部件。

具體實施方式

鐵電隨機(jī)存取存儲器(fram)是包括位單元的陣列的非易失性存儲器電路。fram位單元包括鐵電電容器以存儲電荷。與鐵電電容器關(guān)聯(lián)的存儲電荷表示能夠被讀取的二進(jìn)制值(例如，“1”或“0”)。讀取fram陣列中的值是破壞性的過程(例如，一旦讀取，存儲值就丟失)。因此，一旦讀取fram中的位單元的值，就需要將該讀取值寫回(例如，刷新)至位單元中。為了讀取和/或?qū)懭雈ram中的位單元，特定寬度的延遲電壓脈沖通過fram的fram驅(qū)動器(例如，行驅(qū)動器、板驅(qū)動器、和/或位線驅(qū)動器)輸出。時序電路(timingcircuit)可以被用于創(chuàng)造這種延遲。延遲的長度與電荷流過位單元的晶體管所必需的時間的最小量關(guān)聯(lián)。隨著fram陣列的尺寸(例如，行的數(shù)量和列的數(shù)量)的增加，與fram陣列相關(guān)聯(lián)的負(fù)載和電容也增加。因此，編程較大fram陣列的電壓脈沖需要寬于編程較小fram陣列的電壓脈沖。最佳脈沖寬度與將足夠的電荷存儲在fram陣列的位單元的鐵電電容器中所必需的時間的最小量關(guān)聯(lián)。

常規(guī)fram陣列被設(shè)計以包括預(yù)定數(shù)量的行(例如，512行)和列(例如，72列)。fram技術(shù)中的進(jìn)展消除了用于fram陣列的預(yù)定數(shù)目的行和/或列。例如，零點相消(例如，使用電容器拉動電荷離開fram陣列的浮動位線)消除所需的位線/位單元比率，允許可變數(shù)量的行在fram陣列中使用。此外，較小的fram陣列不需要與大量的列關(guān)聯(lián)的糾錯碼，允許可變數(shù)量的列在較小fram陣列中使用。常規(guī)fram電路利用由fram電路的驅(qū)動器輸出的電壓脈沖。電壓脈沖對應(yīng)于具有預(yù)定延遲的預(yù)定寬度，用于讀取和/或?qū)懭雈ram陣列的位單元，不管fram陣列的尺寸(例如，行的數(shù)目和列的數(shù)目)。然而，具有較小尺寸(例如，較小數(shù)目的行和/或較小數(shù)目的列)的fram陣列能夠利用較小延遲和較小寬度電壓脈沖進(jìn)行操作以優(yōu)化功率消耗和速度。調(diào)節(jié)延遲和脈沖寬度可以包括調(diào)節(jié)fram陣列的時序電路。然而，定制fram設(shè)計中的時序電路能夠是復(fù)雜的并且昂貴的。本文中公開的示例減輕設(shè)計各種時序電路的復(fù)雜性和費用。

本文中公開的示例利用耦合至不同尺寸fram陣列的fram驅(qū)動器的不同尺寸晶體管。不同尺寸晶體管對應(yīng)于不同延遲和不同脈沖寬度。因此，具有最低延遲的固定時序電路能夠利用不同尺寸晶體管進(jìn)行使用以添加額外延遲。不同尺寸晶體管影響fram驅(qū)動器上的負(fù)載，其影響驅(qū)動器的電壓脈沖的延遲和寬度。將來自固定時序電路的延遲添加至與晶體管相關(guān)聯(lián)的延遲以輸出具有期望延遲(例如，最優(yōu))的脈沖。例如，用于板脈沖(platepulse)以讀取來自小fram陣列的位單元的最小所需延遲(例如，最優(yōu)延遲)可以是101納秒(ns)，用于板脈沖以讀取來自中等fram陣列的位單元的最小所需延遲可以是103ns，以及用于板脈沖以讀取來自大fram陣列的位單元的最小所需延遲可以是105ns。在這種示例中，創(chuàng)造100ns延遲的時序電路可以被用于小、中和大fram陣列。對應(yīng)于1ns延遲的小晶體管能夠被用于小fram陣列(例如，100ns+1ns＝101ns，用于小fram的最小所需延遲)、對應(yīng)于3ns延遲的中等晶體管能夠被用于中等fram陣列(例如，100ns+3ns＝103ns，用于中等fram的最小所需延遲)，以及對應(yīng)于5ns延遲的較大晶體管能夠被用于較大fram陣列(例如，100ns+5ns＝105ns，用于大fram的最小所需延遲)。

不同尺寸晶體管進(jìn)一步對應(yīng)于不同脈沖寬度。例如，來自耦合至小晶體管的驅(qū)動器的脈沖可以與施加14ns的高電壓(例如，2v)對應(yīng)，然而，來自耦合至大晶體管的驅(qū)動器的脈沖可以對應(yīng)于施加16ns的高電壓。如上所述，較小fram電路需要比讀取和/或?qū)懭胼^大fram陣列中的位單元的脈沖寬度小的脈沖寬度以讀取和/或?qū)懭胄ram陣列中的位單元。因此，利用較小晶體管以滿足fram陣列的最小所需脈沖延遲沒有影響讀取和/或?qū)懭雈ram位單元的能力。使用本文中公開的示例，通過使用耦合至fram驅(qū)動器的不同尺寸晶體管來調(diào)整脈沖延遲和脈沖寬度，在最小化成本的同時，能夠編譯fram設(shè)計以優(yōu)化功率、速度、和時序容限。

圖1是結(jié)構(gòu)化以存儲數(shù)據(jù)的示例fram電路100。示例fram電路100包括示例fram控制器102、示例行驅(qū)動器104、示例位線驅(qū)動器106、示例位線晶體管107、示例板驅(qū)動器108、示例板晶體管(platetransistor)109和示例fram陣列110。示例行驅(qū)動器104經(jīng)由示例字線112向示例fram陣列100輸出電壓，示例位線驅(qū)動器106控制示例位線晶體管107以經(jīng)由示例位線114和示例互補位線116向示例fram陣列100輸出電壓(例如，vdd)，以及示例板驅(qū)動器108控制示例板晶體管109以經(jīng)由示例板線118向示例fram陣列100輸出電壓(例如，vdd)。示例fram陣列110包括示例位單元120和示例讀出放大器122。結(jié)合兩個晶體管兩個電容器(2t-2c)的位單元對示例fram電路100進(jìn)行描述。另選地，示例fram電路100可以包括具有任何數(shù)量的晶體管和/或電容器(例如，1t-1c,6t-2c等)的位單元。然而，這種fram電路100可以被略有不同地布置(例如，連接)以適應(yīng)這種位單元配置。

示例fram控制器102控制示例fram陣列110中的示例位單元(包括示例位單元120)的讀取和/或?qū)懭?。示例fram控制器102可以被包括在額外處理器和/或計算機(jī)系統(tǒng)中和/或耦合至額外處理器和/或計算機(jī)系統(tǒng)。示例fram控制器102向示例驅(qū)動器104、106、108發(fā)送讀指令(例如，讀信號)和/或?qū)懼噶?例如，寫信號)以讀取和/或?qū)懭胧纠齠ram陣列110中的示例位單元。在一些示例中，fram控制器102包括固定時序電路以在預(yù)定延遲之后輸出讀信號和/或?qū)懶盘?。示例fram控制器102還接收來自示例讀出放大器(例如，包括示例讀出放大器122)的信號，其在示例fram陣列110中識別與存儲在位單元中的電荷關(guān)聯(lián)的邏輯值。

響應(yīng)于接收來自示例fram控制器102的讀信號和/或?qū)懶盘?，示例?qū)動器(例如，示例行驅(qū)動器104、示例位線驅(qū)動器106和示例板驅(qū)動器108)向示例fram陣列110輸出電壓。示例驅(qū)動器104、106、108可以包括互補金屬氧化半導(dǎo)體cmos電路。示例位線驅(qū)動器106是向示例位線晶體管107的一個或更多個輸出控制信號，以向示例fram陣列110的示例位線114和示例互補位線116輸出電壓。示例板驅(qū)動器108向示例板晶體管的一個或更多個輸出控制信號，以向示例fram陣列110的示例板線118輸出電壓。示例位線晶體管107和板晶體管109是金屬氧化物半導(dǎo)體場效應(yīng)晶體管(mosfets)。另選地，示例位線晶體管107和/或示例板晶體管109可以是任何類型的晶體管。示例位線晶體管107和/或示例板晶體管109可以是基于示例晶體管107、109的電阻、電容、和/或跨導(dǎo)的各種尺寸。示例晶體管107、109的尺寸對應(yīng)于特定延遲。特定延遲是特定尺寸驅(qū)動器響應(yīng)于接收讀/寫信號而輸出電壓脈沖所用的時間的量(例如，反應(yīng)時間)。附加地，示例晶體管107、109的尺寸對應(yīng)于特定脈沖寬度。如前所述，示例行驅(qū)動器104在字線上輸出電壓(例如，示例字線電壓112)，示例位線驅(qū)動器106經(jīng)由示例位線晶體管107在位線和互補位線上輸出電壓(例如，示例位線電壓114和示例互補位線電壓116)，以及示例板驅(qū)動器108經(jīng)由示例板晶體管109在板線上輸出電壓(例如，示例板線電壓118)。

示例fram陣列110是包括任何數(shù)量的行和/或列的鐵電位單元的存儲器陣列。如上所述，隨著行和/或列的數(shù)量減少，與fram陣列110關(guān)聯(lián)的負(fù)載和電容降低。隨著負(fù)載和電容二者降低，由示例驅(qū)動器104、106、108輸出的電壓脈沖能夠通過縮小脈沖寬度和延遲脈沖寬度進(jìn)行優(yōu)化(例如，優(yōu)化功率、速度、和時序容限)。例如，在具有導(dǎo)致較小功率消耗和較快讀/寫循環(huán)的情況下，較短電壓脈沖需要輸出高電壓的較小時間。示例fram陣列110包括示例位單元120和示例讀出放大器122。示例位單元120基于施加至示例位單元120的電壓(例如，字線電壓、位線電壓和板線電壓)存儲二進(jìn)制(例如，邏輯)值。如圖2中進(jìn)一步描述，示例位單元120可以包括各自耦合至單獨鐵電電容器的mosfet。另選地，示例位單元120可以包括任何數(shù)量的mosfet和/或鐵電電容器以存儲二進(jìn)制邏輯值。示例讀出放大器122被用于讀取存儲在示例位單元120中的邏輯值。示例讀出放大器122可以包括一系列晶體管，該一系列晶體管經(jīng)配置以將示例位線114和示例互補位線116之間的電壓差(voltagedifferential)放大至標(biāo)準(zhǔn)邏輯電平。讀出放大器122基于電壓差向示例fram控制器102輸出示例位單元120的存儲的邏輯值。例如，讀出放大器122可以在示例位線114上的電壓是高于示例互補位線116上的電壓時輸出邏輯值“1”。

在操作中，當(dāng)示例fram控制器102執(zhí)行用于讀取存儲在示例fram110的示例位單元120中的邏輯值的指令時，示例fram控制器120向示例驅(qū)動器104、106、108發(fā)送出(例如，傳送)讀信號。讀信號指示示例驅(qū)動器104、106、108應(yīng)讀取哪個位單元。示例fram控制器102可以延遲一些讀信號(例如，用于示例位線驅(qū)動器106和/或示例板驅(qū)動器108的讀信號)，同時示例字線112上的電壓達(dá)到示例位單元120。一旦示例板驅(qū)動器108接收延遲的讀信號，板驅(qū)動器108就輸出特定寬度的電壓脈沖。示例板晶體管109接收電壓脈沖并且進(jìn)一步由于示例板晶體管109的尺寸將脈沖變寬。附加地，每個板晶體管109包含與接收讀信號之后輸出脈沖所必需的時間的量關(guān)聯(lián)的特定延遲。例如，小示例板晶體管109響應(yīng)于接收讀信號可以輸出具有1ns延遲的10ns寬度脈沖。然而，大示例板晶體管109響應(yīng)于接收讀信號可以輸出具有5ns延遲的16ns寬度脈沖。延遲和/或脈沖寬度的最小量基于示例fram陣列110的列的數(shù)量進(jìn)行確定。因此，基于示例fram陣列100的列尺寸選擇示例板晶體管109的尺寸。

當(dāng)示例板驅(qū)動器108經(jīng)由示例板晶體管109輸出板脈沖至示例板脈沖線118時，示例位線驅(qū)動器106浮動(float)示例位線114和互補位線116二者(例如，沒有在示例位線114和互補位線116二者上輸出電壓)，其允許與示例位單元120的偶極取向關(guān)聯(lián)的電荷在位線114或互補位線116中任一上放電。示例讀出放大器測量位線114和互補位線116之間的電壓差以基于電壓差確定與位單元120關(guān)聯(lián)的邏輯值并且向示例fram控制器102發(fā)送邏輯值。

如上所述，示例fram位單元120的讀操作是破壞性的。因此，一旦被讀取，存儲在示例位單元120中的邏輯就丟失。因此示例fram控制器102將存儲的邏輯回寫(例如，刷新)至示例位單元120中。為了回寫存儲的邏輯，示例fram控制器102向示例驅(qū)動器104、106、108發(fā)送寫信號。寫信號指示示例驅(qū)動器104、106、108將先前存儲的值寫入示例位單元120中。在一些示例中，fram控制器102在對示例位單元120復(fù)原之前將fram陣列110的全部位單元初始化至一邏輯值(例如，“1”或“0”中的任一)。在這種示例中，如果其不同于初始化的邏輯值，則驅(qū)動器106、109、104可以寫入存儲的邏輯。

示例fram控制器102可以延遲寫信號(例如，用于示例位線驅(qū)動器106和/或示例板驅(qū)動器108的寫入信號)，同時示例字線112上的電壓達(dá)到示例位單元120。在一些示例中，字線電壓可以維持讀操作的高(high)。一旦示例位線驅(qū)動器108接收延遲的寫信號，位線驅(qū)動器106就在示例位線114上的特定延遲之后經(jīng)由示例位線晶體管107中的第一個輸出特定寬度的電壓脈沖(例如，高電壓或接地中任一)。此外，電壓脈沖被補充(例如，從高電壓至接地，或從接地至高電壓)并且經(jīng)由示例位線晶體管107的第二個被輸出至示例互補位線116。特定寬度和特定延遲對應(yīng)于示例位線晶體管107的尺寸。例如，小示例位線晶體管107響應(yīng)于接收寫信號可以輸出具有1ns延遲的10ns寬度脈沖。然而，大示例位線晶體管107響應(yīng)于接收寫信號可以輸出具有5ns延遲的16ns寬度脈沖。延遲和/或脈沖寬度的最小量基于示例fram陣列110的數(shù)量或行進(jìn)行確定。因此，示例位線晶體管107的尺寸基于示例fram陣列100的行尺寸進(jìn)行選擇。

當(dāng)位線驅(qū)動器106經(jīng)由示例位線晶體管107向示例位線脈沖線114和示例互補位線脈沖線116輸出位線脈沖和互補位線脈沖時，板驅(qū)動器108經(jīng)由示例板晶體管109中的一個向示例板線118輸出電壓(例如，接地對應(yīng)寫入“1”或2v對應(yīng)寫入“0”)，其允許與示例位單元120關(guān)聯(lián)的兩個鐵電電容器中的一個改變偶極取向(例如，充電(charge))。如圖2中進(jìn)一步地描述，鐵電電容器的偶極取向?qū)?yīng)于邏輯值。

圖2是存儲邏輯值的示例位單元120的例示。示例位單元120是2t-2c位單元；然而，任何數(shù)量的晶體管和/或電容器可以被用于存儲邏輯值。示例位單元120包括圖1的示例字線112、示例位線114、示例互補位線116和示例板線118。示例位單元120進(jìn)一步包括示例mosfet200、204和示例鐵電電容器202、206。在一些示例中，鐵電電容器202、206被初始化至第一(例如，負(fù)的)偶極取向。

在寫操作期間，示例行驅(qū)動器104(圖1)在示例字線112上輸出高電壓(例如，2v)，示例字線112耦合至示例mosfetq1200的柵極。當(dāng)高電壓在示例字線112上輸出時，示例mosfet200、204表現(xiàn)的類似閉合開關(guān)一樣，使得第一鐵電電容器202被耦合至板線118和位線114，以及第二鐵電電容器204被耦合至板線118和互補位線114。如果“1”要被寫入至示例位單元120中，則示例位線驅(qū)動器106經(jīng)由示例位線晶體管107在示例位線114上輸出高電壓并且在示例互補位線116上輸出接地。因此，示例板驅(qū)動器108經(jīng)由示例板晶體管109在示例板線118上輸出接地。在這種示例中，將存在第一示例鐵電電容器202兩端的電壓降，其對在第二(例如，正的)偶極取向上的鐵電電容器202進(jìn)行充電。因為第二鐵電電容器206兩端不存在電壓降(例如，保持負(fù)的偶極取向)，因此其將不充電。如果“0”要被寫入示例位單元120，則示例位線驅(qū)動器106在示例位線114上輸出接地電壓并且在示例互補位線116上輸出高電壓。因此，示例板驅(qū)動器108在示例板線118上輸出高電壓。在這種示例中，將存在第二示例鐵電電容器206兩端的電壓降，其對正偶極取向上的示例鐵電電容器206充電。由于第一示例鐵電電容器202兩端的電壓降不存在(例如，保持負(fù)的偶電極取向)，因此其將不充電。在這種示例中，在第一示例鐵電電容器202中的存儲的電荷(例如，正偶極取向)與第一邏輯值(例如，“1”)相關(guān)聯(lián)，并且第二示例鐵電電容器206中的存儲的電荷(例如，負(fù)偶極取向)與第二邏輯值(例如，“0”)相關(guān)聯(lián)。

在讀取操作期間，示例行驅(qū)動器104(圖1)在示例字線112上輸出高電壓(例如，2v)，示例字線112被耦合至示例mosfetq1200的柵極。當(dāng)高電壓在示例字線112上輸出時，示例mosfets200、204表現(xiàn)的類似閉合開關(guān)一樣，使得第一鐵電電容器202被耦合至板線118和位線114，以及第二鐵電電容器204被耦合至板線118和互補位線114。示例位線驅(qū)動器106浮動示例位線114和示例互補位線116上的電壓(例如，沒有在示例位線114和示例互補位線116上輸出電壓)。因此，示例板驅(qū)動器108經(jīng)由示例板晶體管109在示例板線118上輸出高電壓。當(dāng)高電壓在示例板線118上輸出時，高電壓被施加至鐵電電容器202、206，以及根據(jù)鐵電電容器202、206中的偶極取向?qū)⑿‰姾苫虼箅姾沙蚴纠痪€114和示例互補位線116進(jìn)行放電。例如，如果第一示例鐵電電容器201具有負(fù)偶極取向(例如，沒有充電)以及第二示例鐵電電容器206具有正偶極取向(例如，充電)，則施加高板線電壓將導(dǎo)致第二示例鐵電電容器206改變成負(fù)偶極取向，從而導(dǎo)致大電荷在示例互補位線116上被輸出。此外，第一示例鐵電電容器202將在示例位線114上輸出小電荷因為鐵電電容器202的偶極取向沒有改變。在這種示例中，讀出放大器122(圖1)測量示例位線114和示例互補位線116之間的電荷差。如果位線114上的電荷大于互補位線116上的電荷，則讀出放大器將向示例存儲器控制器102(圖1)輸出第一邏輯值(例如，“1”或“0”)。如果位線114上的電荷小于互補位線116上的電荷，則讀出放大器將向示例存儲器控制器102輸出第二邏輯值(例如，與第一值相反)。如果在位線114上的電荷小于互補位線116上的電荷，則讀出放大器將向示例存儲器控制器102輸出第二邏輯值(例如，與第一值相反)。

盡管實施圖1的示例fram電路100的示例方式被例示在圖1中時，圖1中例示的元件、過程和/或裝置可以以任何其它方式進(jìn)行組合、分開、重新布置、省略、消除和或?qū)崿F(xiàn)。另外，示例fram控制器102、示例行驅(qū)動器104、示例位線驅(qū)動器106、示例板驅(qū)動器108、和/或更一般地，圖1的示例fram電路100可以通過硬件、機(jī)器可讀指令、軟件、固件和/或硬件、機(jī)器可讀指令、軟件和/或固件的任何組合實現(xiàn)。因此，例如，示例fram控制器102、示例行驅(qū)動器104、示例位線驅(qū)動器106、示例板驅(qū)動器108，和/或更一般地，圖1的示例fram電路100可能通過模擬和/或數(shù)字電路、邏輯電路、可編程處理器、專用集成電路(asic)、可編程邏輯裝置(pld)和/或場可編程邏輯裝置(fpld)實現(xiàn)。當(dāng)讀取覆蓋純粹的軟件和/或固件實現(xiàn)方式的本專利的設(shè)備或系統(tǒng)權(quán)利要求中的任何一個時，示例fram控制器102、示例行驅(qū)動器104、示例位線驅(qū)動器106、示例板驅(qū)動器108和/或更一般地圖1的示例fram電路100中的至少一個以此方式被清楚地限定為包括有形計算機(jī)可讀存儲裝置或存儲盤，諸如存儲器、數(shù)字通用光盤(dvd)、光盤(cd)、藍(lán)光光盤等存儲軟件和/或固件。更進(jìn)一步，圖1的示例fram電路100包括除了圖1例示的那些之外或替代圖1例示的那些的元件、過程和/或裝置，和/或可以包括所例示的元件、過程和裝置的全部或其中的任何一個的不止一個。

在圖3中示出用于實現(xiàn)圖1的示例fram電路100的示例機(jī)器可讀指令的流程圖表示。在示例中，機(jī)器可讀指令包括由諸如通過示出在以下關(guān)于圖6討論的示例處理器平臺600中的處理器612的處理器執(zhí)行的程序。程序可以以存儲在有形計算機(jī)可讀存儲介質(zhì)(諸如cd-rom、軟盤、硬盤驅(qū)動器、數(shù)字通用光盤(dvd)、藍(lán)光光盤或與處理器612關(guān)聯(lián)的存儲器)上的機(jī)器可讀指令進(jìn)行實施，但是整個程序和/或其的部分可能可選擇地由裝置執(zhí)行，而不是由和/或體現(xiàn)在固件或?qū)Ｓ糜布械奶幚砥?12執(zhí)行。另外，雖然參照圖3中例示的流程圖描述示例程序，但是實現(xiàn)圖1的示例fram電路100的許多其它方法可以另選地使用。例如，執(zhí)行的塊的順序可以改變，和/或描述的塊的一些可以被改變、消除或組合。

如上所述，圖3的示例過程可以使用存儲在有形計算機(jī)可讀存儲介質(zhì)上的編碼指令(例如，計算機(jī)和/或機(jī)器可讀指令)進(jìn)行實現(xiàn)，有形計算機(jī)可讀存儲介質(zhì)諸如硬盤驅(qū)動器、閃存存儲器、只讀存儲器(rom)、光盤(cd)、數(shù)字通用光盤(dvd)、緩存、隨機(jī)存取存儲器(ram)和/或信息在任何持續(xù)時間(例如，針對延長時間周期、永久地，例如，針對臨時緩沖、和/或針對信息的緩存)都被存儲在其中的任何其它存儲裝置或存儲光盤。如本文中所使用，術(shù)語有形計算機(jī)可讀存儲介質(zhì)被清楚地限定以包括任何類型的計算機(jī)可讀存儲裝置和/或存儲盤并且以排除傳播信號并且排除傳輸媒體。如本文中所使用，可交換地使用“有形計算機(jī)可讀存儲介質(zhì)”和“有形機(jī)器可讀存儲介質(zhì)”。此外或另選地，圖3的示例過程可以使用存儲在非暫時性計算機(jī)和/或機(jī)器可讀介質(zhì)上的編碼指令進(jìn)行實現(xiàn)，諸如硬盤驅(qū)動器、閃存存儲器、只讀存儲器、光盤、數(shù)字通用光盤、緩存、隨機(jī)存取存儲器和/或信息在任何持續(xù)時間都被存儲在其中的(例如，針對延長時間周期、永久地，例如，針對臨時緩沖，和/或針對信息的緩存)任何其它存儲裝置或存儲光盤。如本文中所使用，術(shù)語非暫時性計算機(jī)可讀介質(zhì)清楚地被限定以包括任何類型的計算機(jī)可讀存儲裝置和/或存儲光盤并且以排除傳播信號和排除傳輸媒體。如本文中所使用的，當(dāng)短語“至少”被用作權(quán)利要求的前序中的過渡詞，其是相同方式的開放式結(jié)尾，如術(shù)語“包括”是開放式的。

圖3是示例機(jī)器可讀指令的示例流程圖300表示，其可由圖1的示例fram電路100執(zhí)行以導(dǎo)致圖1的示例驅(qū)動器104、106、108讀取和/或?qū)懭雈ram陣列的位單元。雖然流程圖300結(jié)合圖1的示例fram電路100進(jìn)行描述，但是流程圖300被用于實現(xiàn)任何類型的fram電路。

在框302處，示例驅(qū)動器104、106、108接收由示例fram控制器102輸出的讀信號。在一些示例中，發(fā)送至示例位線驅(qū)動器106和/或示例板驅(qū)動器108的讀信號可以被延遲(例如，固定延遲)。在這種示例中，fram控制器102可以包括時序電路以生成延遲。在一些示例中，讀信號指示將讀取哪些位單元。

在框304處，示例行驅(qū)動器104在示例fram陣列110的示例字線112上輸出高電壓(例如，2v)。如上所述，在示例字線112上施加電壓啟動耦合至字線112的位單元的晶體管。在板驅(qū)動器108接收來自fram控制器102的固定延遲讀信號之后，板驅(qū)動器108經(jīng)由示例板晶體管109在示例板線118上輸出高電壓(例如，2v)(框306)。存在第二延遲，其與板晶體管109響應(yīng)于接收讀信號而輸出高電壓所必需的時間的量關(guān)聯(lián)?？傃舆t(例如，固定延遲加上第二延遲)的最優(yōu)量是基于示例fram陣列110中的列的數(shù)量。因此，選擇示例板晶體管109，使得第二延遲(例如，與示例板晶體管109關(guān)聯(lián)的延遲)對應(yīng)于最優(yōu)延遲(例如，第二延遲等于最優(yōu)延遲減去固定延遲)。

在框308處，示例讀出放大器確定存儲在示例位單元120(例如，對應(yīng)于示例字線112和示例板線118)中的邏輯值。如圖2所描述，示例讀出放大器120基于示例位線114和示例互補位線116之間的電荷差確定邏輯值。如上所述，示例fram陣列110的讀取操作是破壞性的。因此，一旦已讀取示例位單元120，示例fram控制器102就將寫信號發(fā)送至示例驅(qū)動器104、106、108，以回寫至示例位單元120。在一些示例中，由fram控制器102發(fā)送的讀信號包括在讀操作之后回寫(例如，刷新)所存儲的邏輯值的指令。在這種示例中，寫信號可以不是必需的(例如，寫操作自動地跟隨讀操作)。如果寫操作是跟隨讀操作的回寫操作，則示例行驅(qū)動器104可以繼續(xù)在示例字線112上輸出高電壓。

在框310處，示例驅(qū)動器104、106、108接收示例寫信號。在一些示例中，發(fā)送至示例位線驅(qū)動器106和/或示例板驅(qū)動器108的寫信號可以被延遲(例如，固定延遲)。在這種示例中，fram控制器102可以包括時序電路以生成延遲。在一些示例中，寫信號指示將寫入哪些位單元。

在框312處，示例位線驅(qū)動器106根據(jù)哪個值(例如，“1”或“0”)將要被存儲而經(jīng)由示例位線晶體管107中的第一個在示例fram陣列110的示例位線114上輸出第一電壓(例如，2v或接地)。當(dāng)示例位線驅(qū)動器106在示例位線上輸出第一電壓時，示例位線驅(qū)動器106還經(jīng)由示例位線晶體管108中的第二個在示例互補位線116上輸出第二互補電壓。例如，如果示例位線114上的電壓是2v，則示例互補位線116上的電壓將接地。存在第二延遲，其與位線晶體管107響應(yīng)于接收寫信號而輸出第一電壓所必需的時間的量關(guān)聯(lián)。總延遲(例如，固定延遲加上第二延遲)的最優(yōu)量是基于示例fram陣列110中的行的數(shù)量。因此，選擇示例位線晶體管107，使得第二延遲(例如，與示例位線晶體管107關(guān)聯(lián)的延遲)對應(yīng)于最優(yōu)延遲(例如，第二延遲應(yīng)該等于最優(yōu)延遲減去固定延遲)。

在框314處，示例板驅(qū)動器108經(jīng)由示例板晶體管109中的一個在示例fram陣列110的示例板線118上輸出板脈沖電壓(例如，2v)。如圖2所示，板脈沖電壓導(dǎo)致(a)示例板線118和示例位線114之間或(b)示例板線118和示例互補位線116之間的電壓差(例如，切換偶極取向)。示例鐵電電容器202、204的偶極取向的方向(例如，正的或負(fù)的)對應(yīng)于存儲的邏輯值。

圖4例示具有512行的fram陣列的最優(yōu)板脈沖電壓與具有32行的fram陣列的最優(yōu)板脈沖電壓的時序圖比較。例示的時序圖包括用于512行的示例板脈沖電壓400，其與示例固定時序延遲402、示例第一板晶體管脈沖延遲404和示例第一板脈沖寬度406關(guān)聯(lián)。例示的時序圖還包括用于32行的示例板脈沖電壓408，其與示例固定時序延遲402、示例第二板晶體管脈沖延遲410和示例第二板脈沖寬度412關(guān)聯(lián)。

如上所述，最優(yōu)板脈沖延遲是用于成功地從示例fram陣列110的示例位單元120讀取邏輯值/向示例fram陣列110的示例位單元120寫入邏輯值所必需的延遲的最小量。在一些示例中，最優(yōu)板脈沖延遲從查找表獲取和/或基于fram測試生成。示例固定延遲402是與示例fram控制器102的時序電路關(guān)聯(lián)的延遲。在一些示例中，固定延遲402是時間的預(yù)定量，其基于不同尺寸fram陣列110不發(fā)生改變。固定延遲402小于最優(yōu)板脈沖延遲，使得能夠?qū)⑴c板晶體管(例如，示例板晶體管109中的一個)關(guān)聯(lián)的延遲添加到固定延遲以合計最優(yōu)板脈沖延遲。以此方式，對于不同尺寸的fram陣列，能夠通過調(diào)整晶體管尺寸且不調(diào)整固定時序電路而實現(xiàn)最優(yōu)延遲。例如，對于用于512行的示例板脈沖400的最優(yōu)延遲是105ns。為了實現(xiàn)105ns最優(yōu)延遲，選擇具有第一示例延遲404(例如，5ns)的大脈沖晶體管(例如，100ns固定延遲+5ns脈沖晶體管延遲＝105ns最優(yōu)延遲)。此外，對于用于32行的示例板晶體管脈沖408的最優(yōu)延遲是102ns。為了實現(xiàn)102ns最優(yōu)延遲，選擇具有第二示例延遲410(例如，2ns)的小晶體管(例如，100ns固定延遲+2ns脈沖晶體管延遲＝102ns最優(yōu)延遲)。

如上所述，最優(yōu)板脈沖寬度是用于從示例fram陣列110的示例位單元120成功地讀取邏輯值/向示例fram陣列110的示例位單元120成功地寫入邏輯值所必需的最小板脈沖寬度(例如，板脈沖為高的時間的量)。隨著fram陣列110中的行的數(shù)量增加，對應(yīng)于fram陣列110的電容的量增加并且板脈沖花費更長時間以達(dá)到用于從示例位單元120成功地讀取/或向示例位單元120成功地寫入邏輯值所必需的最小電壓。因此，具有更多行的fram陣列的板脈沖寬度需要更寬，以便允許板脈沖有足夠時間達(dá)到足夠電壓以對示例位單元120進(jìn)行編程。在一些示例中，最優(yōu)板脈沖寬度從查找表獲得和/或基于fram測試生成。在用于512行的示例板脈沖電壓400中，最優(yōu)板脈沖寬度406是16ns。在用于32行的示例板脈沖電壓408中，最優(yōu)板脈沖寬度412是8ns。

圖5例示具有72列的fram陣列的最優(yōu)位線晶體管脈沖電壓和具有8列的fram陣列的位線晶體管脈沖電壓的時序圖比較。例示的時序圖包括用于72列的示例位線晶體管電壓500，其與示例固定時序延遲502、示例第一位線晶體管延遲504、和示例第一位線脈沖寬度506關(guān)聯(lián)。例示的時序圖還包括用于8列的示例位線晶體管脈沖電壓508，其與示例固定時序延遲502、示例第二位線晶體管延遲510、和示例第二位線脈沖寬度512關(guān)聯(lián)。

如上所述，最優(yōu)位線脈沖延遲是用于向示例fram陣列110的示例位單元120成功寫入邏輯值所必需的延遲的最小量。在一些示例中，最優(yōu)位線脈沖延遲從查找表獲得和/或基于fram測試生成。示例固定延遲502是與示例fram控制器102的時序電路關(guān)聯(lián)的延遲。在一些示例中，示例固定延遲502是時間的預(yù)定量，其基于不同尺寸fram陣列110不發(fā)生改變。在這種示例中，固定延遲502小于最優(yōu)位線脈沖延遲，使得能夠?qū)⑴c位線晶體管(例如，圖1的示例位線晶體管107)關(guān)聯(lián)的延遲添加到固定延遲以合計最優(yōu)位線脈沖延遲。以此方式，針對不同尺寸fram陣列，能夠通過調(diào)整晶體管尺寸和不調(diào)整固定時序電路實現(xiàn)最優(yōu)延遲。例如，對于用于72列的示例位線脈沖500的最優(yōu)延遲是123ns。為了實現(xiàn)123ns最優(yōu)延遲，選擇具有第一示例延遲504(例如，13ns)的大脈沖晶體管(例如，110ns固定延遲+13ns位線晶體管延遲＝123ns最優(yōu)延遲)。此外，對于用于8列的示例位線脈沖508的最優(yōu)延遲是112ns。為了實現(xiàn)102ns的最優(yōu)延遲，選擇具有第二示例延遲510(例如，2ns)的小晶體管(例如，110ns固定延遲+2ns位線脈沖晶體管延遲＝112ns最優(yōu)延遲)。在一些示例中，固定延遲502是與圖4的示例固定延遲402相同的延遲的量。另選地，示例固定延遲502和示例固定延遲402可以對應(yīng)于不同的時間的量。

如上所述，最優(yōu)位線脈沖寬度是用于成功寫入來自示例fram陣列110的示例位單元120的邏輯值所必需的最小位線脈沖寬度(例如，位線脈沖為高的時間的量)。隨著fram陣列110中的列的數(shù)量增加，對應(yīng)于fram陣列110的電容的量增加并且位線脈沖花費更長的時間達(dá)到用于向示例位單元120成功寫入邏輯值的最小電壓。因此，用于具有更多列的fram陣列的位線脈沖寬度需要更寬，以便允許位線脈沖有足夠時間達(dá)到足夠電壓以編程示例位單元120。在一些示例中，最優(yōu)位線脈沖寬度從查找表獲得和/或基于fram測試生成。例如，對于用于72列的示例板脈沖電壓500的最優(yōu)脈沖寬度506是14ns。對于用于8列的示例板脈沖電壓508的最優(yōu)脈沖寬度512是9ns。

圖6是能夠執(zhí)行圖3的指令以實現(xiàn)圖1的示例fram電路100的示例處理器平臺600的框圖。處理器平臺600能夠是例如服務(wù)器、個人計算機(jī)、移動裝置(例如，移動電話、智能電話、平板諸如ipad^tm)、個人數(shù)字助理(pda)、因特網(wǎng)設(shè)備、或任何其他類型的計算裝置。

例示的處理器平臺600包括處理器612。例示的處理器612是硬件。例如，處理器612能夠通過來自任何所需家族或制造商的集成電路、邏輯電路、微處理器、或微處理器實現(xiàn)。

例示的處理器612包括本地存儲器613(例如，高速緩存存儲器)。圖6的示例處理器612執(zhí)行圖3的指令以實現(xiàn)圖1的示例fram控制器102、示例行驅(qū)動器104、示例位線驅(qū)動器106和示例板驅(qū)動器108，以實現(xiàn)示例fram電路100。所例示的處理器612經(jīng)由總線618與包括非易失性存儲器614和非易失性存儲器616的主存儲器通信。易失性存儲器614可以通過同步動態(tài)隨機(jī)存取存儲器(sdram)、動態(tài)隨機(jī)存取存儲器(dram)、rambus動態(tài)隨機(jī)存取存儲器(rdram)和/或任何其它類型的隨機(jī)存取存儲器裝置實現(xiàn)。非易失性存儲器616可以通過閃存存儲器和/或任何其它所需類型的存儲器裝置實現(xiàn)。對主存儲器614、616的存取通過時鐘控制器進(jìn)行控制。

例示的處理器平臺600還包括接口電路620。接口電路620可以通過任何類型的接口標(biāo)準(zhǔn)來實現(xiàn)，諸如以太網(wǎng)接口、通用串行接口(usb)和/或pciexpress接口。

在例示的示例中，一個或更多個輸入設(shè)備622被連接至接口電路620。一個或更多個輸入設(shè)備622允許用戶輸入數(shù)據(jù)和命令進(jìn)入到處理器612。一個或更多個輸入設(shè)備能夠通過例如傳感器、麥克風(fēng)、照相機(jī)(靜態(tài)或視頻)、鍵盤、按鈕、鼠標(biāo)、觸屏、跟蹤板、軌跡球、等電點和/或聲音識別系統(tǒng)來實現(xiàn)。

一個或更多個輸出設(shè)備624還被連接至例示的接口電路620。輸出設(shè)備624能夠例如通過顯示裝置(例如，發(fā)光二極管(led)、有機(jī)發(fā)光二極管(oled)、液晶顯示器、陰極射線管顯示器(crt)、觸屏、觸覺輸出設(shè)備和/或揚聲器)來實現(xiàn)。因此，例示的接口電路620通常包括圖形驅(qū)動器卡、顯卡驅(qū)動器芯片或顯卡驅(qū)動器處理器。

例示的接口電路620還包括通信設(shè)備，諸如發(fā)送器、接收器、收發(fā)器、調(diào)制解調(diào)器和/或網(wǎng)絡(luò)接口卡以促進(jìn)經(jīng)由網(wǎng)絡(luò)626(例如，以太網(wǎng)連接、數(shù)字用戶線(dsl)、電話線、同軸電纜、蜂窩電話系統(tǒng)等)與外部機(jī)器(例如，任何種類的計算裝置)進(jìn)行數(shù)據(jù)交換。

例示的處理器平臺600還包括用于存儲軟件和/或數(shù)據(jù)的一個或更多個大量存儲裝置628。這種大量存儲裝置628的示例包括軟盤驅(qū)動器、硬盤驅(qū)動器、光盤、藍(lán)光光盤驅(qū)動器、raid系統(tǒng)、和數(shù)字通用光盤(dvd)驅(qū)動器。

圖3的編碼指令300可以在大量存儲裝置628、在易失性存儲器614、在非易失性存儲器616和/或諸如cd或dvd的可移動有形計算機(jī)可讀存儲介質(zhì)中進(jìn)行存儲。

由上可知，可以理解的是，上述公開的方法、設(shè)備和各種制品提供用于fram的時間跟蹤電路。fram技術(shù)中的提高已經(jīng)導(dǎo)致具有各種尺寸的fram。更小的fram對應(yīng)于更小的負(fù)載和更小的電容。因此，用于讀取/寫入更小fram陣列中的位單元的電壓脈沖可以包括具有與更大fram電路關(guān)聯(lián)的電壓脈沖相比更少延遲的更小寬度脈沖。減少脈沖寬度和延遲保存fram電路的功率和最優(yōu)速度。然而，創(chuàng)造用于各種尺寸fram陣列的各種時序電路能夠是耗時并且昂貴的。本文中公開的示例利用(a)與固定延遲關(guān)聯(lián)的固定時序電路和(b)耦合至與不同晶體管延遲關(guān)聯(lián)的fram驅(qū)動器的不同尺寸的晶體管以輸出具有最優(yōu)延遲和寬度的電壓脈沖。例如，更小和更大fram電路二者包括相同時序電路；然而，更小fram將包括更小晶體管并且更大fram電路將包括更大晶體管。以此方式，不同尺寸的fram電路能夠通過選擇晶體管以耦合至具有對應(yīng)晶體管延遲的fram驅(qū)動器來輸出最優(yōu)延遲，而不需要與創(chuàng)造自定義時序電路相關(guān)的時間和花費。另外，選擇用于更小fram電路的更小晶體管創(chuàng)造更窄的脈沖寬度。然而，由于更小fram具有比更大fram更少電容，所以更小fram電路能夠利用更窄的脈沖寬度進(jìn)行操作。

用于為fram陣列提供時間跟蹤電路的常規(guī)技術(shù)利用了用于全部fram電路的固定時間延遲，而不管fram電路的尺寸。這種常規(guī)技術(shù)生成編程最大尺寸fram陣列(例如，具有72,000位的fram)所需的延遲和脈沖寬度。因此，用于更小fram陣列(例如，具有小于72,000位的fram)的延遲和脈沖寬度消耗更多功率并且是比本文中描述的更慢。通過使用本文中公開的示例，通過選擇與最優(yōu)脈沖延遲和寬度關(guān)聯(lián)的晶體管來優(yōu)化fram功率和速度。

示例存儲器電路被公開以提供用于存儲器陣列的時間跟蹤。這種存儲器電路包括控制器以輸出信號至驅(qū)動器的輸入端。這種存儲器電路包括耦合驅(qū)動器的輸出端的晶體管。在這種存儲器電路中，驅(qū)動器響應(yīng)于接收信號向晶體管輸出第一電壓。在這種示例中，晶體管響應(yīng)于接收第一電壓在晶體管延遲之后向位單元輸出第二電壓，晶體管基于存儲器電路的尺寸被選擇。

在一些示例存儲器電路中，控制器被構(gòu)造成在預(yù)定延遲之后輸出信號。在一些示例存儲器電路中，晶體管被構(gòu)造成向位單元的板線輸出第二電壓。在一些示例存儲器電路中，晶體管延遲和預(yù)定延遲的和近似地是最優(yōu)讀延遲。在一些示例存儲器電路中，最優(yōu)讀延遲對應(yīng)于讀取存儲在位單元中的邏輯值所必需的延遲時間的最小量。一些示例存儲器電路進(jìn)一步包括鐵電隨機(jī)存取存儲器(fram)陣列、延遲的最小量對應(yīng)于fram陣列的位單元行的數(shù)量，其中增加行的數(shù)量增量了延遲的最小量。

在一些示例存儲器電路中，第二電壓是第二電壓脈沖，其中晶體管進(jìn)一步基于第二電壓脈沖的寬度進(jìn)行選擇，寬度是用于在位單元中讀取或?qū)懭脒壿嬛邓匦璧淖钚挾?。一些示例存儲器電路的晶體管被構(gòu)造成向位單元的位線輸出第二電壓。在一些示例存儲器電路中，晶體管延遲和預(yù)定延遲的和近似地是最優(yōu)寫延遲。在一些示例存儲器電路中，最優(yōu)寫延遲對應(yīng)于向位單元寫入邏輯值所必需的延遲時間的最小量。一些示例存儲器電路進(jìn)一步包括fram陣列、延遲的最小量對應(yīng)于fram陣列中的位單元列的數(shù)量，其中增加列的數(shù)量增加了延遲的最小量。

在一些示例存儲器電路中，第二電壓是第二電壓脈沖，其中晶體管進(jìn)一步基于第二電壓脈沖的寬度進(jìn)行選擇，寬度是用于將邏輯值寫入位單元中所必需的最小寬度。在一些示例存儲器電路中，控制器包括時序電路以生成預(yù)定延遲。在一些示例存儲器電路中，位單元包括鐵電電容器。在一些示例存儲器電路中，晶體管被構(gòu)造成輸出第二電壓以通過對鐵電電容器充電而將位單元編程為具有邏輯值。在一些示例存儲器電路中，晶體管被構(gòu)造成輸出第二電壓以通過使鐵電電容器放電而讀取位單元的邏輯值。在一些示例存儲器電路中，晶體管延遲對應(yīng)于晶體管響應(yīng)于接收第一電壓而輸出第二電壓的時間的量，晶體管延遲對應(yīng)于晶體管的尺寸。

雖然本文中已經(jīng)公開了某些示例方法、設(shè)備和制品，但是本專利覆蓋的范圍不限于此。另一方面，本專利覆蓋落入本專利的權(quán)利要求的范圍內(nèi)的全部方法、設(shè)備和制品。