技術領域

本發(fā)明構思涉及一種半導體裝置，更具體地說，涉及一種垂直型半導體裝置及其制造方法。

背景技術：

為了滿足優(yōu)異的性能和低成本而已經(jīng)使半導體裝置高度集成。存儲裝置的集成密度對于決定產(chǎn)品的價格是很重要的因素。在傳統(tǒng)的二維(2D)存儲裝置中，集成密度主要通過存儲單元的占用面積來決定，存儲單元的占用面積受精細圖案形成技術的水平影響。然而，通過高成本的設備執(zhí)行的這種精細圖案形成技術會限制2D半導體存儲裝置的集成密度。

為了克服這些限制，已經(jīng)提出了包括三維布置的存儲單元的三維(3D)存儲裝置。然而，對于大量生產(chǎn)3D存儲裝置，需要相對于2D存儲裝置減少每比特的制造成本并獲得可靠的產(chǎn)品特性的工藝技術。

技術實現(xiàn)要素：

根據(jù)本發(fā)明構思的示例性實施例，半導體裝置包括豎直堆疊在基板上的多個水平電極。多個第一絕緣層均設置在所述多個水平電極中的相應的一對水平電極之間。多個第二絕緣層均設置在所述多個第一絕緣層中的相應的一對第一絕緣層之間并與所述多個水平電極中的相應的一個水平電極設置在同一豎直平面。接觸結(jié)構貫穿第一絕緣層和第二絕緣層。接觸結(jié)構與第一絕緣層和第二絕緣層接觸。

根據(jù)本發(fā)明構思的示例性實施例，半導體裝置包括設置在基板上的堆疊結(jié)構。堆疊結(jié)構包括順序地依次堆疊的四個或更多個第一絕緣層和四個或更多個第二絕緣層。接觸結(jié)構貫穿堆疊結(jié)構。四個或更多個水平電極在第一絕緣層之間延伸。第一絕緣層和第二絕緣層與接觸結(jié)構接觸。第一絕緣層與第二絕緣層包括不同的材料。

根據(jù)本發(fā)明構思的示例性實施例，在基板上交替地堆疊多個第一絕緣層和多個第二絕緣層。通過局部地蝕刻所述多個第二絕緣層使在所述多個第二絕緣層之間形成空間。所述空間被所述多個第一絕緣層和所述多個第二絕緣層的剩余部分限制。在所述空間中設置水平電極。接觸結(jié)構貫穿所述多個第一絕緣層和所述多個第二絕緣層的剩余部分。

根據(jù)本發(fā)明構思的示例性實施例，半導體裝置包括交替并豎直地堆疊在基板上的多個第一絕緣層和多個第二層。所述多個第二層均包括與第二絕緣層水平分離的水平電極。接觸塞貫穿所述多個第一絕緣層和所述多個第二層的第二絕緣層。

附圖說明

通過參照本發(fā)明構思的附圖對本發(fā)明構思的示例性實施例進行的詳細描述，本發(fā)明構思的這些和其它特征將變得更加清楚，附圖中：

圖1是示出根據(jù)本發(fā)明構思的示例性實施例的半導體裝置的框圖；

圖2是示意性地示出圖1的存儲單元陣列的框圖；

圖3是示出根據(jù)本發(fā)明構思的示例性實施例的半導體裝置及其制造方法的平面圖；

圖4至圖11是沿圖3的線A-A'和線B-B'截取的剖視圖。

圖12是示出根據(jù)本發(fā)明構思的示例性實施例的半導體裝置及其制造方法的平面圖；

圖13是沿圖12的線A-A'和線B-B'截取的剖視圖；

圖14是示出根據(jù)本發(fā)明構思的示例性實施例的半導體裝置及其制造方法的平面圖；

圖15是沿圖14的線A-A'和線B-B'截取的剖視圖。

圖16至圖19是示出根據(jù)本發(fā)明構思的一些示例性實施例的形成剩余絕緣層的工藝的平面圖；

圖20至圖21是示出根據(jù)本發(fā)明構思的示例性實施例的形成剩余絕緣層的工藝的平面圖；

圖22是示出根據(jù)本發(fā)明構思的示例性實施例的半導體裝置及其制造方法的平面圖；

圖23至圖25是沿圖22的線A-A'和線B-B'截取的剖視圖；

圖26和圖27是示出沿圖3的線A-A'和線B-B'截取的根據(jù)本發(fā)明構思的示例性實施例的形成第一導電區(qū)域的工藝的剖視圖；

圖28和圖29是示出沿圖3的線A-A'和線B-B'截取的根據(jù)本發(fā)明構思的示例性實施例的形成第一導電區(qū)域的工藝的剖視圖；

圖30A至圖30D是示出根據(jù)本發(fā)明構思的一些示例性實施例的存儲元件的剖視圖；

圖31A至圖31D是示出根據(jù)本發(fā)明構思的示例性實施例的存儲元件的剖視圖；

圖32是示出根據(jù)本發(fā)明構思的示例性實施例的導電線之間的互連的示例的平面圖；

圖33和圖35是沿圖32的線A-A'截取的剖視圖，圖34和圖36是沿圖32的線B-B'截取的剖視圖；

圖37是示出根據(jù)本發(fā)明構思的示例性實施例的導電線之間的互連的示例的平面圖；

圖38和圖40是沿圖37的線A-A'截取的剖視圖，圖39和圖41是沿圖37的線B-B'截取的剖視圖；

圖42和圖43是示出根據(jù)本發(fā)明構思的示例性實施例的導電線之間的互連的示例的平面圖；

圖44是示出根據(jù)本發(fā)明構思的示例性實施例的存儲單元區(qū)域和焊盤接觸區(qū)域的平面圖；

圖45是沿圖44的線C-C'截取的剖視圖；

圖46和圖47是示出根據(jù)本發(fā)明構思的示例性實施例的形成焊盤接觸區(qū)域和外圍電路區(qū)域的工藝的剖視圖；

圖48是示出根據(jù)本發(fā)明構思的示例性實施例的包括半導體裝置的存儲系統(tǒng)的示例的示意性框圖；

圖49是示出根據(jù)本發(fā)明構思的示例性實施例的包括半導體裝置的存儲卡的示例的示意性框圖；

圖50是示出根據(jù)本發(fā)明構思的示例性實施例的包括半導體裝置的信息處理系統(tǒng)的示例的示意性框圖。

具體實施方式

將參照附圖來更詳細地描述本發(fā)明構思的示例性實施例。然而，本發(fā)明構思可以以不同的形式實施，并且不應該被解釋為局限于在此闡述的實施例；當然，提供的這些示例性實施例使得本公開將完全且完整，而且會將示例實施例的構思充分地傳達給本領域的普通技術人員。在圖中，為清晰起見，夸大層和區(qū)域的厚度。在整個說明書和附圖中，相同的標號表示相同的元件，因此將省略對它們的描述。

將理解的是，當元件被稱為“連接”或“結(jié)合”到另一元件時，該元件可以直接連接或結(jié)合到所述另一元件，或者可以存在中間元件。相反，當元件被稱為“直接連接”或“直接結(jié)合”到另一元件時，則不存在中間元件。如這里使用的，術語“和/或”包括一個或多個相關列出項的任意和所有組合。用來描述元件或?qū)又g的關系的其它詞語以相似的方式(例如，“在……之間”對“直接在……之間”、“鄰近”對“直接鄰近”、“在……上”對“直接在……上”)來解釋。

將理解的是，盡管在這里可使用術語“第一”、“第二”等來描述各種元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應受這些術語的限制。這些術語僅是用來將一個元件、組件、區(qū)域、層或部分與另一個元件、組件、區(qū)域、層或部分區(qū)分開來。因此，在不脫離示例實施例的教導的情況下，下面討論的第一元件、組件、區(qū)域、層或部分可被命名為第二元件、組件、區(qū)域、層或部分。

為了易于描述如附圖所示的一個元件或特征與其它元件或特征的關系，這里可以使用諸如“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等空間相對術語。將理解的是，除了附圖中描繪的方位之外，空間相對術語還意在包含裝置在使用或操作中的不同方位。例如，如果將附圖中的裝置翻轉(zhuǎn)，則被描述為“在”其它元件或特征“下方”或“之下”的元件將隨后位于其它元件或特征“上方”。因此，示例性術語“在……下方”可包含“在……上方”和“在……下方”兩種方位。該裝置可被另外定位(旋轉(zhuǎn)90度或在其它方位)并相應地解釋這里使用的空間相對描述符。

這里使用的術語僅出于描述具體實施例的目的，并不意圖限制示例實施例。除非上下文另外明確指出，否則如這里所使用的單數(shù)形式“一個”、“一種”和“該”也意圖包括復數(shù)形式。如這里使用的，術語“和/或”包括一個或多個相關列出項的任意和所有組合。進一步將理解的是，如果這里使用術語“包括”和/或“包含”，則說明存在陳述的特征、整體、步驟、操作、元件和/或組件，但不排除存在或添加一個或多個其它特征、整體、步驟、操作、元件、組件和/或它們的組。

在這里參照作為示例性實施例的理想化實施例的示意圖的剖視圖來描述本發(fā)明構思的示例實施例。這樣，預計將出現(xiàn)例如由制造技術和/或公差引起的示出的形狀的變化。因此，本發(fā)明構思的示例性實施例不應被解釋為局限于這里示出的區(qū)域的特定形狀，而是將包括例如由制造所造成的形狀上的偏差。例如，示出為矩形的注入?yún)^(qū)域可以在其邊緣具有圓形或彎曲的特征和/或注入濃度的梯度，而不是從注入?yún)^(qū)域到非注入?yún)^(qū)域的二元變化。同樣，通過注入形成的埋置區(qū)域可導致在埋置區(qū)域和通過其發(fā)生注入的表面之間的區(qū)域中出現(xiàn)一定程度的注入。因而，附圖中示出的區(qū)域?qū)嵸|(zhì)上是示意性的，它們的形狀并不意圖示出裝置的區(qū)域的實際形狀，也不意圖對示例實施例的范圍進行限制。

除非另有定義，否則這里使用的所有術語(包括技術術語和科學術語)具有與本發(fā)明構思的示例實施例所屬的領域中的普通技術人員所通常理解的意思相同的意思。還將理解的是，除非這里明確這樣定義，否則術語(例如在通用的詞典中定義的術語)應被解釋為具有與相關領域的環(huán)境中它們的意思相一致的意思，而將不以理想的或過于正式的含義來解釋它們的意思。

圖1是示出根據(jù)本發(fā)明構思的示例性實施例的半導體裝置的框圖。參照圖1，根據(jù)本發(fā)明構思的示例性實施例的非易失性存儲裝置包括存儲單元陣列10、地址解碼器20、讀/寫電路30、數(shù)據(jù)輸入/輸出電路40和控制邏輯50。

存儲單元陣列10通過多條字線WL連接到地址解碼器20，通過多條位線BL連接到讀/寫電路30。存儲單元陣列10包括多個存儲單元(未示出)。存儲單元陣列10在每個單元中可以儲存一個或多個比特。

地址解碼器20通過字線WL連接到存儲單元陣列10。地址解碼器20根據(jù)控制邏輯50的控制來操作。地址解碼器20可以接收來自外部的地址ADDR。地址解碼器20對接收的地址ADDR中的行地址解碼，以從字線WL中選擇相應的字線。另外，地址解碼器20對地址ADDR中的列地址解碼，并將解碼后的列地址發(fā)送到讀/寫電路30。例如，地址解碼器20可以包括諸如行解碼器、列解碼器和地址緩沖器的元件。

讀/寫電路30通過位線BL連接到存儲單元陣列10。讀/寫電路30可以通過數(shù)據(jù)線DL連接到數(shù)據(jù)輸入/輸出電路40。讀/寫電路30可以根據(jù)控制邏輯50的控制來操作。響應于該控制，讀/寫電路30接收來自地址解碼器20的解碼后的列地址，并利用解碼后的列地址選擇位線BL。例如，讀/寫電路30接收來自數(shù)據(jù)輸入/輸出電路40的數(shù)據(jù)并將接收的數(shù)據(jù)寫在存儲單元陣列10中。讀/寫電路30讀取來自存儲單元陣列10的數(shù)據(jù)并將讀取的數(shù)據(jù)發(fā)送到數(shù)據(jù)輸入/輸出電路40。讀/寫電路30讀取來自存儲單元陣列10的第一存儲區(qū)域(未示出)的數(shù)據(jù)，并將讀取的數(shù)據(jù)寫在存儲單元陣列10的第二存儲區(qū)域(未示出)中。例如，讀/寫電路30可以執(zhí)行復制-返回操作。

讀/寫電路30可以包括包含頁緩沖器(未示出)或頁寄存器(未示出)與列選擇電路(未示出)的元件。作為另一示例，讀/寫電路30可以包括包含讀出放大器(sensing amplifier)、寫驅(qū)動器和列選擇電路的元件。

數(shù)據(jù)輸入/輸出電路40通過數(shù)據(jù)線DL連接到讀/寫電路30。數(shù)據(jù)輸入/輸出電路40根據(jù)控制邏輯50的控制來操作。數(shù)據(jù)輸入/輸出電路40與外部交換數(shù)據(jù)DATA。例如，數(shù)據(jù)輸入/輸出電路40通過數(shù)據(jù)線DL將數(shù)據(jù)DATA發(fā)送到讀/寫電路30。數(shù)據(jù)輸入/輸出電路40將通過數(shù)據(jù)線DL從讀/寫電路30發(fā)送的數(shù)據(jù)DATA輸出到外部。例如，數(shù)據(jù)輸入/輸出電路40可以包括數(shù)據(jù)緩沖器(未示出)。

控制邏輯50連接到地址解碼器20、讀/寫電路30和數(shù)據(jù)輸入/輸出電路40。控制邏輯50控制3D半導體裝置的操作。控制邏輯50響應于從外部發(fā)送的控制信號CTRL來操作。

圖2是作為圖1的存儲單元陣列10的示例示出的框圖。參照圖2，存儲單元陣列10可以包括多個存儲塊BLK1至BLKh。存儲塊BLK1至BLKh中的每個存儲塊可以具有垂直3D結(jié)構。例如，存儲塊BLK1至BLKh中的每個存儲塊可以包括沿彼此相交的第一至第三方向延伸的結(jié)構。例如，存儲塊BLK1至BLKh中的每個存儲塊包括沿第三方向延伸的多個單元字符串(未示出)。

將參照圖3至圖11來描述根據(jù)本發(fā)明構思的示例性實施例的半導體裝置及其制造方法。圖3是示出根據(jù)本發(fā)明構思的示例性實施例的半導體裝置的平面圖。圖4至圖11是沿圖3的線A-A'和線B-B'截取的剖視圖。

參照圖3和圖4，提供基板100?；?00可以包括硅基板、鍺基板或硅鍺基板?；?00可以包括具有第一導電類型的摻雜區(qū)域。例如，第一導電類型可以是p型。第一導電區(qū)域101設置在基板100中。第一導電區(qū)域101可以被構造成向基板100施加特定電壓。第一導電區(qū)域101可以是設置在基板100的上部區(qū)域中的摻雜區(qū)域。例如，第一導電區(qū)域101可以具有與基板100的導電類型相同的導電類型，并且可以具有比基板100的摻雜濃度高的摻雜濃度。例如，第一導電區(qū)域101可以具有沿x方向延伸的線形狀?？梢酝ㄟ^離子注入工藝來形成第一導電區(qū)域101。

在基板100上形成緩沖絕緣層105。緩沖絕緣層105可以包括硅氧化物層。緩沖絕緣層105可以利用熱氧化工藝形成。第二絕緣層110和第一絕緣層120交替地堆疊在緩沖絕緣層105上。根據(jù)示例性實施例，第一絕緣層120的數(shù)量和第二絕緣層110的數(shù)量可以為四個或更多個。例如，一對第一絕緣層120和第二絕緣層110可以反復地形成十次或更多次。第二絕緣層110和第一絕緣層120可以包括相對于彼此具有蝕刻選擇性的材料。例如，當使用特定蝕刻方法蝕刻第二絕緣層110時，第一絕緣層120可以包括對于該特定蝕刻方法蝕刻速率比第二絕緣層110的蝕刻速率低得多的材料。根據(jù)第二絕緣層110的蝕刻速率與第一絕緣層120的蝕刻速率的比率可以定量地表示蝕刻選擇性。例如，第二絕緣層110可以包括具有相對于第一絕緣層120的1:10至1:200(或1:30至1:100)的蝕刻選擇性的材料。例如，第二絕緣層110可以包括硅氮化物層、硅氮氧化物層和/或多晶硅層。第一絕緣層120可以包括硅氧化物層。絕緣層110和120可以通過化學氣相沉積(CVD)來形成。

參照圖3和圖5，利用各向異性蝕刻工藝穿過絕緣層110和120形成單元孔125以暴露基板100。

參照圖3和圖6，順序地形成半導體層130和間隙填充絕緣層140以填充每個單元孔125?？梢砸园雽w層130不完全填充單元孔125的方式來共形地形成半導體層130。例如，半導體層130可以形成為共形地覆蓋絕緣層110和120的側(cè)壁和基板100的頂表面。絕緣層110和120的側(cè)壁與基板100的頂表面限定單元孔125。間隙填充絕緣層140可以形成為填充設置有半導體層130的單元孔125。半導體層130和間隙填充層140可以覆蓋第一絕緣層120中的最上面的第一絕緣層120的頂表面?？蛇x擇地，半導體層130可以填充單元孔125。在這種情況下，不需要提供間隙填充絕緣層140。

例如，半導體層130可以包括具有第一導電類型的多晶硅層。間隙填充絕緣層140可以包括硅氧化物層或硅氮氧化物層?？蛇x擇地，半導體層130可以包括導電層(例如，摻雜半導體層、金屬層、導電金屬氮化物層、硅化物層)或納米結(jié)構(例如，碳納米結(jié)構或石墨烯層)。根據(jù)示例性實施例，可以利用化學氣相沉積工藝或原子層沉積(ALD)工藝形成半導體層130和間隙填充絕緣層140。

參照圖3和圖7，可以將半導體層130、分離區(qū)域126形成為穿過間隙填充絕緣層140、絕緣層110和120暴露基板100?？梢酝ㄟ^絕緣層110和120的側(cè)壁以及基板100的頂表面來對分離區(qū)域126劃定界限。例如，分離區(qū)域126可以形成為具有沿x方向延伸的溝槽形狀結(jié)構。

參照圖3和圖8，可以部分去除被分離區(qū)域126暴露的第二絕緣層110以形成凹進區(qū)域144。例如，凹進區(qū)域144可以是通過去除第二絕緣層110產(chǎn)生的空區(qū)域。在第二絕緣層110包括硅氮化物層或硅氮氧化物層的情況下，可以利用包含磷酸的蝕刻溶液來執(zhí)行凹進區(qū)域144的形成。每個凹進區(qū)域144可以形成為部分暴露半導體層130的側(cè)壁。例如，即使在形成凹進區(qū)域144之后，在第一絕緣層120之間仍可以剩余第二絕緣層110的部分(在下文中，稱為剩余絕緣層111)。在平面圖中，剩余絕緣層111可以形成為與第一導電區(qū)域101疊置。將參照圖16至圖21更詳細地描述剩余絕緣層111的形成。

參照圖3和圖9，在凹進區(qū)域144中形成存儲元件135和水平電極PG。例如，可以將存儲層(未示出)和導電層(未示出)順序地形成在凹進區(qū)域144中和分離區(qū)域126中。存儲元件135和水平電極PG可以通過去除位于分離區(qū)域126中或位于凹進區(qū)域144的外部的存儲層和導電層的一部分來形成。例如，存儲元件135可以包括隧道絕緣層(未示出)、隧道絕緣層上的電荷存儲層(未示出)和電荷存儲層上的阻擋絕緣層(未示出)?？蛇x擇地，存儲元件135可以為可變電阻圖案。第一絕緣層120使水平電極PG彼此豎直地分隔開。水平電極PG可以包括摻雜硅層、金屬層、金屬硅化物層和/或?qū)щ娊饘俚飳印⒄請D30A至圖30D以及圖31A至圖31D更詳細地描述存儲元件135和水平電極PG。

在基板100的被分離區(qū)域126暴露的上部中形成雜質(zhì)區(qū)域102。雜質(zhì)區(qū)域102可以包括與基板100的導電類型不同的導電類型(例如，第二導電類型或n型)并且具有比基板100的濃度高的濃度。雜質(zhì)區(qū)域102可以是沿x方向延伸的線形狀。雜質(zhì)區(qū)域102可以起半導體裝置的共源線(common sourcelines)的作用。

參照圖3和圖10，形成分離層145以填充分離區(qū)域126。例如，絕緣層(未示出)可以形成在分離區(qū)域126中，并且可以形成在圖9的間隙填充絕緣層140的上表面上。例如，絕緣層可以包括硅氧化物層和/或硅氮氧化物層?？梢詧?zhí)行平坦化工藝以去除絕緣層(未示出)、圖9的間隙填充絕緣層140和圖9的半導體層130。在這種情況下，分離層145留在分離區(qū)域126中并且圖9的間隙填充絕緣層140留在單元孔125中，以分別形成分離層145和間隙填充絕緣圖案141。圖9的間隙填充絕緣層140被定位在每個單元孔125中以形成間隙填充絕緣圖案141。

在單元柱PL上形成第二導電區(qū)域132。例如，可以去除單元柱PL的上部，并且可以沉積摻雜多晶硅層或金屬層。例如，第二導電區(qū)域132可以包括n型半導體的摻雜圖案。第二導電區(qū)域132可以起半導體裝置的漏區(qū)的作用。利用化學氣相沉積形成第一層間絕緣層114以覆蓋第二導電區(qū)域132。第一層間絕緣層114可以包括硅氧化物層和/或硅氮化物層。

參照圖3和圖11，穿過剩余絕緣層111形成接觸塞(contact plug)CTS。接觸塞CTS通過第一層間絕緣層114、第一絕緣層120和剩余絕緣層111電連接到第一導電區(qū)域101。在示例性實施例中，當半導體裝置可以包括接觸塞CTS時，可以沿剩余絕緣層111延伸所沿的方向布置接觸塞CTS。例如，接觸塞CTS可以沿x方向布置。接觸塞CTS形成在接觸孔128中并且與通過接觸孔128暴露的第一導電區(qū)域101接觸。接觸孔128可以通過利用各向異性蝕刻工藝來形成。接觸塞CTS可以包括金屬層、導電金屬氮化物層、金屬硅化物層和/或摻雜的半導體層。在接觸塞CTS包括金屬的情況下，在接觸塞CTS和第一導電區(qū)域101之間可以形成金屬氮化物層。

將參照圖3和圖11來描述根據(jù)本發(fā)明構思的示例性實施例的半導體裝置。半導體包括水平電極PG、單元柱PL和接觸塞CTS。水平電極PG順序地堆疊在基板100上。水平電極PG通過分離層145彼此水平分離并且分離層145沿x方向延伸。在分離層145下方的基板100中設置雜質(zhì)區(qū)域102。雜質(zhì)區(qū)域102可以包括具有與基板100的導電類型不同的導電類型的摻雜區(qū)域。雜質(zhì)區(qū)域102可以起半導體裝置的共源線的作用。

單元柱PL穿過水平電極PG連接到基板100。在示例性實施例中，水平柱PL包括鄰近于分離層145的第一列單元柱和鄰近于剩余絕緣層111的第二列單元柱。存儲元件135設置在單元柱PL和水平電極PG之間。例如，每個存儲元件135可以包括隧道絕緣層、隧道絕緣層上的電荷存儲層和電荷存儲層上的阻擋絕緣層?？蛇x擇地，每個存儲元件135可以包括可變電阻圖案。

第一絕緣層120使水平電極PG彼此豎直地分離。剩余絕緣層111設置在第一絕緣層120之間。剩余絕緣層111與水平電極PG中的相應的水平電極PG定位在同一平面。例如，水平電極PG部分填充第一絕緣層之間的層間區(qū)域，剩余絕緣層111填充層間區(qū)域的剩余部分。剩余絕緣層111的頂表面和底表面與第一絕緣層120接觸。每個剩余絕層111沿分離層145延伸所沿的方向延伸。例如，分離層145可以沿x方向延伸。水平電極PG可以包括插入在單元柱PL和剩余絕緣層111之間的部分。剩余絕緣層111可以包括具有相對于第一絕緣層120的蝕刻選擇性的材料。例如，在第一絕緣層120包括硅氧化物層的情況下，剩余絕緣層111可以包括硅氮化物層、硅氮氧化物層和/或多晶硅層。

接觸塞CTS通過貫穿第一絕緣層120和剩余絕緣層111連接到的基板100的第一導電區(qū)域101。接觸塞CTS與第一絕緣層120和剩余絕緣層111接觸。例如，第一導電區(qū)域101可以包括具有與基板100的導電類型相同的導電類型并具有比基板100的濃度高的濃度的摻雜區(qū)域。第一絕緣層120和剩余絕緣層111使接觸塞CTS與水平電極PG電分離。在示例性實施例中，當半導體裝置包括接觸塞CTS時，接觸塞CTS可以沿剩余絕緣層111延伸所沿的方向布置。例如，剩余絕緣層111沿x方向延伸。接觸塞CTS可以分隔開可比沿x方向布置的單元柱PL之間的距離大的距離。

通過在基板100上堆疊更多的層可以使存儲元件135的數(shù)量增加。在這樣的情況下，圍繞接觸塞CTS的剩余絕緣層111可以消除使接觸塞CTS與水平電極PG隔離的附加絕緣層。附加絕緣層可以具有防止附加絕緣層電擊穿所需的厚度，因此這種消除使垂直型半導體存儲單元的集成密度增加。

根據(jù)本發(fā)明構思的示例性實施例，第二絕緣層110的一部分剩余，接觸塞CTS貫穿第二絕緣層110的剩余部分。接觸塞CTS的這種結(jié)構能夠省略形成附加絕緣層以使水平電極PG與接觸塞CTS電分離的工藝。例如，利用沒有形成附加絕緣層的工藝步驟的簡化工藝可以制造半導體裝置的接觸結(jié)構。此外，這種省略附加絕緣層減小了設置有接觸塞CTS的接觸孔128的尺寸，因此，半導體裝置使存儲單元的集成密度增加。

將參照圖12和圖13來描述根據(jù)本發(fā)明構思的示例性實施例的半導體裝置。圖12是示出根據(jù)本發(fā)明構思的示例性實施例的半導體裝置及其制造方法的平面圖。圖13是沿圖12的線A-A'和線B-B'截取的剖視圖。除了接觸塞CTS的結(jié)構以外，圖12和圖13的示例性實施例與圖3至圖11的示例性實施例基本相似。為了簡潔起見，將不再更進一步詳細地描述先前示出并描述的元件和特征。

根據(jù)示例性實施例的圖12的接觸塞CTS沿剩余絕緣層111延伸所沿的方向延伸。例如，剩余絕緣層111沿x方向延伸，并形成在暴露基板100的一部分的溝槽129中。例如，接觸塞CTS包括沿分離層145延伸的線形狀的水平部分。第一導電區(qū)域101沿接觸塞CTS的延伸方向延伸并電連接到接觸塞CTS。例如，溝槽129可以利用各向異性蝕刻工藝形成。剩余絕緣層111的側(cè)壁、第一絕緣層120的側(cè)壁和基板100的頂表面可以對溝槽129劃定界限。

將參照圖14和圖15來描述根據(jù)本發(fā)明構思的示例性實施例的半導體裝置。圖14是示出根據(jù)本發(fā)明的示例性實施例的半導體裝置及其制造方法的平面圖，圖15是沿14的線A-A'和線B-B'截取的剖視圖。除了單元柱PL的形狀和單元柱PL與水平電極PG之間的結(jié)構關系以外，圖14和圖15的這個示例性實施例與圖3至圖11的示例性實施例基本相似。為了簡潔起見，將不再更進一步詳細地描述該示例的先前示出并描述的元件和特征。

沿x方向布置的第二間隙填充絕緣圖案142使圖14的單元柱PL彼此分離。每個單元柱PL具有用第一間隙填充絕緣圖案141填充的“U”形結(jié)構。每個第一間隙填充絕緣圖案141具有與單元柱PL中的相對應的一個單元柱PL的寬度基本相同的寬度，并且每個第一間隙填充絕緣圖案141與第二間隙填充絕緣圖案142接觸。例如，溝槽127可以形成為暴露基板100。在溝槽127(未示出)中可以形成半導體層(未示出)和絕緣層(未示出)。其后，可以沿x方向劃分半導體層(未示出)和絕緣層(未示出)以形成單元柱PL。第二間隙填充絕緣圖案142形成在單元柱PL之間。第二間隙填充絕緣圖案142可以包括硅氧化物層和/或硅氮氧化物層。

根據(jù)示例性實施例，利用插入在水平電極PG與剩余絕緣層111之間的單元柱PL使水平電極PG與剩余絕緣層111分離。例如，單元柱PL和第二間隙填充絕緣層142使沿接觸塞CTS的側(cè)壁設置的剩余絕緣層111和第一絕緣層120與水平電極PG分離。剩余絕緣層111與單元柱PL的側(cè)壁接觸。

圖16至圖19是示出根據(jù)本發(fā)明構思的示例性實施例的形成剩余絕緣層111的工藝的平面圖。為簡潔起見，將不再更進一步詳細地描述該示例的先前示出并描述的元件和特征。

圖16示出了形成參照圖7和圖8描述的凹進區(qū)域的工藝的中間步驟。第一絕緣層120包括被分離區(qū)域126分開的第一子介電層RG1和第二子介電層RG2。第一子介電層RG1的寬度可以比第二子介電層RG2的寬度小?？梢岳孟鄬τ诘谝唤^緣層120選擇性地蝕刻第二絕緣層110的蝕刻溶液來去除第二絕緣層110。可以通過分離區(qū)域126供應蝕刻溶液。如圖17中所示，蝕刻溶液可以流動到第一絕緣層之間的空間中以沿水平方向蝕刻第二絕緣層110。圖17中的箭頭表示蝕刻溶液的流入方向。蝕刻溶液可以各向同性地蝕刻第二絕緣層110。例如，可以將第二絕緣層110蝕刻成具有距離分離區(qū)域126基本相同的橫向深度(例如，沿y軸方向)。此外，作為水平蝕刻第二絕緣層110的結(jié)果而部分暴露單元柱PL。

參照圖18，在水平蝕刻工藝的中間階段中，從具有比第二子介電層RG2的寬度小的寬度的第一子介電層RG1中的區(qū)域中完全去除第二絕緣層110。相反，第二絕緣層110剩余在具有比第一子介電層的寬度大的寬度的第二子介電層RG2中的區(qū)域中。在水平蝕刻工藝的最后階段，如圖19中所示，完全暴露所有單元柱PL的側(cè)壁，因此，去除除剩余絕緣層111以外的第二絕緣層110。剩余絕緣層111位于兩個陣列的單元柱PL之間的局部區(qū)域中。例如，在第一子介電層RG1和第二子介電層RG2分別具有d1和d2的寬度的情況下，剩余絕緣層111的寬度d3等于d2－2×d1的寬度。例如，第二子介電層RG2的寬度d2可以大于第一子介電層RG1的寬度d1的兩倍。

如圖19中所示，剩余絕緣層111插入在第一分離區(qū)域126_a和第二分離區(qū)域126_b之間。例如，第一分離區(qū)域126_a位于剩余絕緣層111左側(cè)的RG1和RG2之間，第二分離區(qū)域126_b位于剩余絕緣層111右側(cè)的RG1和RG2之間。剩余絕緣層111置于第一分離區(qū)域126_a和第二分離區(qū)域126_b之間。如果以與分離區(qū)域126_a和126_b的橫向蝕刻速率相同的橫向蝕刻速率蝕刻第二絕緣層，則第一分離區(qū)域126_a和剩余絕緣層111之間的距離d5可以與第二分離區(qū)域126_b和剩余絕緣層111之間的距離d6基本相同。剩余絕緣層111的寬度d3可以比分離區(qū)域126的寬度d4寬。

可選擇地，在圖18中描述的階段可以停止水平蝕刻工藝。在該情況下，一些單元柱PL貫穿剩余絕緣層111，并對其執(zhí)行上面參照圖9至圖11描述的后續(xù)工藝。

圖20至圖21是示出根據(jù)本發(fā)明構思的示例性實施例的形成剩余絕緣層111的工藝的平面圖。為了簡潔起見，將不再更進一步詳細地描述先前示出并描述的元件和特征。

如圖21中所示，單元柱包括包含第一陣列的單元柱PL1和第二陣列的單元柱PL2的兩種類型的陣列。第二陣列的單元柱PL2沿x軸移動預定距離。根據(jù)示例性實施例，第一子介電層RG1包括第一單元柱PL1和第二單元柱PL2，第二子介電層RG2包括兩個第一陣列的單元柱PL1。兩個第一陣列的單元柱PL1通過插入在它們之間的剩余絕緣層111彼此分隔開。

如圖21中所示，當完全去除設置在第一子介電層RG1中的第二絕緣層110時，可以停止水平蝕刻工藝。貫穿第二子介電層RG2的單元柱PL可以被暴露。在第一子介電層和第二子介電層RG2具有d1和d2的寬度的情況下，剩余絕緣層111的寬度d3可以等于d2－d1的寬度。

圖22是示出根據(jù)本發(fā)明構思的示例性實施例的半導體裝置及其制造方法的平面圖，圖23至圖25是沿圖22的線A-A'和B-B'截取的剖視圖。為簡潔起見，將不再更進一步地詳細描述該示例的先前示出并描述的元件和特征。

參照圖22和圖23，在基板100的上部區(qū)域中形成雜質(zhì)區(qū)域102和第一導電區(qū)域101。雜質(zhì)區(qū)域102共同連接到沿y方向和x方向都彼此分隔開的單元柱PL。雜質(zhì)區(qū)域102可以利用離子注入工藝來形成。在示例性實施例中，雜質(zhì)區(qū)域102可以形成為具有與基板100的導電類型不同的導電類型。第一導電區(qū)域101是沿x方向延伸的線形狀摻雜區(qū)域。在示例性實施例中，第一導電區(qū)域101可以包括與基板100的導電類型相同的導電類型，并且可以具有比基板100的雜質(zhì)濃度高的雜質(zhì)濃度。

在提供有雜質(zhì)區(qū)域102和第一導電區(qū)域101的基板100上形成緩沖絕緣層105。第一絕緣層120和水平電極PG交替地堆疊在緩沖絕緣層105上。在示例性實施例中，每個水平電極PG可以包括摻雜的半導體層。存儲元件135形成在貫穿第一絕緣層120和水平電極PG的單元孔125中。存儲元件135插入在單元孔125的側(cè)壁和單元柱PL的側(cè)壁之間。單元柱PL穿過存儲元件135連接到雜質(zhì)區(qū)域102。第二導電區(qū)域132形成在單元柱PL上。第二導電區(qū)域132可以通過部分去除單元柱PL的上部并在其上沉積摻雜多晶硅層或金屬層來形成。在示例性實施例中，第二導電區(qū)域132可以包括n型雜質(zhì)。形成第一層間絕緣層114以覆蓋單元柱PL。

穿過第一絕緣層120和水平電極PG形成接觸孔128以暴露基板100。例如，接觸孔128形成為暴露第一絕緣層120和水平電極PG的側(cè)表面。接觸孔128可以通過執(zhí)行各向異性蝕刻工藝來形成。接觸塞CTS形成在接觸孔128中。接觸塞CTS分別連接到第一導電區(qū)域101。

參照圖22和圖24，第二絕緣層112部分地形成在被接觸孔128暴露的水平電極PG的側(cè)表面上。第二絕緣層112還形成在基板100的被接觸孔128暴露的頂表面上。在示例性實施例中，第二絕緣層112可以包括可以通過對水平電極PG的側(cè)表面進行熱氧化形成的氧化層。

參照圖22和圖25，在接觸孔128中形成接觸塞CTS。接觸塞CTS分別連接到第一導電區(qū)域101。在示例性實施例中，在形成接觸塞CTS之間，還可以執(zhí)行蝕刻工藝，以部分去除第二絕緣層112并且暴露第一導電區(qū)域101的頂表面。

每個第二絕緣層112形成為圍繞接觸塞CTS。例如，可以使每個第二絕緣層112成形為與接觸塞CTS接觸的環(huán)。第二絕緣層112和第一絕緣層120使接觸塞CTS與水平電極PG電分離。

圖26和圖27是示出沿圖3的線A-A'和線B-B'截取的根據(jù)本發(fā)明構思的示例性實施例的形成第一導電區(qū)域的工藝的剖視圖。

參照圖3和圖26，在被緩沖絕緣層105和掩模層107暴露的基板100的頂表面上形成第一導電區(qū)域103。第一導電區(qū)域103可以包括金屬層和/或金屬硅化物層。在示例性實施例中，第一導電區(qū)域103形成為填充被掩模層107劃定界限的間隙區(qū)域?？蛇x擇地，第一導電區(qū)域103可以通過在基板100上形成金屬層和/或金屬硅化物層并使其圖案化來形成。第一導電區(qū)域103包括沿x方向延伸的線形狀結(jié)構。

參照圖3和圖27，在設置有第一導電區(qū)域103得到的結(jié)構上交替地堆疊第二絕緣層110和第一絕緣層120。在示例性實施例中，在形成絕緣層110和120之前可以去除掩模層107。

可以以與參照圖5至圖11描述的方式相同的方式來完成后續(xù)的工藝，因此將省略進一步詳細地描述。

圖28和圖29是示出沿圖3的線A-A'和線B-B'截取的根據(jù)本發(fā)明構思的示例性實施例的形成第一導電區(qū)域的工藝的剖視圖。

可以在形成水平電極PG之后形成圖29的第一導電區(qū)域101。例如，如圖28和圖29中所示，可以通過離子注入工藝來形成第一導電區(qū)域101，這個步驟在形成貫穿剩余絕緣層111和第一絕緣層120的接觸孔128之后來執(zhí)行。在接觸孔128的數(shù)量為兩個或更多的情況下，第一導電區(qū)域101可以包括彼此分離的多個雜質(zhì)區(qū)域，并且可以分別形成在多個接觸孔128下方。

圖30A至圖30D是示出根據(jù)本發(fā)明構思的示例性實施例的存儲元件的剖視圖。

參照圖30A，存儲元件135包括：阻擋絕緣層135c，形成在水平電極PG上；隧道絕緣層135a，形成在單元柱PL上；電荷存儲層135b，插入在阻擋絕緣層135c與隧道絕緣層135a之間。存儲元件135部分插入在水平電極PG和第一絕緣層120之間。阻擋絕緣層135c可以包括諸如鋁的氧化物層或鉿的氧化物層的高k介電層。阻擋絕緣層135c可以包括包含多個層的多層結(jié)構。電荷存儲層135b可以包括設置有導電納米顆粒的絕緣層或電荷捕獲層。例如，電荷捕獲層可以包括硅氮化物層。隧道絕緣層135a可以包括硅氧化物層。

參照圖30B至圖30D，與圖30A中示出的不同，存儲元件135的至少一部分局部地插入在第一絕緣層120與單元柱PL之間。參照圖30B，隧道絕緣層135a在第一絕緣層120與單元柱PL之間延伸，電荷存儲層135b和阻擋絕緣層135c在第一絕緣層120和水平電極PG之間延伸。參照圖30C，隧道絕緣層135a和電荷存儲層135b在第一絕緣層120與單元柱PL之間延伸，阻擋絕緣層135c在第一絕緣層120和水平電極PG之間延伸。參照圖30D，隧道絕緣層135a、電荷存儲層135b和阻擋絕緣層135c在第一絕緣層120和單元柱PL之間延伸。

圖31A至圖31D是示出根據(jù)本發(fā)明構思的示例性實施例的存儲元件的剖視圖。

單元柱PL可以包括導電材料。例如，單元柱PL可以包括摻雜半導體層、金屬層、導電金屬氮化物層、硅化物層和/或納米結(jié)構(例如，碳納米管或石墨烯)。在示例性實施例中，存儲元件135可以包括可變電阻圖案?？勺冸娮鑸D案可以包括具有可變電阻性質(zhì)的材料。參照圖31A，在水平電極PG和單元柱PL之間形成并定位存儲元件135。參照圖31B，存儲單元135在第一絕緣層120和單元柱PL之間延伸，并在水平電極PG和單元柱PL之間進一步延伸。參照圖31C，存儲單元135形成在水平電極PG和單元柱PL之間，并在第一絕緣層120和水平電極PG之間進一步延伸。

存儲元件135可以包括其電阻可以根據(jù)施加到其的熱能而改變的材料(例如，相變材料)。熱能可以是因穿過鄰近于存儲元件135的電極的電流而產(chǎn)生的。相變材料可以包括銻(Sb)、碲(Te)和/或硒(Se)。例如，相變材料可以具有硫?qū)倩衔锊ＡУ男再|(zhì)。材料可以包括具有大約20至大約80的原子百分比濃度的碲(Te)、具有大約5至大約50的原子百分比濃度的銻(Sb)以及具有剩余濃度的鍺(Ge)。此外，相變材料還可以包括諸如N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy和/或La的雜質(zhì)。在示例性實施例中，存儲元件135可以包括GeBiTe、InSb、GeSb和/或GaSb。

存儲元件135可以被構造成具有其電阻可以根據(jù)流過存儲元件135的電流的自旋轉(zhuǎn)移現(xiàn)象而改變的層狀結(jié)構。例如，存儲元件135可以被構造成具有呈現(xiàn)磁電阻性質(zhì)的層狀結(jié)構，并且可以包括至少一種鐵磁材料和/或至少一種反鐵磁材料。

存儲元件135可以包括鈣鈦礦化合物或過渡金屬氧化物。例如，存儲元件135可以包括鈮氧化物、鈦氧化物、鎳氧化物、鋯氧化物、釩氧化物、PCMO((Pr,Ca)MnO₃)、鍶-鈦氧化物、鋇-鍶-鈦氧化物、鍶-鋯氧化物、鋇-鋯氧化物和/或鋇-鍶-鋯氧化物。

參照圖31D，在存儲元件135和水平電極PG之間插入開關元件SW。開關元件SW可以包括呈現(xiàn)自整流性質(zhì)或非線性電流-電壓性質(zhì)的材料。例如，開關元件SW可以被構造成形成pn結(jié)二極管。

圖32是示出根據(jù)本發(fā)明構思的示例性實施例的導電線之間的互連件的示例的平面圖。圖33和圖35是沿圖32的線A-A'截取的剖視圖，圖34和圖36是沿圖32的線B-B'截取的剖視圖。

參照圖32至圖36，將位線BL_a和BL_b設置成將單元柱彼此連接。將單元柱PL1和PL2分組為通過剩余絕緣層111分離的單元組PLG1和PLG2。每個單元組PLG1和PLG2包括：第一單元柱PL1，布置在第一行中、沿x方向延伸、鄰近于分離層145；第二單元柱PL2，布置在第二行中，沿x方向延伸，位于第一行和剩余絕緣層111之間。沿著x方向，第二單元柱PL2沿x方向移動預定的距離，因此第二單元柱PL2位于第一單元柱PL1之間。彼此鄰近的單元組PLG1和PLG2具有與單元柱PL1和PL2的布置基本相同的布置。可選擇地，彼此鄰近的單元組PLG1和PLG2可以被構造為具有單元柱的關于彼此鏡像對稱的布置。本發(fā)明構思不限于具有兩行單元柱PL1和PL2的單元組，而是可以包括具有三行或更多行的單元柱的單元組。

接觸連接線SC可以起著使接觸塞CTS彼此連接的作用。接觸連接線SC和位線BL_a和BL_b可以包括金屬層和/或?qū)щ娊饘俚飳?。接觸連接線SC可以用于通過接觸塞CTS和第一導電區(qū)域101將預定電壓施加到基板100。接觸連接線SC可以沿剩余絕緣層111的延伸方向(例如，x方向)延伸。在示例性實施例中，接觸連接線SC設置在位線BL_a和BL_b與接觸塞CTS之間。例如，接觸連接線SC形成在接觸塞CTS上，使接觸塞CTS彼此連接。接觸連接線SC還設置在位線BL_a和BL_b下?？蛇x擇地，接觸連接線SC可以設置在位線BL_a和BL_b上。

位線BL_a和BL_b與分離層145和剩余絕緣層111交叉。在示例性實施例中，第一位線BL_a不與接觸塞CTS疊置，第二位線BL_b與接觸塞CTS疊置。第一單元組PLG1和第二單元組PLG2的第一單元柱PL1可以通過第一位線接觸塞CP1連接到同一第一位線BL_a。

與第二位線BL_b疊置的單元柱PL_a沒有連接到第二位線BL_b。在示例性實施例中，如圖33和圖34中所示，第二層間絕緣層115使第二位線BL_b與接觸連接線SC電分離。可選擇地，如圖35和圖36中所示，第二位線BL_b通過貫穿第二層間絕緣層115的第二位線塞CP2電連接到接觸連接線SC。在這種情況下，第二位線BL_b可以起著將預定電壓施加到第一導電區(qū)域101的作用。

圖37是示出根據(jù)本發(fā)明構思的示例性實施例的導電線之間的互連的示例的平面圖。圖38和圖40是沿圖37的線A-A'截取的剖視圖，圖39和圖41是沿圖37的B-B'線截取的剖視圖。為了簡潔起見，將不再更進一步詳細地描述該示例的先前示出并描述的元件和特征。

根據(jù)示例性實施例，與第二位線BL_b疊置的單元柱PL_a通過第三位線塞CP3連接到第二位線BL_b。在示例性實施例中，如圖38和圖39中所示，第二層間絕緣層115使第二位線BL_b與接觸連接線SC電分離?？蛇x擇地，如圖40和圖41中所示，第二位線BL_b通過貫穿第二層間絕緣層115的第二位線塞CP2電連接到接觸連接線SC。在這種情況下，第二位線BL_b可以起著將預定電壓施加到基板100的作用。除了接觸塞CTS以外，連接到第二位線BL_b的單元柱PL_a也將預定電壓施加到基板100。

圖42和圖43是示出根據(jù)本發(fā)明構思的示例性實施例的導電線之間的互連的示例的平面圖。第二位線BL_b通過第二位線塞CP2連接到接觸塞CTS，而不需要接觸連接線SC。第二位線BL_b可以通過附加導電線(未示出)彼此連接。如圖42中所示，與第二位線BL_b疊置的單元柱PL_a沒有連接到第二位線BL_b?？蛇x擇地，如圖43中所示，與第二位線BL_b疊置的單元柱PL_a通過第三位線塞CP3連接到第二位線BL_b。在這種情況下，連接到第二位線BL_b的單元柱PL_a與接觸塞CTS一起可以起著將預定電壓施加到基板100的作用。

圖44是示出根據(jù)本發(fā)明構思的示例性實施例的存儲單元區(qū)域MR和焊盤接觸區(qū)域CR的平面圖，圖45是沿圖44的線C-C'截取的剖視圖。

將參照圖44和圖45來描述接觸塞CTS和焊盤接觸塞PCP的形成。存儲單元區(qū)域MR是具有單元柱PL的區(qū)域。焊盤接觸區(qū)域CR是具有焊盤接觸塞PCP的區(qū)域。焊盤接觸塞PCP連接到從存儲單元區(qū)域MR延伸到焊盤接觸區(qū)域CR的水平電極PG。在焊盤接觸區(qū)域CR中，水平電極PG具有使得每個焊盤接觸塞PCP被連接到相應的水平電極PG的步進式結(jié)構的邊緣。焊盤接觸塞PCP形成在第三層間絕緣層116中，并且焊盤接觸塞PCP均連接到彼此豎直分隔開的水平電極PG中的相對應的一個水平電極PG。在兩個或更多個焊盤接觸塞PCP連接到水平電極PG中的一個水平電極PG的情況下，全局字線GWL可以使焊盤接觸塞PCP彼此連接。

形成接觸塞CTS的工藝可以至少部分地用來在外圍電路區(qū)域或焊盤接觸區(qū)域CR中形成接觸塞。在示例性實施例中，形成接觸塞CTS的工藝中的至少一步可以應用在形成焊盤接觸塞PCP中。例如，在接觸孔128的形成過程中可以形成其中將形成焊盤接觸塞PCP的至少一個焊盤接觸孔124。通過形成導電層可以同時形成接觸塞CTS和焊盤接觸塞PCP以填充接觸孔128和焊盤接觸孔124。

圖46和圖47是示出根據(jù)本發(fā)明構思的示例性實施例的形成焊盤接觸區(qū)域CR和外圍電路區(qū)域PR的工藝的剖視圖。

參照圖46，在外圍電路區(qū)域PR中形成外圍晶體管TR。外圍晶體管TR形成在由裝置隔離層IS限定的有源區(qū)域上。每個外圍晶體管TR包括源/漏區(qū)104和柵電極GE。第四層間絕緣層117形成在外圍電路區(qū)域PR上以覆蓋外圍晶體管TR。

在焊盤接觸區(qū)域CR上形成第一層堆疊件ST1。第一層堆疊件ST1包括交替地堆疊在基板100上的第一絕緣層120和第二絕緣層110。在形成第一層堆疊件ST1的步驟中，將第一絕緣層120和第二絕緣層110形成為覆蓋基板100的整個頂表面，然后從外圍電路區(qū)域PR中部分去除以暴露第四層間絕緣層117。在去除第一絕緣層120和第二絕緣層110的步驟中，在焊盤接觸區(qū)域CR中的第一層堆疊件ST1的邊緣處形成步進式結(jié)構。其后，形成第五層間絕緣層119以覆蓋具有步進結(jié)構的第一層堆疊件ST1。第五層間絕緣層119可以形成為暴露第一層堆疊件ST1的頂表面。

在第一層堆疊件ST1上形成第二層堆疊件ST2。第二層堆疊件ST2覆蓋焊盤接觸區(qū)域CR和外圍電路區(qū)域PR。第二層堆疊件ST2包括交替地堆疊在基板100上的第一絕緣層120和第二絕緣層110。

參照圖47，在焊盤接觸區(qū)域CR中形成具有步進式結(jié)構的水平電極PG。在形成具有步進式結(jié)構的水平電極PG的步驟中，將第二層堆疊件ST2圖案化以形成步進式結(jié)構，然后，用導電層替換第二絕緣層110，如圖8和圖9所述。在示例性實施例中，在具有步進式結(jié)構的第二層堆疊件ST2上形成第六層間絕緣層118。

在示例性實施例中，在形成具有步進式結(jié)構的水平電極PG的步驟中，形成在外圍電路區(qū)域PR上的第二層堆疊件ST2被保護并剩余在外圍電路區(qū)域PR中。其后，在外圍電路區(qū)域PR中形成外圍電路接觸件CPL以貫穿第二層堆疊件ST2。將外圍電路接觸件CPL穿過第一絕緣層120和第二絕緣層110連接到外圍晶體管TR的源/漏區(qū)104和/或柵電極GE。將第二層堆疊件ST2的第二絕緣層110設置在第一絕緣層120之間。根據(jù)示例性實施例，每個第二絕緣層110可以與水平電極PG中的相對應的一個水平電極PG定位在同一水平面(例如，同一豎直平面)。外圍電路接觸件CPL形成為與第一絕緣層120和第二絕緣層110接觸。在第二層堆疊件ST2上形成使外圍電路接觸件CPL彼此連接的外圍導電線PD。

本發(fā)明構思不限于上面描述的實施例，而是在權利要求限定的本發(fā)明構思的范圍內(nèi)可以做出修改和改變。例如，在本發(fā)明構思的范圍內(nèi)可以將先前描述的實施例的特征和結(jié)構彼此交換或組合。

圖48是示出根據(jù)本發(fā)明構思的示例性實施例的包括半導體裝置的存儲系統(tǒng)的示例的示意性框圖。

參照圖48，根據(jù)本發(fā)明構思的示例性實施例的電子系統(tǒng)1100包括控制器1110、輸入/輸出(I/O)單元1120、存儲裝置1130、接口單元1140和數(shù)據(jù)總線1150?？刂破?110、I/O單元1120、存儲裝置1130、接口單元1140中的至少兩個可以通過數(shù)據(jù)總線1150相互通信。數(shù)據(jù)總線1150可以對應于通過其傳輸電信號的路徑。存儲裝置1130可以包括根據(jù)本發(fā)明構思的示例性實施例的半導體裝置。

控制器1110可以包括微處理器、數(shù)字信號處理器、微控制器或邏輯裝置。邏輯裝置可以具有與微處理器、數(shù)字信號處理器和微控制器中的任何一種的功能相似的功能。I/O單元1120可以包括鍵區(qū)、鍵盤或顯示單元。存儲裝置1130可以儲存數(shù)據(jù)和/或命令。存儲裝置1130可以包括根據(jù)本發(fā)明構思的示例性實施例的半導體裝置。存儲裝置1130還可以包括與所述半導體裝置不同類型的半導體裝置。接口單元1140可以將電氣數(shù)據(jù)傳輸?shù)酵ㄐ啪W(wǎng)絡或者可以接收來自通信網(wǎng)絡的電數(shù)據(jù)。接口單元1140可以以無線連接或者電纜連接來工作。例如，接口單元1140可以包括用于無線通信的天線或用于電纜通信的收發(fā)器。盡管附圖中沒有示出，但是電子系統(tǒng)1100還可以包括用作用于改善控制器1110的操作的操作存儲裝置的快速DRAM(動態(tài)隨機存儲存儲器)裝置和/或快速SRAM(靜態(tài)隨機存儲存儲器)裝置。

電子系統(tǒng)1100可以應用于膝上型計算機、個人數(shù)字助理(PDA)、便攜式計算機、上網(wǎng)本、無線電話、移動電話、數(shù)字音樂播放器、存儲卡或電子產(chǎn)品。電子產(chǎn)品可以被構造成通過無線通信接收或發(fā)送信息數(shù)據(jù)。

圖49是示出根據(jù)本發(fā)明構思的示例性實施例的包括半導體裝置的存儲卡的示例的示意性框圖。

參照圖49，存儲卡1200可以包括存儲裝置1210(例如，閃速存儲器)。在示例性實施例中，存儲裝置1210可以包括根據(jù)本發(fā)明構思的示例性實施例的半導體裝置。存儲裝置1210還可以包括與所述半導體裝置不同類型的半導體裝置。存儲卡1200包括控制主機和存儲裝置1210之間的數(shù)據(jù)通信的存儲控制器1220。存儲裝置1210和/或控制器1220可以包括根據(jù)本發(fā)明的示例性實施例的半導體裝置。

存儲控制器1220包括控制存儲卡1200的全部操作的中央處理單元(CPU)1222。存儲控制器1220還包括用作中央處理單元1222的操作存儲器的SRAM裝置1221。存儲控制器1220還包括主機接口單元1223和存儲接口單元1225。主機接口單元1223可以被構造成包括存儲卡1200和主機之間的數(shù)據(jù)通信協(xié)議。存儲接口單元1225可以將存儲控制器1220連接到存儲裝置1210。存儲控制器1220還包括誤差檢查和校正(ECC)塊1224。ECC塊1224可以檢測并改正從存儲裝置1210讀出的誤差。盡管附圖中未示出，但是存儲卡1200還可以包括將儲存代碼數(shù)據(jù)以與主機裝置接口的只讀存儲器(ROM)裝置。存儲卡1200可以用作便攜式數(shù)據(jù)存儲卡。可選擇地，存儲卡1200可以取代計算機系統(tǒng)的硬盤作為計算機系統(tǒng)的固態(tài)盤(SSD)。

圖50是示出本發(fā)明構思的示例性實施例的包括半導體裝置的信息處理系統(tǒng)的示例的示意性框圖。

參照圖50，信息處理系統(tǒng)1300包括包含根據(jù)本發(fā)明構思的示例性實施例的半導體裝置的存儲系統(tǒng)1310。信息處理系統(tǒng)1300還包括可通過系統(tǒng)總線760電連接到存儲系統(tǒng)1310的調(diào)制解調(diào)器1320、中央處理單元(CPU)1330、RAM 1340和用戶接口1350。存儲系統(tǒng)1310可以被構造成具有與圖48的存儲系統(tǒng)的技術特征相同的技術特征。被CPU 1330處理和/或從外部輸入的數(shù)據(jù)可以儲存在存儲系統(tǒng)1310中。這里，存儲系統(tǒng)1310可以被設置為固態(tài)驅(qū)動器SSD，因此，信息處理系統(tǒng)1300可以能夠?qū)⒋罅康臄?shù)據(jù)穩(wěn)定地儲存在存儲系統(tǒng)1310中。這使得能夠使存儲系統(tǒng)1310將誤差校正的資源最小化和實現(xiàn)高速數(shù)據(jù)交換功能的可靠性增加。盡管附圖中未示出，但是本領域普通技術人員將清楚的是，信息處理系統(tǒng)1300還可以被構造成包括應用芯片組、相機圖像處理器(CIS)和/或輸入/輸出裝置。

此外，根據(jù)本發(fā)明構思的示例性實施例的半導體裝置或存儲系統(tǒng)可以以各種類型的方式來封裝。例如，半導體裝置或存儲系統(tǒng)可以應用在如下裝置中：層疊封裝件(PoP)、球柵陣列(BGA)、芯片級封裝件(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插式封裝件(PDIP)、華夫裸片封裝件(die in waffle pack)、晶片形式的裸片(die in wafer form)、板上芯片(COB)、陶瓷雙列直插式封裝件(CERDIP)、塑料公制四方扁平封裝件(MQFP)、薄型四方扁平封裝件(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝件(SSOP)、薄型小外形封裝件(TSOP)、系統(tǒng)級封裝件(SIP)、多芯片封裝件(MCP)、晶片級制造封裝件(WFP)或晶片級處理堆疊封裝件(WSP)。

根據(jù)本發(fā)明構思的示例性實施例，可以形成接觸塞結(jié)構，而無需形成可以用于將接觸塞與其它導電元件電分離的附加絕緣層的工藝。因此，可以將接觸孔形成為具有減小的尺寸，從而，這可以使得半導體裝置的集成密度增加。

盡管已經(jīng)參照本發(fā)明構思的示例性實施例示出并描述了本發(fā)明構思，但是，對于本領域普通技術人員將清楚的是，在不脫離權利要求所限定的本發(fā)明構思的精神和范圍的情況下，可以在形式上和細節(jié)上做出各種改變。