相關申請

本申請享有以美國臨時專利申請62/303,505號(申請日：2016年3月4日)及美國專利申請15/074,395號(申請日：2016年3月18日)為基礎申請的優(yōu)先權。本申請通過參照這些基礎申請而包含基礎申請的全部內(nèi)容。

本發(fā)明的實施方式涉及一種半導體存儲裝置。

背景技術：

作為代替低成本且大容量的已知閃存器的一種半導體存儲裝置，有存儲單元采用可變電阻膜的可變電阻型存儲器(reram：resistanceram)。reram能構成交點型存儲單元陣列，所以能實現(xiàn)與閃存器同樣的大容量化。而且，為了進一步實現(xiàn)大容量化，還開發(fā)出使選擇配線即位線相對于半導體基板排列在垂直方向的所謂vbl(verticalbitline，垂直位線)結構的reram。

技術實現(xiàn)要素：

實施方式的半導體存儲裝置包括沿所述第1方向延伸的第1配線、沿與所述第1方向交叉的第2方向延伸的第2配線、及配置在所述第1配線及所述第2配線的交叉部的存儲單元，所述存儲單元具有沿與所述第1及第2方向交叉的第3方向依序積層的、電阻發(fā)生電性變化的第1膜、導電性的第2膜、及絕緣性的第3膜。

根據(jù)實施方式，能提供一種能減少形成(forming)動作時存儲單元的絕緣膜的絕緣擊穿的半導體存儲裝置。

附圖說明

圖1是表示實施方式的半導體存儲裝置的功能模塊的圖。

圖2是實施方式的半導體存儲裝置的存儲單元陣列的電路圖。

圖3是實施方式的半導體存儲裝置的存儲單元陣列的概略立體圖。

圖4是實施方式的半導體存儲裝置的存儲單元陣列的存儲單元周邊的截面圖。

圖5是說明實施方式的半導體存儲裝置的存儲單元的導電膜的效果的截面圖。

圖6是表示實施方式的半導體存儲裝置的存儲單元的電流—電壓特性的圖表。

圖7～13是說明實施方式的半導體存儲裝置的存儲單元陣列的制造步驟的截面圖。

具體實施方式

以下，參照圖式，說明實施方式的半導體存儲裝置。

首先，說明實施方式的半導體存儲裝置的全體構成。

圖1是表示實施方式的半導體存儲裝置的功能模塊的圖。

如圖1所示，實施方式的半導體存儲裝置包括存儲單元陣列1、行解碼器2、列解碼器3、上位區(qū)塊4、電源5、及控制電路6。

存儲單元陣列1包括多個字線wl及多個位線bl、以及這些字線wl及位線bl上所選擇的多個存儲單元mc。行解碼器2在訪問動作時選擇字線wl。列解碼器3在訪問動作時選擇位線bl，且包含控制訪問動作的驅動器。上位區(qū)塊4選擇存儲單元陣列1中的作為訪問對象的存儲單元mc。上位區(qū)塊4向行解碼器2、列解碼器3賦予行地址、列地址。電源5在數(shù)據(jù)的寫入/讀出時，生成與各個動作對應的規(guī)定的電壓的組合，并供給至行解碼器2及列解碼器3?？刂齐娐?根據(jù)來自外部的命令，進行向上位區(qū)塊4發(fā)送地址等控制，而且，對電源5進行控制。

接著，說明存儲單元陣列1的概要。

圖2是實施方式的半導體存儲裝置的存儲單元陣列的電路圖。

如圖2所示，存儲單元陣列1包括沿x方向延伸的多個字線wl、沿z方向延伸的多個位線bl、以及配置在多個字線wl及多個位線bl的交叉部的多個存儲單元mc。而且，存儲單元陣列1具有多個全局位線gbl。多個位線bl中的、沿y方向排列的位線bl經(jīng)過選擇晶體管str共通地連接于一個全局位線gbl。各選擇晶體管str由選擇柵極線sg控制。

接著，說明存儲單元陣列1的結構。

圖3是實施方式的半導體存儲裝置的存儲單元陣列的立體圖。圖3的結構中省略了存儲單元mc的一部分構成或配線間的層間絕緣膜等。而且，圖4是該半導體存儲裝置的存儲單元陣列的存儲單元周邊的y-z方向的截面圖。

如圖3所示，存儲單元陣列1具有位線bl相對于半導體基板ss的主平面垂直地延伸的所謂vbl(verticalbitline)結構。也就是說，多個字線wl沿y方向及z方向排列成矩陣狀，且分別沿x方向延伸。多個位線bl沿x方向及y方向排列成矩陣狀，且沿z方向延伸。而且，各存儲單元mc配置在這些多個字線wl及多個位線bl的各交叉部。也就是說，多個存儲單元mc沿x方向、y方向、及z方向排列成3維矩陣狀。這里，字線wl例如由氮化鈦(tin)或鎢(w)形成。位線bl例如由多晶硅(poly-si)形成。

在半導體基板ss與多個位線bl之間，配置著沿x方向排列且沿y方向延伸的多個全局位線gbl。另外，全局位線gbl可并非直接配置在半導體基板ss的上方，可使全局位線gbl與半導體基板ss之間隔著其他元件等。例如，可在半導體基板ss上形成cmos元件等的電路，且在其上方設置全局位線gbl。而且，在多個位線bl的下端，分別配置著選擇晶體管str。這些選擇晶體管str由沿y方向排列且沿x方向延伸的多個選擇柵極線sg控制。在圖3的情況下，沿x方向排列的多個選擇晶體管str由一個選擇柵極線sg控制，另一方面，沿y方向排列的選擇晶體管str另外受到控制。另外，晶體管str未必一定要位于位線bl的下端，也可位于字線wl或位線bl的上方。

另外，以下以包括圖3所示的vbl結構的存儲單元陣列1的半導體存儲裝置為例進行說明，但應注意，本實施方式可廣泛應用于存儲單元mc配置成沿x方向及y方向擴展的2維矩陣狀的情況等、采用具有可變電阻膜的存儲單元mc的半導體存儲裝置。

如圖4所示，存儲單元mc具有沿y方向依序排列的可變電阻膜vr、導電膜cf及絕緣膜if。這里，可變電阻膜vr是由電阻會發(fā)生電性變化的材料形成，例如由氧化鉿(hfo2)形成。導電膜cf例如由氮化鈦(tin)或鎢(w)等金屬形成。絕緣膜if是對存儲單元mc賦予非線性的電流—電壓特性(以下稱為“i-v特性”)的膜，例如由氧化硅(sio2)形成。

存儲單元陣列1除了圖3所示的構成之外，還包括配置在各個字線wl之間的層間絕緣膜101。而且，各字線wl的朝向y方向的側面比層間絕緣膜101的朝向y方向的側面在y方向上更凹陷(圖4所示的部位a101)。存儲單元mc的導電膜cf及絕緣膜if配置在該部位a101。

在z方向上鄰接的2個存儲單元mc的可變電阻膜vr沿位線bl的朝向第2方向的側面一體地形成。

在z方向上鄰接的2個存儲單元mc的導電膜cf在這2個存儲單元mc間分離。各導電膜cf的朝向y方向的側面在與字線wl相同的z方向的位置接觸于可變電阻膜vr。

在z方向上鄰接的2個存儲單元mc的絕緣膜if是一體地形成。在部位a101，該絕緣膜if配置在規(guī)定的字線wl及在z方向夾著該規(guī)定的字線wl的2個層間絕緣膜101、與導電膜cf之間。而且，該絕緣膜if配置成接觸于該2個層間絕緣膜101中的一個的朝向y方向的側面及上表面、該規(guī)定的字線wl的朝向y方向的側面、以及、該2個層間絕緣膜101的另一底面及朝向y方向的側面。而且，絕緣膜if的朝向y方向的側面與導電膜cf的朝向y方向的側面配置在同一平面內(nèi)。而且，絕緣膜if的朝向y方向的側面在與層間絕緣膜101相同的z方向的位置接觸于可變電阻膜vr。另外，絕緣膜if未必一定要在z方向上鄰接的存儲單元mc間為一體，也可在這些存儲單元間分離。

接著，說明具有所述結構的存儲單元mc的效果。

圖5是說明實施方式的半導體存儲裝置的存儲單元的導電膜的效果的截面圖。而且，圖6是表示該半導體存儲裝置的存儲單元的i-v特性的圖表。

在對于存儲單元mc的訪問動作中，除了使可變電阻膜vr的電阻狀態(tài)變換的寫入動作之外，還有讀出動作與形成動作。

對于存儲單元mc的讀出動作是對可變電阻膜vr的電阻狀態(tài)進行感測的動作，例如，通過如下方式實現(xiàn)，即，對選擇存儲單元mc施加規(guī)定的讀出電壓vcell＝vr，感測此時流過選擇存儲單元mc的單元電流icell。此時，對非選擇存儲單元mc施加例如vcell＝vr/2以下的電壓，以使得不會流過大的單元電流icell。為了以低耗電實現(xiàn)讀出動作，要求存儲單元mc具有非線性的i-v特性，即，例如圖6的一點鏈線所示，當選擇時(也就是說，當施加讀出電壓vell＝vr時)流過足以進行數(shù)據(jù)感測的單元電流icell，且，當非選擇時(也就是說，施加vcell＝vr/2以下的電壓時)僅流過盡量微小的單元電流icell。

對存儲單元mc的形成動作是緊接在存儲單元mc的制造之后進行的動作，且是在可變電阻膜vr形成長絲繞程的動作。由此，能使可變電阻膜vr的電阻狀態(tài)穩(wěn)定地變換。該形成動作可通過對存儲單元mc施加比寫入動作中使用的寫入電壓更高的形成電壓而實現(xiàn)。

這里，所述形成動作中須注意以下方面。也就是說，在形成動作期間，對存儲單元mc施加形成電壓，但一旦在可變電阻膜vr形成了長絲繞程，那么大部分形成電壓會施加到存儲單元mc的除可變電阻膜vr之外的部分。這里，假設存儲單元mc內(nèi)不存在導電膜cf，那么該電壓會直接施加給絕緣膜if，最壞的情況下，絕緣膜if會產(chǎn)生絕緣擊穿。結果，由絕緣膜if所確保的存儲單元mc的i-v特性的非線性如圖6的虛線所示，表現(xiàn)為線性，且在讀出動作時，流過非選擇存儲單元mc的單元電流icell增大。

這一方面，實施方式的存儲單元mc中，在可變電阻膜vr與絕緣膜if之間具有導電膜cf。而且，利用該導電膜cf所具有的電阻成分，使長絲繞程形成時施加給絕緣膜if的電壓的增大得到緩和。結果，絕緣膜if不易產(chǎn)生絕緣擊穿，如圖6的實線所示，使存儲單元mc的i-v特性容易保持為非線性。由此，當然，在讀出動作時流過非選擇存儲單元mc的單元電流icell比絕緣膜if發(fā)生絕緣擊穿時大幅降低(圖6的空心箭頭)。

另外，關于導電膜cf，為了在所述形成動作時獲得更大的緩沖效果，希望電流路徑(圖4中為y方向)具有某種程度的厚度。例如，如圖4所示，使導電膜cf的y方向的厚度wcf比導電膜cf的z方向的厚度hcf(或未圖示的x方向的厚度)更厚，或比可變電阻膜vr的y方向的厚度wvr更厚。

接著，說明存儲單元陣列1的制造步驟。

圖7～13是說明本實施方式的半導體存儲裝置的存儲單元陣列的制造步驟的y-z方向的立體圖。

首先，如圖7所示，在未圖示的半導體基板上，交替積層多層的層間絕緣膜101及導電膜102。這里，層間絕緣膜101例如由氧化硅(sio2)形成。導電膜102例如由氮化鈦(tin)或鎢(w)形成，且作為字線wl發(fā)揮功能。

接著，如圖8所示，利用各向異性蝕刻，至少從最上層的層間絕緣膜101的上表面到最下層的層間絕緣膜101的底面為止，形成沿x方向延伸的溝槽121。

接著，如圖9所示，利用隔著溝槽121的等方性蝕刻，使露出于溝槽121的導電膜102的端部凹入(部位a101)。

接著，如圖10所示，在溝槽121的側面形成絕緣膜103。由此，絕緣膜103接觸于在部位a101露出于溝槽121的、規(guī)定的導電膜102的下側所配置的層間絕緣膜101的朝向y方向的側面及上表面、規(guī)定的導電膜102的朝向y方向的側面、以及、規(guī)定的導電膜102的上側所配置的層間絕緣膜101的底面及朝向y方向的側面。這里，絕緣膜103例如由氧化硅(sio2)形成，且作為絕緣膜if發(fā)揮功能。

接著，如圖11所示，對形成有絕緣膜103的溝槽121形成導電膜104，在部位a101填埋導電膜104。這里，導電膜104例如由氮化鈦(tin)或鎢(w)等金屬形成，且作為導電膜cf發(fā)揮功能。

接著，如圖12所示，利用隔著溝槽121的各向異性蝕刻，以導電膜104在z方向上的與層間絕緣膜102相同的位置分離的方式除去導電膜104，直至絕緣膜103的朝向y方向的側面露出為止。

接著，如圖13所示，對形成有絕緣膜103及導電膜104的溝槽121的側面形成可變電阻膜105。這里，可變電阻膜105是由電阻會發(fā)生電性變化的材料形成，例如由氧化鉿(hfo2)形成。該可變電阻膜105作為可變電阻膜vr發(fā)揮功能。

最后，對形成有可變電阻膜105的溝槽121形成導電膜106。該導電膜106例如由多晶硅(poly-si)形成，且作為位線bl發(fā)揮功能。

通過上文所述的制造步驟，形成圖4所示的存儲單元陣列1。

以上，根據(jù)實施方式，能提供一種減少了形成動作時產(chǎn)生的存儲單元的絕緣膜的絕緣擊穿的半導體存儲裝置。

[其他]

以上，已對本發(fā)明的若干實施方式進行了說明，但這些實施方式是作為示例提出，并非旨在限定發(fā)明的范圍。這些新穎的實施方式能以其他多種形態(tài)實施，可在不脫離發(fā)明宗旨的范圍內(nèi)進行各種省略、替換、變更。這些實施方式或其變形都屬于發(fā)明的范圍或宗旨，且屬于權利要求書中記載的發(fā)明及與其等價的范圍內(nèi)。