本申請案享有以日本專利申請案2015-176422號(申請日：2015年9月8日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案是通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實施方式涉及一種半導(dǎo)體存儲裝置。

背景技術(shù)：

作為半導(dǎo)體存儲裝置，已知有NAND(Not and，與非)型閃速存儲器。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施方式提供一種能夠提高動作速度的半導(dǎo)體存儲裝置。

實施方式的半導(dǎo)體存儲裝置的特征在于包括：能夠保持?jǐn)?shù)據(jù)的存儲元、電連接在所述存儲元的柵極的字線、以及電連接在所述存儲元的一端的源極線，在所述存儲元的讀出動作中，對所述源極線在第一閾值的判定時施加第一電壓，在第二閾值的判定時施加與所述第一電壓不同的第二電壓，且對所述字線在所述第一閾值及所述第二閾值的判定時施加第三電壓。

附圖說明

圖1是第一實施方式的半導(dǎo)體存儲裝置的方塊圖。

圖2是第一實施方式的半導(dǎo)體存儲裝置所具備的存儲單元陣列的電路圖。

圖3是第一實施方式的半導(dǎo)體存儲裝置所具備的傳感放大器模塊的電路圖。

圖4(a)、(b)是表示第一實施方式的半導(dǎo)體存儲裝置所具備的存儲元的閾值電壓的分布的圖。

圖5是表示第一實施方式的半導(dǎo)體存儲裝置的ABL方式的讀出動作的時序圖。

圖6是表示第一實施方式的半導(dǎo)體存儲裝置的ABL方式的讀出動作的時序圖。

圖7是表示第一實施方式的半導(dǎo)體存儲裝置的ABL方式的讀出動作的時序圖。

圖8是表示第二實施方式的半導(dǎo)體存儲裝置的位線屏蔽方式的讀出動作的時序圖。

圖9是表示第二實施方式的半導(dǎo)體存儲裝置的位線屏蔽方式的讀出動作的時序圖。

圖10是表示第二實施方式的半導(dǎo)體存儲裝置的位線屏蔽方式的讀出動作的時序圖。

圖11是表示第三實施方式的半導(dǎo)體存儲裝置的指令序行的圖。

圖12是表示用于第三實施方式的半導(dǎo)體存儲裝置的讀出動作的指令的組合的圖。

圖13是表示第四實施方式的半導(dǎo)體存儲裝置所具備的存儲元的閾值電壓的漂移的圖。

圖14是表示第四實施方式的半導(dǎo)體存儲裝置的第二讀出動作的時序圖。

圖15是表示用于第五實施方式的半導(dǎo)體存儲裝置的QPW方式的寫入動作的多個驗證電壓的圖。

圖16是表示第五實施方式的半導(dǎo)體存儲裝置的QPW方式的寫入動作的時序圖。

圖17是第六實施方式的半導(dǎo)體存儲裝置所具備的存儲單元陣列的電路圖。

圖18是第六實施方式的半導(dǎo)體存儲裝置所具備的存儲單元陣列的剖視圖。

具體實施方式

以下，參照圖式對實施方式進行說明。另外，在以下的說明中，對于具有相同功能及構(gòu)成的要素標(biāo)注共通的參照符號。

[1]第一實施方式

第一實施方式的半導(dǎo)體存儲裝置1包含多個存儲元。在各存儲元中例如能夠存儲多值的數(shù)據(jù)。本實施方式的半導(dǎo)體存儲裝置在對某一頁面(詳細(xì)內(nèi)容在下文中敘述)的讀出動作中，維持著將字線的電壓保持在某一電壓而不降低的狀態(tài)使源極線的電壓變化。

[1-1]構(gòu)成

[1-1-1]整體構(gòu)成

使用圖1對半導(dǎo)體存儲裝置1的整體構(gòu)成進行說明。半導(dǎo)體存儲裝置1具備存儲單元陣列10、行解碼器11、傳感放大器模塊12、輸入輸出電路13、數(shù)據(jù)輸入輸出緩沖器14、地址解碼器15、列選擇器16、控制電路(定序器)17、電壓產(chǎn)生電路18、及狀態(tài)寄存器19。

存儲單元陣列10包含配置成矩陣狀的多個存儲元。為了控制施加至存儲元的電壓，在存儲單元陣列10設(shè)置有多條位線、多條字線、及多條源極線。

行解碼器11連接在多條字線。行解碼器11對從地址解碼器15發(fā)送的行地址進行解碼而選擇字線。此外，行解碼器11對所選擇的字線及非選擇的字線施加適當(dāng)?shù)碾妷骸?/p>

傳感放大器模塊12連接在多條位線。傳感放大器模塊12在數(shù)據(jù)的讀出時傳感從存儲元讀出至位線的數(shù)據(jù)，且在數(shù)據(jù)的寫入時將寫入數(shù)據(jù)傳送至位線。此外，傳感放大器模塊12在讀出動作中能夠使用ABL(All bit line，全部位線)方式或位線屏蔽方式。另外，關(guān)于ABL方式的傳感放大器模塊12，例如記載在題為“包含具有電荷儲存層與控制柵極的存儲元的半導(dǎo)體存儲裝置”的在2009年11月5日申請的美國專利申請案2009/273,976號。此外，關(guān)于位線屏蔽方式的傳感放大器模塊12，例如記載在題為“半導(dǎo)體存儲裝置及其動作方法”的在2010年8月25日申請的美國專利申請案2010/868,196號。該等專利申請案的全部內(nèi)容通過參照而援用于本案說明書中。

輸入輸出電路13與外部的控制器或主機(未圖示)連接，且與外部進行數(shù)據(jù)DT的授受。從外部輸入的寫入數(shù)據(jù)從輸入輸出電路13經(jīng)由數(shù)據(jù)輸入輸出緩沖器14發(fā)送至傳感放大器模塊12。通過傳感放大器模塊12讀出的讀出數(shù)據(jù)經(jīng)由數(shù)據(jù)輸入輸出緩沖器14發(fā)送至輸入輸出電路13，并從輸入輸出電路13輸出至外部。此外，輸入輸出電路13從外部接收各種指令CMD及地址信號ADD并發(fā)送至數(shù)據(jù)輸入輸出緩沖器14。

地址解碼器15接收從輸入輸出電路13經(jīng)由數(shù)據(jù)輸入輸出緩沖器14而發(fā)送的地址信號ADD。地址解碼器15對地址信號ADD進行解碼，將行地址發(fā)送至傳感放大器模塊12，且將列地址發(fā)送至列選擇器16。

列選擇器16根據(jù)從地址解碼器15接收的列地址而產(chǎn)生用以選擇位線的列選擇信號。列選擇器16將所產(chǎn)生的列選擇信號發(fā)送至傳感放大器模塊12。

定序器17與外部的控制器或主機(未圖示)連接而接收外部控制信號。外部控制信號包含芯片賦能信號/CE、寫入賦能信號/WE、讀出賦能信號/RE、地址鎖存賦能信號ALE、及指令鎖存賦能信號CLE等。此外，定序器17接收從輸入輸出電路13經(jīng)由數(shù)據(jù)輸入輸出緩沖器14而發(fā)送的指令CMD。定序器17基于外部控制信號及指令CMD而產(chǎn)生控制讀出動作、寫入動作、及刪除動作的控制信號。該控制信號被發(fā)送至行解碼器11、傳感放大器模塊12、及電壓產(chǎn)生電路18等。定序器17使用該控制信號總括地控制半導(dǎo)體存儲裝置1的各種動作。

電壓產(chǎn)生電路18根據(jù)從定序器17發(fā)送的控制信號而產(chǎn)生數(shù)據(jù)的寫入、讀出、及刪除所必需的電壓并供給至存儲單元陣列10、行解碼器11、及傳感放大器模塊12。由此，將各種動作所必需的電壓分別施加至位線、字線、及源極線。

狀態(tài)寄存器19連接在輸入輸出電路13、及定序器17。狀態(tài)寄存器19例如保持?jǐn)?shù)據(jù)的寫入或刪除動作的狀態(tài)，由此將動作是否正常地完成通知至外部的控制器(未圖示)。狀態(tài)寄存器19能夠保持從外部的控制器接收的指令或地址等，且也能夠保持各種表格。

[1-1-2]存儲單元陣列10

使用圖2對存儲單元陣列10的電路構(gòu)成進行說明。

首先，對存儲單元陣列10所具備的區(qū)塊BLK的構(gòu)成進行說明。存儲單元陣列10具備j個(j為1以上的自然數(shù))區(qū)塊BLK。在圖2中僅圖示區(qū)塊BLK0的詳細(xì)情況，其他區(qū)塊BLK也具有與區(qū)塊BLK0相同的構(gòu)成。

區(qū)塊BLK例如成為數(shù)據(jù)的刪除單位，同一區(qū)塊BLK內(nèi)的數(shù)據(jù)被一次性刪除。各區(qū)塊BLK具備m個(m為1以上的自然數(shù))NAND串NS。NAND串NS具備n個(n為1以上的自然數(shù))存儲元晶體管MT、選擇晶體管ST1、及選擇晶體管ST2。

存儲元晶體管MT非易失地保持?jǐn)?shù)據(jù)，且包含控制柵極及電荷儲存層。存儲元晶體管MT能夠存儲2值(1位)或多值(2位以上)。n個存儲元晶體管MT在各NAND串中，串聯(lián)連接在選擇晶體管ST1、ST2間。

選擇晶體管ST1、ST2使用于進行數(shù)據(jù)的讀出及寫入的NAND串NS的選擇。選擇晶體管ST1、ST2的一端分別連接在串聯(lián)連接的n個存儲元晶體管MT的一端及另一端。

其次，對設(shè)置在存儲單元陣列10的配線進行說明。半導(dǎo)體存儲裝置1具備位線BL、字線WL、源極線CELSRC、選擇柵極線SGD、及選擇柵極線SGS。

位線BL沿著Y方向設(shè)置，且m條位線BL并聯(lián)配置。各位線BL在j個區(qū)塊BLK間共通地連接在與同一列對應(yīng)的NAND串NS的選擇晶體管ST1的另一端。

字線WL沿著X方向設(shè)置，且在每一區(qū)塊BLK并聯(lián)地排列有n條字線WL。n條字線WL并聯(lián)配置。各字線WL在各區(qū)塊BLK中的m個NAND串NS間共通地連接在與同一行對應(yīng)的存儲元晶體管MT的控制柵極。對連接在同一字線WL的m個存儲元晶體管MT一批進行數(shù)據(jù)的寫入及讀出。該單位是作為頁面而處理。

源極線CELSRC例如在多個區(qū)塊BLK間共通地設(shè)置。源極線CELSRC在各區(qū)塊BLK中共通地連接在m個NAND串NS所包含的選擇晶體管ST2的另一端。

選擇柵極線SGD、SGS設(shè)置在每一區(qū)塊BLK。各選擇柵極線SGD、SGS分別在各區(qū)塊BLK中共通地連接在m個NAND串NS所包含的選擇晶體管ST1、ST2的柵極。

[1-1-3]傳感放大器模塊12

使用圖2對傳感放大器模塊12的構(gòu)成進行說明。傳感放大器模塊12具備多個傳感放大器部SA及數(shù)據(jù)鎖存器DL。1個傳感放大器部SA及1個數(shù)據(jù)鎖存器DL對應(yīng)于1位的數(shù)據(jù)。

傳感放大器部SA在數(shù)據(jù)的讀出時對內(nèi)部節(jié)點(詳細(xì)內(nèi)容在下文中敘述)的電位變動進行偵測及放大，而判斷存儲元晶體管MT所存儲的數(shù)據(jù)。此外，傳感放大器部SA在數(shù)據(jù)的寫入時根據(jù)數(shù)據(jù)鎖存器DL所保持的數(shù)據(jù)而對位線BL進行充電或放電。

數(shù)據(jù)鎖存器DL在數(shù)據(jù)的讀出時暫時保持傳感放大器部SA所判斷的數(shù)據(jù)。此外，數(shù)據(jù)鎖存器DL在數(shù)據(jù)的寫入時暫時保持從輸入輸出電路13傳輸?shù)膶懭霐?shù)據(jù)。另外，在存儲元晶體管MT保持2位以上的數(shù)據(jù)的情況下，相對于1個傳感放大器部SA而設(shè)置2個以上的數(shù)據(jù)鎖存器DL。

使用圖3對傳感放大器部SA的電路構(gòu)成進行說明。傳感放大器部SA具備高耐電壓n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導(dǎo)體)晶體管40、低耐電壓n通道MOS晶體管41～46、低耐電壓p通道MOS晶體管47～49、及電容器50。

晶體管40的一端連接在對應(yīng)的位線BL，將控制信號BLS供給至晶體管40的柵極。晶體管41的一端連接在晶體管40的另一端，晶體管41的另一端連接在節(jié)點SCOM，將控制信號BLC供給至晶體管41的柵極。晶體管42的一端連接在節(jié)點SCOM，晶體管42的另一端連接在節(jié)點SSRC，將控制信號BLX供給至晶體管42的柵極。晶體管43的一端連接在節(jié)點SCOM，晶體管43的另一端連接在節(jié)點SEN，將控制信號XXL供給至晶體管43的柵極。晶體管44的一端連接在節(jié)點SSRC，晶體管44的另一端連接在節(jié)點SEN，將控制信號HLL供給至晶體管44的柵極。晶體管45的一端連接在節(jié)點SCOM，晶體管45的另一端連接在節(jié)點SRCGND，晶體管45的柵極連接在節(jié)點INV＿S。晶體管46的一端連接在節(jié)點SEN，晶體管46的另一端連接在電源端子，將控制信號BLQ供給至晶體管46的柵極。晶體管47的一端連接在匯流排LBUS，晶體管47的柵極連接在節(jié)點SEN。晶體管48的一端連接在晶體管47的另一端，晶體管48的另一端連接在電源端子，將控制信號STB供給至晶體管48的柵極。晶體管49的一端連接在節(jié)點SSRC，晶體管49的另一端連接在電源端子，晶體管49的柵極連接在節(jié)點INV＿S。電容器50的一端連接在節(jié)點SEN，電容器50的另一端連接在時脈CLK。

傳感放大器部SA經(jīng)由匯流排LBUS連接在數(shù)據(jù)鎖存器DL。數(shù)據(jù)鎖存器DL包含2個反相器電路，且連接在節(jié)點INV＿S。

另外，施加至連接在晶體管46、48、49的另一端的電源端子的電壓為VDDSA。VDDSA例如為2.5V。施加至節(jié)點SRCGND的電壓例如為VSS。VSS例如為0V。VDDSA及VSS的電壓值并不限定于此，能夠進行各種變更。

此外，傳感放大器模塊12的構(gòu)成也能夠為其他構(gòu)成。關(guān)于傳感放大器模塊12的構(gòu)成，例如也能夠?qū)⒕w管47設(shè)為n通道MOS晶體管。在此情況下，數(shù)據(jù)鎖存器DL連接在晶體管48的一端。

[1-1-4]存儲元晶體管MT的閾值分布

使用圖4對存儲元晶體管MT的閾值電壓分布進行說明。圖4的縱軸表示存儲元晶體管MT的數(shù)量，橫軸表示閾值電壓Vth。

圖4(a)是說明能夠存儲2值(1位)的存儲元晶體管MT的閾值電壓分布的圖。存儲1位數(shù)據(jù)的存儲元晶體管MT能夠獲取2個閾值中的任一者。圖4(a)所示的較低的閾值電壓分布為刪除狀態(tài)，例如分配有數(shù)據(jù)“1”。另一方面，較高的閾值電壓分布為寫入狀態(tài)，例如分配有數(shù)據(jù)“0”。

圖4(b)是說明能夠存儲多值(2位以上)的存儲元晶體管MT的閾值電壓分布的圖。在以下的實施方式中，以能夠存儲2位的存儲元晶體管MT為例進行說明。另外，以下的實施方式也能夠應(yīng)用于能夠存儲3位以上的存儲元晶體管MT。

如圖示般，存儲2位數(shù)據(jù)的存儲元晶體管MT能夠獲取4個閾值中的任一者。如果將圖4(b)所示的閾值電壓分布從低至高依序設(shè)為閾值電壓分布E、A、B、C，則閾值電壓分布E、A、B、C分別例如分配有2位的數(shù)據(jù)“11”、“01”、“00”、“10”。分配在各閾值電壓分布的數(shù)據(jù)并不限定于此，能夠進行各種變更。

此外，圖4(b)所示的讀出電壓VA設(shè)定在閾值電壓分布E、A間，讀出電壓VB設(shè)定在閾值電壓分布A、B間，閾值電壓VC設(shè)定在閾值電壓分布B、C間。被施加有讀出電壓的存儲元晶體管MT能夠根據(jù)所存儲的數(shù)據(jù)而接通或斷開，從而能夠判定其閾值電壓相對于讀出電壓較高或較低。讀出通過電壓VREAD是較最高的閾值電壓分布的上限高的電壓，被施加有VREAD的存儲元晶體管MT不管所存儲的數(shù)據(jù)而均接通。

[1-2]動作

[1-2-1]ABL方式的傳感方法

使用圖5對ABL方式的傳感方法進行說明。ABL方式的傳感方法使用全部位線BL進行讀出動作。

在時刻t0，定序器17將控制信號BLS、BLC、HLL設(shè)為“H”位準(zhǔn)而將晶體管40、41、44設(shè)為接通狀態(tài)。此外，定序器17將控制信號BLX的電壓設(shè)為例如0.7+Vth。由此，晶體管42將節(jié)點SSRC及節(jié)點SCOM間的電位差箝位于特定的電壓。節(jié)點INV＿S為“L”位準(zhǔn)，晶體管49成為接通狀態(tài)且晶體管45成為斷開狀態(tài)。由此，位線BL經(jīng)由晶體管49、42、41、40而被充電，從而位線BL的電壓成為VBL。VBL例如為0.5V。此外，電容器50經(jīng)由晶體管49、44而被充電。由此，節(jié)點SEN的電壓上升而成為“H”位準(zhǔn)。另外，控制信號BLX的電壓值、及位線BL所被充電的電壓值并不限定于此，能夠進行各種變更。

在時刻t1，定序器17將控制信號HLL設(shè)為“L”位準(zhǔn)而將晶體管44設(shè)為斷開狀態(tài)。

在時刻t2，定序器17將控制信號XXL設(shè)為“H”位準(zhǔn)而將晶體管43設(shè)為接通狀態(tài)。在選擇存儲元為接通狀態(tài)的情況下，電容器50經(jīng)由晶體管43、41、40對位線BL放電。由此，節(jié)點SEN的電壓下降至“L”位準(zhǔn)，從而晶體管47成為接通狀態(tài)。在選擇存儲元為斷開狀態(tài)的情況下，電容器50不放電，節(jié)點SEN的電壓維持在“H”位準(zhǔn)。在節(jié)點SEN的電壓維持“H”位準(zhǔn)時，晶體管47為斷開狀態(tài)。

在時刻t3，定序器17將控制信號STB設(shè)為“L”位準(zhǔn)而將晶體管48設(shè)為接通狀態(tài)。在選擇存儲元為接通狀態(tài)的情況下，晶體管47成為接通狀態(tài)，故而節(jié)點INV＿S的電壓經(jīng)由晶體管48、47而被充電從而成為“H”位準(zhǔn)。在選擇存儲元為斷開狀態(tài)的情況下，晶體管47成為斷開狀態(tài)，故而節(jié)點INV＿S的電壓維持“L”位準(zhǔn)。繼而，定序器17將控制信號STB設(shè)為“H”位準(zhǔn)而將晶體管48設(shè)為斷開狀態(tài)。由此，數(shù)據(jù)鎖存器DL的節(jié)點INV＿S能夠保持讀出結(jié)果。

在時刻t4，定序器17將控制信號BLS、BLC、BLX、XXL設(shè)為“L”位準(zhǔn)而將晶體管40、41、42、43設(shè)為斷開狀態(tài)。如此，位線BL放電，其電壓成為VSS，定序器17結(jié)束讀出動作。

[1-2-2]多值數(shù)據(jù)的讀出方法

第一實施方式的半導(dǎo)體存儲裝置1存在如下情況，即在讀出存儲有多值數(shù)據(jù)的存儲元的數(shù)據(jù)的情況下，使用多個讀出電壓連續(xù)地進行讀出動作。為了對存儲元施加多個讀出電壓，半導(dǎo)體存儲裝置1能夠使用使施加至字線WL的電壓變化的方法(方法1)、及使施加至源極線CELSRC的電壓變化的方法(方法2)。以下，以連續(xù)地進行使用讀出電壓VA的數(shù)據(jù)的判定(AR動作)、使用讀出電壓VC的數(shù)據(jù)的判定(CR動作)的情況為例進行說明。

使用圖6對方法1的讀出動作進行說明。在圖6中，為了便于圖示，將選擇字線表示為WL＿sel，將非選擇字線表示為WL＿usel，將非選擇選擇柵極線表示為USGD，將非選擇選擇柵極線表示為USGS。此外，將讀出電壓VC與讀出電壓VA的差設(shè)為ΔAC。

首先，進行AR動作。

在時刻t0，行解碼器11將選擇字線WL＿sel的電壓設(shè)為VA，將非選擇字線WL＿usel及選擇柵極線SGD、SGS的電壓設(shè)為VREAD，將源極線CELSRC及非選擇選擇柵極線USGD、USGS的電壓設(shè)為VSRC。VSRC是在讀出動作時施加至源極線CELSRC的電壓，能夠根據(jù)讀出方法、及判定的閾值電壓而進行各種變更。傳感放大器模塊12進行位線BL的充電，從而位線BL的電壓成為VBL。

在時刻t1，定序器17將控制信號STB設(shè)為“L”位準(zhǔn)，傳感放大器模塊12判定選擇存儲元的閾值電壓是否為讀出電壓VA以下。繼而，定序器17將控制信號STB設(shè)為“H”位準(zhǔn)，將讀出結(jié)果保持在數(shù)據(jù)鎖存器DL而結(jié)束AR動作。

繼而，進行CR動作。

在時刻t2，行解碼器11將選擇字線WL＿sel的電壓設(shè)為VC。此時，選擇字線WL＿sel的電壓從VA僅上升ΔAC而成為VC。

在時刻t3，定序器17將控制信號STB設(shè)為“L”位準(zhǔn)，并判定讀出結(jié)果。繼而，定序器17將控制信號STB設(shè)為“H”位準(zhǔn)，將讀出結(jié)果保持在數(shù)據(jù)鎖存器DL而結(jié)束CR動作。

在時刻t4，行解碼器11將選擇字線WL＿sel、非選擇字線WL＿usel、源極線CELSRC、選擇柵極線SGD、SGS、及非選擇選擇柵極線USGD、USGS的電壓設(shè)為VSS，結(jié)束讀出動作。

繼而，使用圖7對方法2的讀出動作進行說明。

在開始進行讀出動作時，選擇字線WL＿sel、非選擇字線WL＿usel、位線BL、源極線CELSRC、及非選擇選擇柵極線USGD、USGS的電壓分別為VSS?？刂菩盘朣TB被設(shè)定為“H”位準(zhǔn)。

首先，進行AR動作。

在時刻t0，行解碼器11將選擇字線WL＿sel的電壓設(shè)為VA，將非選擇字線WL＿usel及選擇柵極線SGD、SGS的電壓設(shè)為VREAD，將源極線CELSRC及非選擇選擇柵極線USGD、USGS的電壓設(shè)為VSRC。傳感放大器模塊12進行位線BL的充電，從而位線BL的電壓成為VBL。

在時刻t1，定序器17將控制信號STB設(shè)為“L”位準(zhǔn)，并判定讀出結(jié)果。繼而，定序器17將控制信號STB設(shè)為“H”位準(zhǔn)，將讀出結(jié)果保持在數(shù)據(jù)鎖存器DL，結(jié)束AR動作。

繼而，進行CR動作。

在時刻t2，行解碼器11使源極線CELSRC、及非選擇選擇柵極線USGD、USGS的電壓下降ΔVC。此時，VA－(VSRC－ΔAC)與VC－VSRC相等。由此，選擇存儲元的控制柵極及通道之間的電壓差成為與圖6中說明的CR動作相同的狀態(tài)。通過使施加至非選擇選擇柵極線USGD、USGS的電壓與源極線CELSRC一致而提高動作速度。

在時刻t3，定序器17將控制信號STB設(shè)為“L”位準(zhǔn)，并判定讀出結(jié)果。繼而，定序器17將控制信號STB設(shè)為“H”位準(zhǔn)，將讀出結(jié)果保持在數(shù)據(jù)鎖存器DL，結(jié)束CR動作。

在時刻t4，行解碼器11將選擇字線WL＿sel、非選擇字線WL＿usel、源極線CELSRC、選擇柵極線SGD、SGS、及非選擇選擇柵極線USGD、USGS的電壓設(shè)為VSS，結(jié)束讀出動作。

另外，在讀出動作時，如果源極線CELSRC的電壓變化，則流過連接有非選擇字線的存儲元晶體管MT的電流量盡管微小但也會隨之增加。該增加量能夠通過傳感放大器模塊12縮短傳感時間而修正。此外，該增加量也能夠通過使控制信號BLC的電壓變化來限制供給至位線BL的電流而修正。

[1-3]第一實施方式的效果

在半導(dǎo)體存儲裝置中，在連續(xù)地讀出存儲有多值的存儲元的數(shù)據(jù)的情況下，如圖6所示，通過使施加至選擇字線WL的電壓上升而判定讀出數(shù)據(jù)。然而，存在因微細(xì)化所伴隨之字線的配線電阻增加而由字線所致的延遲增大、動作變慢的情況。

因此，第一實施方式的半導(dǎo)體存儲裝置1在連續(xù)地讀出數(shù)據(jù)的情況下，通過使源極線CELSRC的電壓下降而使施加至選擇存儲元的電壓變化。具體而言，將施加至字線WL的電壓固定，且改變源極線CELSRC的電壓位準(zhǔn)，由此將所需的電壓差施加至存儲元晶體管MT的控制柵極與通道間。源極線CELSRC設(shè)置有多個支路配線，故而配線電阻較字線WL低而延遲較小。

由此，第一實施方式的半導(dǎo)體存儲裝置1能夠使由配線所致的延遲變小，從而能夠使連續(xù)的讀出動作的速度高速化。

另外，在從較高的閾值電壓的判定進行較低的閾值電壓的判定的情況下，例如在使AR動作與CR動作的順序顛倒的情況下，通過使字線WL或源極線CELSRC的電壓上升而能夠獲得相同的效果。

[2]第二實施方式

第二實施方式的半導(dǎo)體存儲裝置1以位線屏蔽方式進行讀出動作。讀出動作的方式與第一實施方式不同。以下，僅對與第一實施方式不同的方面進行說明。

[2-1]動作

[2-1-1]位線屏蔽方式的傳感方法

使用圖8對位線屏蔽方式的傳感方法進行說明。位線屏蔽方式的傳感方法例如是選擇一半的位線BL進行讀出動作。

在位線屏蔽方式的讀出動作中，將選擇位線設(shè)為BL＿sel，將非選擇位線設(shè)為BL＿usel。例如，選擇位線BL＿sel是排列在第偶數(shù)號的位線BL，非選擇位線BL＿usel是排列在第奇數(shù)號的位線BL。該組合能夠進行各種變更，例如關(guān)于所排列的位線BL，也能夠每隔4個設(shè)定為選擇位線BL＿sel。

在時刻t0，定序器17將控制信號BLS、BLC、BLX、HLL設(shè)為“H”位準(zhǔn)而將晶體管40、41、42、44設(shè)為接通狀態(tài)。

連接有選擇位線BL＿sel的傳感放大器模塊12的節(jié)點INV＿S為“L”位準(zhǔn)，晶體管49成為接通狀態(tài)且晶體管45成為斷開狀態(tài)。由此，選擇位線BL＿sel經(jīng)由晶體管49、42、41、40而被充電，從而選擇位線BL＿sel的電壓成為VBL。此外，電容器50經(jīng)由晶體管49、44而被充電。由此，節(jié)點SEN的電壓上升而成為“H”位準(zhǔn)。信號BLC在位線BL的充電時例如設(shè)定為0.5V+Vth。另外，控制信號BLC的電壓值并不限定于此，能夠進行各種變更。

連接有非選擇位線BL＿usel的傳感放大器模塊12的節(jié)點INV＿S為“H”位準(zhǔn)，晶體管49成為斷開狀態(tài)且晶體管45成為接通狀態(tài)。由此，非選擇位線BL＿usel經(jīng)由晶體管45、41、40而連接在節(jié)點SRCGND，電容器50經(jīng)由晶體管43、45而連接在節(jié)點SRCGND。由此，非選擇位線BL＿usel及電容器50未被充電，非選擇位線BL＿usel作為降低讀出動作時的噪聲的屏蔽線而發(fā)揮功能。另外，此時的非選擇位線BL＿usel的電壓成為施加至源極線CELSRC的電壓即VSRC。

在時刻t1，定序器17將控制信號BLC、BLX、HLL設(shè)為“L”位準(zhǔn)而將晶體管41、42、44設(shè)為斷開狀態(tài)。如果晶體管41成為斷開狀態(tài)，則位線BL的電壓對應(yīng)于選擇存儲元中所存儲的數(shù)據(jù)而變化。

在選擇存儲元存儲有數(shù)據(jù)“0”的情況下，選擇存儲元成為斷開狀態(tài)。此時，選擇位線BL＿sel的電壓維持在VBL。

在選擇存儲元存儲有數(shù)據(jù)“1”的情況下，選擇存儲元成為接通狀態(tài)。此時，充電至選擇位線BL＿sel的電荷向源極線CELSRC放電。由此，選擇位線BL＿sel的電壓成為VSS。

在時刻t2，定序器17將控制信號XXL設(shè)為“H”位準(zhǔn)而將晶體管43設(shè)為接通狀態(tài)。此外，定序器17將控制信號BLC的電壓設(shè)為0.4+Vth。由此，晶體管41將節(jié)點SCOM與位線BL間的電位差箝位于特定的電壓。另外，控制信號BLC的電壓值并不限定于此，能夠進行各種變更。

在選擇存儲元為接通狀態(tài)的情況下，電容器50經(jīng)由晶體管43、41、40對位線BL放電。由此，節(jié)點SEN的電壓下降至“L”位準(zhǔn)為止，從而晶體管47成為接通狀態(tài)。

在選擇存儲元為斷開狀態(tài)的情況下，電容器50不放電而節(jié)點SEN的電壓維持在“H”位準(zhǔn)。由此，節(jié)點SEN的電壓維持“H”位準(zhǔn)而晶體管47成為斷開狀態(tài)。

在時刻t3，定序器17將控制信號STB設(shè)為“L”位準(zhǔn)而將晶體管48設(shè)為接通狀態(tài)。在選擇存儲元為接通狀態(tài)的情況下，晶體管47成為接通狀態(tài)，故而節(jié)點INV＿S的電壓經(jīng)由晶體管48、47被充電而成為“H”位準(zhǔn)。在選擇存儲元為斷開狀態(tài)的情況下，晶體管47成為斷開狀態(tài)，故而節(jié)點INV＿S的電壓維持“L”位準(zhǔn)。繼而，定序器17將控制信號STB設(shè)為“H”位準(zhǔn)而將晶體管48設(shè)為斷開狀態(tài)。由此，數(shù)據(jù)鎖存器DL的節(jié)點INV＿S能夠保持讀出結(jié)果。

在時刻t4，定序器17將控制信號BLS、BLC、XXL設(shè)為“L”位準(zhǔn)而將晶體管40、41、43設(shè)為斷開狀態(tài)。如此，位線BL放電，其電壓成為VSS，定序器17結(jié)束讀出動作。

[2-1-2]多值的讀出方法

第二實施方式的半導(dǎo)體存儲裝置1與第一實施方式同樣地，能夠使用方法1及方法2的讀出方法。以下，以連續(xù)地進行AR動作及CR動作的情況為例進行說明。

使用圖9對使用BL屏蔽方式的方法1的讀出方法進行說明。

在時刻t0，傳感放大器模塊12對選擇位線BL＿sel進行充電，從而選擇位線BL的電壓成為VBL。非選擇位線BL＿usel被從源極線CELSRC充電，從而非選擇位線BL＿usel的電壓成為VSRC。其他動作與圖6相同。另外，圖9的未圖示的數(shù)據(jù)的傳感方法與圖6中所說明的動作不同。

繼而，使用圖10對使用BL屏蔽方式的方法2的讀出方法進行說明。

在時刻t0，傳感放大器模塊12進行位線BL的充電，從而位線BL的電壓成為VBL。非選擇位線BL＿usel被從源極線CELSRC充電，從而非選擇位線BL＿usel的電壓成為VSRC。

在時刻t2，隨著源極線CELSRC的電壓的下降而選擇位線BL的電壓成為VBL－ΔAC，非選擇位線BL＿usel的電壓成為VA－(VSRC－ΔAC)。其他動作與圖7相同。另外，圖10的未圖示的數(shù)據(jù)的傳感方法與圖7中所說明的動作不同。

另外，與第一實施方式同樣地，在讀出動作時，如果源極線CELSRC的電壓變化，則流過連接有非選擇字線的存儲元晶體管MT的電流量盡管微小但也會隨之增加。該增加量是通過與第一實施方式相同的方法而修正。

[2-2]第二實施方式的效果

根據(jù)第二實施方式的半導(dǎo)體存儲裝置1，通過使源極線CELSRC的電壓下降，能夠獲得與第一實施方式相同的效果。

此外，第二實施方式的半導(dǎo)體存儲裝置1使用位線屏蔽方式的傳感方法，故而讀出數(shù)據(jù)的輸出較第一實施方式更高速，且能夠降低消耗電力。

[3]第三實施方式

第三實施方式的半導(dǎo)體存儲裝置1通過多個讀出指令而分開使用第一實施方式的讀出動作及第二實施方式的讀出動作。

使用圖11對用于半導(dǎo)體存儲裝置1的讀出動作的指令CMD進行說明。半導(dǎo)體存儲裝置1能夠進行例如2種讀出動作。此處，將與指令CMDA對應(yīng)的讀出動作設(shè)為讀出A，將與指令CMDB對應(yīng)的讀出動作設(shè)為讀出B。讀出A是使用例如ABL方式的方法1的讀出動作，讀出B是使用例如ABL方式的方法2的讀出動作。將該指令的分配設(shè)為情況1。

如果定序器17接收到指令CMDA，繼而接收到地址信號ADD，則執(zhí)行讀出A。讀出時間T_RA例如為60μs。另一方面，如果定序器17接收到指令CMDB，繼而接收到地址信號ADD，則執(zhí)行讀出B。讀出時間T_RB例如為45μs。如上所述，讀出B是較讀出A更高速的讀出動作。如上所述，讀出時間根據(jù)所使用的讀出動作而各不相同。

如圖12所示，第一實施方式的讀出動作、及第二實施方式的讀出動作能夠分配在不同的指令CMD。除所述情況1的組合以外，例如也能夠如情況2般設(shè)使用ABL方式的方法1的讀出動作與指令CMDA對應(yīng)，且設(shè)使用BL屏蔽方式的方法2的讀出動作與指令CMDB對應(yīng)，也能夠如情況3般設(shè)使用BL屏蔽方式的方法1的讀出動作與指令CMDA對應(yīng)，且設(shè)使用ABL方式的方法2的讀出動作與指令CMDB對應(yīng)。此外，也存在如圖12所示的組合。

如上所述，第三實施方式的半導(dǎo)體存儲裝置1能夠?qū)BL方式或位線屏蔽方式、進而方法1的讀出方法及方法2的讀出方法分別組合而使用。由此，第三實施方式的半導(dǎo)體存儲裝置1能夠根據(jù)客戶的要求而變更應(yīng)用于指令CMD的讀出動作的種類，從而能夠選擇適合于用途的讀出動作。

另外，讀出動作及對應(yīng)的指令的個數(shù)并不限定于此，也能夠為3種以上。該情況也同樣地，能夠通過對各個指令CMD分配不同的讀出動作而選擇適合于用途的讀出動作。

[4]第四實施方式

第四實施方式的半導(dǎo)體存儲裝置1在存儲有數(shù)據(jù)的存儲元的閾值電壓漂移的情況下，對探索讀出電壓的最佳值的第二讀出動作應(yīng)用第二實施方式的讀出動作。以下，僅對與第一～第三實施方式不同的方面進行說明。

[4-1]關(guān)于閾值電壓的漂移

使用圖13對存儲元晶體管MT的閾值電壓的漂移進行說明。存儲元晶體管MT例如受到寫入后的編程干擾及讀出后的讀出干擾的影響。如果受到該影響，則存在存儲元晶體管MT的閾值電壓例如如圖13所示般向負(fù)側(cè)漂移的情況。

此時，在預(yù)先設(shè)定的讀出電壓下，存在無法從存儲元晶體管MT正確地讀出數(shù)據(jù)而位錯誤率增加的情況。此處，位錯誤率表示所讀出的數(shù)據(jù)中所含的錯誤位的比率。

因此，對位錯誤率增加的頁面執(zhí)行使讀出電壓最佳化的漂移讀出。由此，能夠減少從存儲元晶體管MT讀出的數(shù)據(jù)的錯誤位的數(shù)量。所謂漂移讀出是指使用從預(yù)先設(shè)定的讀出電壓值漂移的電壓值進行的讀出動作，漂移讀出中所使用的讀出電壓的最佳值取決于第二讀出動作。

[4-2]第二讀出動作

繼而，對第二讀出動作進行說明。

第二讀出動作例如是在位錯誤率超過任意值時執(zhí)行且探索存儲元晶體管MT的閾值電壓分布的讀出動作。第二讀出動作使用屏蔽讀出方式。在第二讀出動作中，使讀出電壓每次變化固定量而使用各讀出電壓讀出數(shù)據(jù)。定序器17設(shè)置以與各閾值電壓分布對應(yīng)的讀出電壓為中心的探索區(qū)域，且在各讀出電壓的每一者執(zhí)行第二讀出動作的情況較多。而且，在該探索區(qū)域內(nèi)，基于錯誤位數(shù)最少的電壓而決定讀出電壓的最佳值，并使用該最佳值執(zhí)行漂移讀出。

使用圖14，以對連接在位線BL的存儲元晶體管MT進行尋找讀出電壓VA的最佳值的第二讀出動作、及使讀出電壓最佳化的漂移讀出的情況為例進行說明。

首先，進行第二讀出動作。

在時刻t0，行解碼器11將選擇字線WL＿sel的電壓設(shè)為AR＿search。AR＿search高于VA，例如設(shè)定為閾值電壓分布A內(nèi)的值。

此外，行解碼器11將非選擇字線WL＿usel、選擇柵極線SGD、及選擇柵極線SGS的電壓設(shè)為VREAD，將源極線CELSRC及非選擇選擇柵極線USGD、USGS的電壓設(shè)為VSRC。關(guān)于VSRC，AR＿search－VSRC的值例如設(shè)定為閾值電壓分布E內(nèi)的值。

傳感放大器模塊12對選擇位線BL＿sel進行充電，從而選擇位線BL＿sel的電壓成為VBL。另一方面，非選擇位線BL＿usel的電壓被從源極線CELSRC充電而成為VSRC。此外，傳感放大器模塊12在時刻t1之前傳感選擇存儲元的讀出結(jié)果。

在時刻t1，行解碼器11使源極線CELSRC及非選擇選擇柵極線USGD、USGS的電壓僅下降Δsearch。Δsearch能夠設(shè)定為任意值。選擇位線BL＿sel及非選擇位線BL＿usel的電壓隨著源極線CELSRC的電壓降低而僅降低Δsearch。傳感放大器模塊12在時刻t2之前傳感選擇存儲元的讀出結(jié)果。

在時刻t2，行解碼器11使源極線CELSRC及非選擇選擇柵極線USGD、USGS的電壓僅下降Δsearch。選擇位線BL＿sel及非選擇位線BL＿usel的電壓隨著源極線CELSRC的電壓降低而僅降低Δsearch。傳感放大器模塊12在時刻t3之前傳感選擇存儲元的讀出結(jié)果。

從時刻t3至?xí)r刻t4重復(fù)進行源極線CELSRC及非選擇選擇柵極線USGD、USGS的電壓的下降及讀出結(jié)果的傳感。重復(fù)進行該等動作的次數(shù)能夠設(shè)定為任意的次數(shù)。重復(fù)下降后的選擇字線WL＿sel的電壓與選擇位線BL＿sel的電壓差例如設(shè)定為閾值電壓分布A內(nèi)的值。

通過以上的動作而檢測出包含相鄰的閾值電壓分布E及閾值電壓分布A的波谷部分的閾值電壓分布。根據(jù)所檢測出的閾值電壓分布而計算與最小值對應(yīng)的閾值電壓，該閾值電壓成為讀出電壓的最佳值VSRCF。此處，VSRCF是在使施加至源極線CELSRC的電壓變化的讀出動作中施加至源極線CELSRC的電壓的最佳值。求出讀出電壓的最佳值的方法的一例例如記載在題為“半導(dǎo)體存儲裝置”的在2011年12月12日申請的日本專利申請案2011/271393號。該專利申請案的全部內(nèi)容通過參照而援用于本案說明書中。

繼而，進行漂移讀出。

在時刻t4，行解碼器11將源極線CELSRC及非選擇選擇柵極線USGD、USGS的電壓設(shè)為VSRCF。此時，選擇字線WL＿sel的電壓維持AR＿search，位線BL＿sel的電壓成為VBLF。VBLF的電壓值為VBL－(VSRC－VSRCF)。此外，傳感放大器模塊12在時刻t5之前傳感選擇存儲元的讀出結(jié)果。

在時刻t5，行解碼器11將選擇字線WL＿sel、非選擇字線WL＿usel、選擇柵極線SGD、SGS、源極線CELSRC、及非選擇選擇柵極線USGD、USGS的電壓設(shè)為VSS，結(jié)束第二讀出動作及漂移讀出。

[4-3]第四實施方式的效果

第四實施方式的半導(dǎo)體存儲裝置1對探索讀出電壓的最佳值的第二讀出動作應(yīng)用第二實施方式的讀出動作。由此，第四實施方式的半導(dǎo)體存儲裝置1能夠使第二讀出動作的速度高速化。

另外，第二讀出動作也能夠通過使源極線CELSRC的電壓上升而進行。在此情況下，如果列舉尋找VA的最佳值的第二讀出動作為例，則關(guān)于VSRC，AR＿search－VSRC的值例如設(shè)定為閾值電壓分布A內(nèi)的值。此外，重復(fù)上升后的AR＿search與源極線CELSRC的電壓的差例如設(shè)定為閾值電壓分布E內(nèi)的值。

此外，在將第二讀出動作的結(jié)果應(yīng)用于使施加至字線WL的電壓變化的讀出動作的情況下，例如以AR＿search－VSRCF＝VF－VSRC成立的方式設(shè)定的VF成為讀出電壓的最佳值。

此外，在針對讀出電壓VB及VC的第二讀出動作中，也能夠通過使施加至選擇字線WL＿sel及源極線CELSRC的電壓的初始值變更，而使用相同的方法尋找最佳值。即便在存儲元晶體管MT存儲有3位以上的數(shù)據(jù)的情況下，也能夠同樣地應(yīng)用本實施方式。

[5]第五實施方式

第五實施方式的半導(dǎo)體存儲裝置1在使用QPW(Quick pass write，快速通過寫入)方式的寫入動作中將第一實施方式及第二實施方式的讀出動作應(yīng)用于選擇存儲元的驗證。以下，僅對與第一～第四實施方式不同的方面進行說明。

[5-1]關(guān)于QPW方式

使用圖15在半導(dǎo)體存儲裝置1中對QPW方式進行說明。如果在寫入動作中使用QPW方式，則能夠縮窄進行寫入的存儲元的閾值電壓分布的寬度。

在向選擇存儲元的數(shù)據(jù)的寫入動作中進行編程動作及驗證動作。編程動作是對選擇存儲元施加編程脈沖電壓VPGM而使閾值電壓漂移的動作。驗證動作是通過使用驗證電壓的讀出動作而確認(rèn)選擇存儲元的閾值電壓的動作。

圖15表示通過編程動作使選擇存儲元的閾值電壓漂移的情況。QPW方式使用2種驗證電壓VH、VL。驗證電壓VH是通過寫入動作而漂移的成為選擇存儲元的最終目標(biāo)的閾值電壓。相對于此，驗證電壓VL設(shè)定為較驗證電壓VH低ΔVR。ΔVR能夠設(shè)定為任意值。

在編程動作時施加至位線BL的電壓根據(jù)通過驗證動作所確認(rèn)的選擇存儲元的閾值電壓而不同。在選擇存儲元的閾值電壓未達驗證電壓VL的情況下，對位線BL施加接地電壓VSS。在選擇存儲元的閾值電壓為驗證電壓VL以上且未達驗證電壓VH的情況下，對位線BL施加電壓VQPW。VQPW設(shè)定在VSS與VBL之間。在選擇存儲元的閾值電壓為驗證電壓VH以上的情況下，對位線BL施加電壓VBL。

由編程動作所致的選擇存儲元的閾值電壓的漂移量，在對位線BL施加VQPW的情況下較對位線BL施加VSS的情況下小。在對位線BL施加VBL的情況下，選擇存儲元的閾值電壓不會因編程動作而漂移。

選擇存儲元的閾值電壓通過進行復(fù)數(shù)次編程動作而分布為驗證電壓VL以上。在選擇存儲元的閾值電壓成為驗證電壓VH以上的情況下，向選擇存儲元的寫入動作結(jié)束。

如上所述，使用QPW方式的寫入動作能夠通過對閾值電壓接近驗證電壓VH的選擇存儲元進行對位線BL施加VQPW的編程動作而縮窄選擇存儲元的閾值電壓分布的寬度。

另外，QPW方式的詳細(xì)內(nèi)容記載在題為“非易失性半導(dǎo)體存儲裝置”的在2014年4月28日申請的美國專利申請案14/263,948號。此外，記載在題為“非易失性半導(dǎo)體存儲裝置”的在2009年9月21日申請的美國專利申請案12/563,296號。該等專利申請案的全部內(nèi)容通過參照而援用于本案說明書中。

[5-2]寫入動作

使用圖16對于半導(dǎo)體存儲裝置1使用QPW方式的寫入動作的詳細(xì)內(nèi)容進行說明。圖16表示1次驗證動作及編程動作。

首先，對驗證動作進行說明。

在時刻t0，行解碼器11將選擇字線WL＿sel的電壓設(shè)為驗證讀出電壓VR。VR設(shè)定為高于VH。

此外，行解碼器11將非選擇字線WL＿usel、選擇柵極線SGD、及選擇柵極線SGS的電壓設(shè)為VREAD，將源極線CELSRC及非選擇選擇柵極線USGD、USGS的電壓設(shè)為VSRC。VR－VSRC與驗證電壓VL對應(yīng)。此時，為了提高動作速度，施加至非選擇選擇柵極線USGD、USGS的電壓與源極線CELSRC一致。

傳感放大器模塊12對位線BL施加電壓，從而位線BL的電壓成為VBL。

傳感放大器模塊12在時刻t1之前傳感選擇存儲元的讀出結(jié)果。傳感的時序能夠在選擇字線WL＿sel的電壓與位線BL的電壓成為VR－VSRC以后適當(dāng)調(diào)整。VR－(VSRC+ΔVL)與驗證電壓VH對應(yīng)。

在時刻t1，行解碼器11使源極線CELSRC及非選擇選擇柵極線USGD、USGS的電壓僅下降ΔVL。

傳感放大器模塊12在時刻t2之前傳感選擇存儲元的讀出結(jié)果。傳感的時序能夠在選擇字線WL＿sel的電壓與位線BL的電壓僅下降ΔVL以后適當(dāng)調(diào)整。

在時刻t2，行解碼器11將選擇字線WL＿sel、非選擇字線WL＿usel、選擇柵極線SGD、SGS、源極線CELSRC、及非選擇選擇柵極線USGD、USGS的電壓設(shè)為VSS。

通過以上的驗證動作，傳感放大器模塊12的數(shù)據(jù)鎖存器DL保持確認(rèn)選擇存儲元的閾值電壓的結(jié)果。

繼而，對編程動作進行說明。

在時刻t3，傳感放大器模塊12根據(jù)保持在數(shù)據(jù)鎖存器DL的確認(rèn)選擇存儲元的閾值電壓的結(jié)果而對位線BL施加電壓。行解碼器11將選擇字線WL＿sel的電壓設(shè)為VPGM。由此，根據(jù)所連接的位線BL的電壓而對選擇存儲元進行寫入。此外，行解碼器11將非選擇字線WL＿usel的電壓設(shè)為編程通過電壓VPASS。VPASS小在VPGM，對控制柵極電極施加有VPASS的存儲元晶體管MT成為接通狀態(tài)。由此，能夠使連接在非選擇字線WL＿usel的存儲元晶體管MT為寫入禁止。此外，行解碼器11將源極線CELSRC的電壓設(shè)為VDD。

在時刻t4，傳感放大器模塊12將位線BL的電壓設(shè)為VSS。行解碼器11將選擇字線WL＿sel、非選擇字線WL＿usel、選擇柵極線SGD、SGS、及源極線CELSRC的電壓設(shè)為VSS，結(jié)束編程動作。

[5-3]第五實施方式的效果

第五實施方式的半導(dǎo)體存儲裝置1在使用QPW方式的寫入動作中，通過使源極線CELSRC下降而進行選擇存儲元的驗證動作。由此，與第一及第二實施方式同樣地，能夠縮短驗證動作的時間，從而能夠提高半導(dǎo)體存儲裝置1的寫入速度。

[6]第六實施方式

第六實施方式對具有積層有存儲元的構(gòu)造的半導(dǎo)體存儲裝置1應(yīng)用第一～第五實施方式。以下，僅對與第一～第五實施方式不同的方面進行說明。

[6-1]存儲單元陣列10的構(gòu)成

使用圖17對存儲單元陣列10的電路構(gòu)成進行說明。圖17表示一個區(qū)塊BLK。

區(qū)塊BLK例如具備4個串單元SU。各個串單元SU具備L個(L為1以上的自然數(shù))的NAND串NS。NAND串NS中所包含的存儲元晶體管MT的個數(shù)例如為8個。

位線BL是沿著Y方向設(shè)置，且L條位線BL并聯(lián)配置。各位線BL在多個區(qū)塊BLK間共通地連接在與同一列對應(yīng)的NAND串NS的選擇晶體管ST1的另一端。

字線WL設(shè)置成沿X方向及Y方向擴展的平面狀，且在每一區(qū)塊BLK中例如均設(shè)置有8條。8條字線WL分別隔著絕緣膜積層。各字線WL在各區(qū)塊BLK中共通地連接在與同一層對應(yīng)的存儲元晶體管MT的控制柵極。在同一串單元SU中，連接在同一字線WL的L個存儲元晶體管MT是作為頁面而處理。

選擇柵極線SGD在每一區(qū)塊BLK例如均設(shè)置有4條。各選擇柵極線SGD在各區(qū)塊BLK中共通地連接在對應(yīng)的串單元SU的各NAND串NS所包含的選擇晶體管ST1的柵極。

選擇柵極線SGS在每一區(qū)塊BLK例如均設(shè)置有1條。各選擇柵極線SGS在各區(qū)塊BLK中共通地連接在各NAND串NS所包含的選擇晶體管ST2的柵極。

源極線CELSRC例如共通地設(shè)置在多個區(qū)塊BLK間。源極線CELSRC在各區(qū)塊BLK中共通地連接在NAND串NS所包含的選擇晶體管ST2的另一端。

另外，區(qū)塊BLK在三維半導(dǎo)體存儲裝置中例如成為數(shù)據(jù)的刪除單位，但并不限定于此。其他刪除動作記載在題為“非易失性半導(dǎo)體存儲裝置”的在2011年9月18日申請的美國專利申請案13/235,389號、題為“非易失性半導(dǎo)體存儲裝置”的在2010年1月27日申請的美國專利申請案12/694,690號。該等專利申請案的全部內(nèi)容通過參照而援用于本案說明書中。

其次，使用圖18對存儲單元陣列10的剖面構(gòu)造進行說明。

首先，對形成在p型阱區(qū)域20上的存儲器洞MH的構(gòu)成進行說明。

存儲器洞MH形成有多個，且是從p型阱區(qū)域20上沿著Z方向設(shè)置。存儲器洞MH分別與1個NAND串NS對應(yīng)。在圖18中，為了便于說明，將包含3個NAND串NS的剖面表示為一例。此外，圖18所示的3個NAND串NS與同一區(qū)塊BLK且不同的串單元SU對應(yīng)。

在存儲器洞MH的側(cè)面依序設(shè)置有區(qū)塊絕緣膜23、絕緣膜24、及隧道氧化膜25。絕緣膜24是作為電荷儲存層發(fā)揮功能。在存儲器洞MH，在較隧道氧化膜25更靠內(nèi)側(cè)設(shè)置有半導(dǎo)體柱26。半導(dǎo)體柱26包含導(dǎo)電性的材料，例如為非摻雜的多晶硅。半導(dǎo)體柱26成為NAND串NS的電流路徑。

繼而，對設(shè)置在p型阱區(qū)域20上的配線層的構(gòu)成進行說明。半導(dǎo)體存儲裝置1在p型阱區(qū)域20上具備配線層30～35。

配線層30例如設(shè)置有4層，且是作為選擇柵極線SGS、及選擇晶體管ST2的柵極電極發(fā)揮功能。最下層的配線層30及隧道氧化膜25設(shè)置至形成在p型阱區(qū)域20的表面內(nèi)的n⁺型雜質(zhì)擴散區(qū)域21的附近為止。由此，如果選擇晶體管ST2成為接通狀態(tài)，則在NAND串NS與n⁺型雜質(zhì)擴散區(qū)域21間形成有電流路徑。

配線層31例如設(shè)置有8層，且設(shè)置在配線層30的上方。配線層31分別是作為對應(yīng)的字線WL及存儲元晶體管MT的控制柵極電極發(fā)揮功能。

配線層32例如設(shè)置有4層，且設(shè)置在配線層31的上方。配線層32是作為選擇柵極線SGD、及選擇晶體管ST1的柵極電極發(fā)揮功能。

配線層33設(shè)置有1層，且配置在配線層32的上方。配線層33連接在對應(yīng)的存儲器洞MH的半導(dǎo)體柱26，且是作為位線BL發(fā)揮功能。

配線層34設(shè)置有1層，且配置在配線層32與配線層33之間。配線層34是作為源極線CELSRC發(fā)揮功能。配線層34是經(jīng)由包含導(dǎo)電性的材料的接觸插塞27而連接在n⁺型雜質(zhì)擴散區(qū)域21。

配線層35設(shè)置有1層，且配置在配線層32與配線層33之間。配線層35是作為井線CPWELL發(fā)揮功能。配線層35是經(jīng)由包含導(dǎo)電性的材料的接觸插塞28而連接在形成在p型阱區(qū)域20的表面內(nèi)的p⁺型雜質(zhì)擴散區(qū)域22。電壓產(chǎn)生電路18能夠通過對井線CPWELL施加電壓而使p型阱區(qū)域20的電位變化。

另外，配線層30～32、及接觸插塞27、28沿X方向設(shè)置成平面狀。

以上的構(gòu)成沿X方向排列有多個，且1個串單元SU是由沿X方向排列的多個NAND串NS的集合構(gòu)成。

另外，存儲單元陣列10的構(gòu)成也能夠為其他構(gòu)成。關(guān)于存儲單元陣列10的構(gòu)成，例如記載在題為“三維積層非易失性半導(dǎo)體存儲器”的在2009年3月19日申請的美國專利申請案12/407,403號。此外，記載在題為“三維積層非易失性半導(dǎo)體存儲器”的在2009年3月18日申請的美國專利申請案12/406,524號、題為“非易失性半導(dǎo)體存儲裝置及其制造方法”的在2010年3月25日申請的美國專利申請案12/679,991號、題為“半導(dǎo)體存儲器及其制造方法”的在2009年3月23日申請的美國專利申請案12/532,030號。該等專利申請案的全部內(nèi)容通過參照而援用于本案說明書中。

[6-2]第六實施方式的效果

第六實施方式對具有積層有存儲元的構(gòu)造的半導(dǎo)體存儲裝置1應(yīng)用第一～第五實施方式的動作。在第六實施方式的半導(dǎo)體存儲裝置1中，源極線CELSRC的CR時間常數(shù)較字線WL的CR時間常數(shù)小1/4～1/10左右，且源極線CELSRC與字線WL間的CR時間常數(shù)的差較存儲元設(shè)置成平面的半導(dǎo)體存儲裝置大。其結(jié)果為，第六實施方式的半導(dǎo)體存儲裝置1能夠使動作高速化，其效果較對存儲元設(shè)置成平面的半導(dǎo)體存儲裝置應(yīng)用第一～第五實施方式的情況下大。

[7]其他

所述實施方式的半導(dǎo)體存儲裝置的特征在于具備：存儲元晶體管《MT》，能夠根據(jù)閾值而保持第一數(shù)據(jù)《閾值電壓分布E、圖4》與第二數(shù)據(jù)《閾值電壓分布A，圖4》；字線《WL》，連接在存儲元晶體管的柵極；及源極線《CELSRC》，電連接在存儲元晶體管的一端。而且，在所述存儲元的讀出動作中，對源極線在第一閾值的判定時施加第一電壓《VSRC，圖14》，且在第二閾值的判定時施加與第一電壓不同的第二電壓《VSRC－Δsearch，圖14》。

進而，對所述字線在所述第一閾值及所述第二閾值的判定時施加第三電壓《ARsearch，圖14》。

由此，能夠提高半導(dǎo)體存儲裝置的動作速度。

另外，實施方式并不限定于所述第一至第五實施方式，能夠進行各種變化。例如，所述ABL方式及位線屏蔽方式的傳感方法為一例，能夠根據(jù)傳感放大器模塊12的電路構(gòu)成而進行各種變更。此外，在讀出及寫入動作中，定序器17在各時刻產(chǎn)生控制信號的時序也能夠偏移。

此外，在所述各實施方式中，

(1)在讀出動作中，在A位準(zhǔn)的讀出動作對所選擇的字線施加的電壓例如為0V～0.55V之間。并不限定于此，也能夠設(shè)為0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一者之間。

在B位準(zhǔn)的讀出動作對所選擇的字線施加的電壓例如為1.5V～2.3V之間。并不限定于此，也能夠設(shè)為1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一者之間。

施加至C位準(zhǔn)的讀出動作所選擇的字線的電壓例如為3.0V～4.0V之間。并不限定于此，也能夠設(shè)為3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一者范圍。

作為讀出動作的時間(tR)，例如也能夠設(shè)為25μs～38μs、38μs～70μs、70μs～80μs之間。

(2)寫入動作如上所述包含編程動作與驗證動作。在寫入動作中，在編程動作時最初施加至所選擇的字線的電壓例如為13.7V～14.3V之間。并不限定于此，例如也能夠設(shè)為13.7V～14.0V、14.0V～14.6V的任一者之間。

也能夠改變對第奇數(shù)號的字線寫入時的最初施加至所選擇的字線的電壓、與對第偶數(shù)號的字線寫入時的最初施加至所選擇的字線的電壓。

在將編程動作設(shè)為ISPP方式(Incremental Step Pulse Program，增量階躍脈沖編程)時，作為上升的電壓，例如能夠列舉0.5V左右。

作為施加至非選擇的字線的電壓，例如能夠設(shè)為6.0V～7.3V之間。并不限定于該情況，例如能夠設(shè)為7.3V～8.4V之間，也能夠設(shè)為6.0V以下。

能夠根據(jù)非選擇的字線為第奇數(shù)號的字線或第偶數(shù)號的字線而改變施加的通過電壓。

作為寫入動作的時間(tProg)，例如能夠設(shè)為1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之間。

(3)在刪除動作中，最初對形成在半導(dǎo)體襯底上部且在上方配置有所述存儲元的井施加的電壓例如為12V～13.6V之間。并不限定于該情況，例如也能夠為13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V之間。

作為刪除動作的時間(tErase)，例如能夠設(shè)為3000μs～4000μs、4000μs～5000μs、5000μs～9000μs之間。

(4)存儲元的構(gòu)造具有隔著膜厚為4～10nm的隧道絕緣膜而配置在半導(dǎo)體襯底(硅襯底)上的電荷儲存層。該電荷儲存層能夠設(shè)為膜厚為2～3nm的SiN或SiON等絕緣膜與膜厚為3～8nm的多晶硅的積層構(gòu)造。此外，也能夠?qū)Χ嗑Ч柚刑砑覴u等金屬。在電荷儲存層之上具有絕緣膜。該絕緣膜例如具有隔在膜厚為3～10nm之下層High-k膜與膜厚為3～10nm之上層High-k膜之間的膜厚為4～10nm的硅氧化膜。High-k膜能夠列舉HfO等。此外，硅氧化膜的膜厚能夠厚于High-k膜的膜厚。在絕緣膜上隔著膜厚為3～10nm的材料而形成有膜厚為30nm～70nm的控制電極。此處，材料為TaO等金屬氧化膜、TaN等金屬氮化膜?？刂齐姌O能夠使用W等。

此外，能夠在存儲元間形成氣隙。

另外，已對本發(fā)明的實施方式進行了說明，但該等實施方式是作為示例而提出者，并非意圖限定發(fā)明的范圍。該等新穎的實施方式能以其他各種形態(tài)實施，且能夠在不脫離發(fā)明主旨的范圍內(nèi)進行各種省略、替換、變更。該等實施方式或其變化包含在發(fā)明的范圍及主旨中，并且包含在申請專利范圍所記載的發(fā)明及其均等的范圍內(nèi)。

[符號的說明]

1 半導(dǎo)體存儲裝置

10 存儲單元陣列

11 行解碼器

12 傳感放大器模塊

13 輸入輸出電路

14 數(shù)據(jù)輸入輸出緩沖器

15 地址解碼器

16 列選擇器

17 控制電路

18 電壓產(chǎn)生電路

19 狀態(tài)寄存器

20 p型阱區(qū)域

21 n⁺型雜質(zhì)擴散區(qū)域

22 p⁺型雜質(zhì)擴散區(qū)域

23 區(qū)塊絕緣膜

24 絕緣膜

25 隧道氧化膜

26 半導(dǎo)體柱

27～28 接觸插塞

30～35 配線層