本發(fā)明涉及一種閃存及其電流比較讀出電路，特別是涉及一種采用帶隙基準(zhǔn)源的嵌入式閃存(Eflash)及其電流比較讀出電路。

背景技術(shù)：

圖1為一般閃存結(jié)構(gòu)，包括存儲器陣列(Memory array)101、行譯碼(未示出)、列譯碼(CMUX)102、電流比較器讀出電路(Current comparator)103，存儲器陣列中每行字線WL/WLS與每列的位線Bitline相交處對應(yīng)一存儲單元bitcell，存儲器陣列中每行字線WL/WLS與參考位線Ref Bitline相交處對應(yīng)一參考存儲單元Ref bitcell；

存儲器單元電路如圖2，電路包括控制管NC1，NR1、選擇管NC2,NR2，選擇管NC2源極接地，NR2源極懸空，控制管NC1接bitline，NR1漏極接冗余位線Dummy Bitline，控制管NC1,NR1柵極連接WLS，選擇管NC2，NR2柵極連接WL。

存儲器陣列中每列位線Bitline和參考位線Ref Bitline連接至列譯碼的輸入，如圖3，列譯碼選擇信號Ybl_level1、Ybl_level2連接至NMOS管的柵極，位線Bitline連接至上面的NMOS管NcY1的漏極，上面的NMOS管NcY1的源極連接至下面的NMOS管NcY2的漏極，下面的NMOS管NcY2的源極為列譯碼輸出CL，高壓信號Vpos_rd連接至NMOS管NcYR1、NcYR2的柵極，參考位線Ref Bitline連接至上面的NMOS管NcYR1的漏極，上面的NMOS管NcYR1的源極連接至下面的NMOS管NcYR2的漏極，下面的NMOS管NcYR2的源極為列譯碼輸出CLref；

列譯碼輸出CL、CLref連接至電流比較器讀出電路(Current comparator)，如圖4，電流比較器讀出電路(Current comparator)由參考單元電流源Irefcell、偏置電流源Ibias、存儲單元電流源Icell、NMOS管NM0-1、PMOS管PM0-1以及反相器INV1-2組成，列譯碼輸出CLref連接至參考單元電流源Irefcell一端，參考單元電流源Irefcell一端另一端連接至NMOS管NM0漏極和NMOS管NM0、NM1柵極，NMOS管NM0、NM1源極接地，NMOS管NM1漏極接PMOS管PM0漏極和PMOS管PM0、PM1柵極，PMOS管PM0、PM1源極接電源Vpower，PMOS管PM1漏極接偏置電流源Ibias一端，偏置電流源Ibias另一端接存儲單元電流源Icell一端和反相器INV1輸入端，存儲單元電流源Icell另一端接列譯碼輸出CL，反相器INV1輸出端接反相器INV2輸入端，反相器INV2輸出端為電流比較器讀出電路(Current comparator)的輸出Dout。

然而，圖4所示的閃存結(jié)構(gòu)存在參考電流漂移問題，目前為了解決這個問題，一般采用圖5所示電路，用帶隙基準(zhǔn)產(chǎn)生參考電流，但是該結(jié)構(gòu)參考電流不能真實匹配位線上寄生負(fù)載對電流的影響，讀出性能差異較大。

可見，現(xiàn)有技術(shù)中的兩類電流比較讀出電路存在參考電流幅值漂移或寄生負(fù)載不匹配從而影響讀出精度的問題，因此，實有必要提出一種技術(shù)手段，以解決上述問題。

技術(shù)實現(xiàn)要素：

為克服上述現(xiàn)有技術(shù)存在的不足，本發(fā)明之目的在于提供一種嵌入式閃存及其電流比較讀出電路，其采用帶隙基準(zhǔn)源輸出產(chǎn)生偏置電流Ibias，消除了Ibias隨工藝、溫度、bitcell擦寫次數(shù)變化而產(chǎn)生的參考電流漂移。

本發(fā)明之另一目的在于提供一種嵌入式閃存及其電流比較讀出電路，其Ibias端以及Icell端所連接的冗余位線dummy bitline和位線bitline在設(shè)計制造過程中連線長度相同，并且線上所連接的bitcell數(shù)量一致，因此冗余位線dummy bitline和位線bitline寄生負(fù)載相同，這樣兩條信號線上寄生負(fù)載對電流的影響保持一致，消除了寄生負(fù)載不同對兩組電流所造成的電流差異。

為達(dá)上述及其它目的，本發(fā)明提出一種嵌入式閃存，包括：

行譯碼，用于在輸入信號控制下選擇對應(yīng)行并輸出字線/字線控制信號WL/WLS；

存儲器陣列，存儲器陣列中每行字線/字線控制信號WL/WLS與每列的位線Bitline相交處對應(yīng)一存儲單元bitcell，用于存儲信息，存儲器陣列中每行字線WL/WLS與冗余位線Dummy Bitline相交處對應(yīng)一冗余存儲單元Dummy bitcell，以于讀操作時匹配存儲單元電流以及參考電流兩端的容性/阻性負(fù)載，該存儲器陣列中每行字線WL/WLS連接至該行譯碼的輸出，該存儲器陣列中每列位線Bitline和冗余位線Dummy Bitline連接至列譯碼的輸入；

列譯碼，用于將選中的位線Bitline和冗余位線Dummy Bitline連接至電流比較讀出電路；

電流比較讀出電路，用于將選中存儲單元的信息轉(zhuǎn)換為數(shù)字信號輸出。

進(jìn)一步地，該存儲單元包括級聯(lián)的控制管Nc1、選擇管Nc2，選擇管Nc2源極接地，控制管Nc1漏極接位線Bitline，選擇管Nc2柵極連接字線WL，控制管Nc1柵極連接字線控制信號WLS。

進(jìn)一步地，該冗余存儲單元包括級聯(lián)的控制管NR1、選擇管NR2，選擇管NR2源極懸空，控制管NR1漏極接冗余位線Dummy Bitline，選擇管NR2柵極連接字線WL，控制管NR1柵極連接字線控制信號WLS

進(jìn)一步地，該控制管Nc1/NR1為SONOS器件，該選擇管Nc2/NR2為NMOS管。

進(jìn)一步地，該列譯碼由至少兩個NMOS管級聯(lián)形成。

進(jìn)一步地，該列譯碼包括第三NMOS管NcY1、第四NMOS管NcY2、第五NMOS管NYR1、第六NMOS管，列譯碼選擇信號Ybl_level1、Ybl_level2連接至第三NMOS管NcY1、第四NMOS管NcY2的柵極，位線Bitline連接至第三NMOS管NcY1的漏極，第三NMOS管NcY1的源極連接至第四NMOS管NcY2的漏極，第四NMOS管NcY2的源極為列譯碼輸出CL，高壓信號Vpos_rd連接至第五NMOS管NcYR1、第六NMOS管NcYR2的柵極，冗余位線Dummy Bitline連接至第五NMOS管NYR1的漏極，第五NMOS管NYR1的源極連接至第六NMOS管NYR2的漏極，第六NMOS管NYR2的源極為列譯碼輸出CLref。

進(jìn)一步地，所述電流比較讀出電路包括偏置電流源Ibias、存儲單元電流源Icell、第七NMOS管NM0、第一PMOS管PM0、第二PMOS管PM1以及第一反相器INV1、第二反相器INV2。

進(jìn)一步地，帶隙基準(zhǔn)源輸出vnbias連接至第七NMOS管NM0柵極，第七NMOS管NM0源極接地，第七NMOS管NM1漏極接第一PMOS管PM0漏極和第一PMOS管PM0、第二PMOS管PM1柵極，第一PMOS管PM0、第二PMOS管PM1源極接電源，第二PMOS管PM1漏極接偏置電流源Ibias一端和該列譯碼輸出CLref，該偏置電流源Ibias另一端接存儲單元電流源Icell一端和第一反相器INV1輸入端，該存儲單元電流源Icell另一端接該列譯碼輸出CL，該第一反相器INV1輸出端接該第二反相器INV2輸入端，該第二反相器INV2輸出端為該電流比較讀出電路的輸出Dout。

為達(dá)到上述目的，本發(fā)明還提供一種電流比較讀出電路，應(yīng)用于嵌入式閃存，其特征在于：該電流比較讀出電路采用帶隙基準(zhǔn)源輸出產(chǎn)生偏置電流源Ibias。

進(jìn)一步地，所述電流比較讀出電路包括偏置電流源Ibias、存儲單元電流源Icell、第七NMOS管NM0、第一PMOS管PM0、第二PMOS管PM1以及第一反相器INV1、第二反相器INV2，帶隙基準(zhǔn)源輸出vnbias連接至第七NMOS管NM0柵極，第七NMOS管NM0源極接地，第七NMOS管NM0漏極接第一PMOS管PM0漏極和第一PMOS管PM0、第二PMOS管PM1柵極，第一PMOS管PM0、第二PMOS管PM1源極接電源，第二PMOS管PM1漏極接偏置電流源Ibias一端和列譯碼輸出CLref，該偏置電流源Ibias另一端接存儲單元電流源Icell一端和第一反相器INV1輸入端，該存儲單元電流源Icell另一端接列譯碼輸出CL，該第一反相器INV1輸出端接該第二反相器INV2輸入端，該第二反相器INV2輸出端為該電流比較讀出電路的輸出Dout。

與現(xiàn)有技術(shù)相比，本發(fā)明一種嵌入式閃存及其電流比較讀出電路通過采用帶隙基準(zhǔn)源輸出產(chǎn)生偏置電流Ibias，消除了偏置電流Ibias隨工藝、溫度、bitcell擦寫次數(shù)變化而產(chǎn)生的參考電流漂移，同時，本發(fā)明Ibias端以及Icell端所連接的冗余位線dummy bitline和位線bitline在設(shè)計制造過程中連線長度相同，并且線上所連接的bitcell數(shù)量一致，因此冗余位線dummy bitline和位線bitline的寄生負(fù)載相同，這樣兩條信號線上寄生負(fù)載對電流的影響保持一致，消除了寄生負(fù)載不同對兩組電流所造成的電流差異，能夠明顯提高eflash的讀出可靠性。

附圖說明

圖1為一般閃存結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖2為一般閃存的位線生成電路的電路示意圖；

圖3為一般閃存的列譯碼電路的電路示意圖；

圖4為一般閃存采用Ref bitcell(參考位線單元)的讀出電路示意圖；

圖5為現(xiàn)有技術(shù)中另一種閃存結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖6為本發(fā)明一種嵌入式閃存的結(jié)構(gòu)示意圖；

圖7為本發(fā)明較佳實施例中存儲單元bitcell和冗余存儲單元Dummy bitcell的細(xì)部結(jié)構(gòu)；

圖8為本發(fā)明較佳實施例中列譯碼電路的示意圖；

圖9為本發(fā)明較佳實施例中電流比較讀出電路的電路示意圖。

具體實施方式

以下通過特定的具體實例并結(jié)合附圖說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點與功效。本發(fā)明亦可通過其它不同的具體實例加以施行或應(yīng)用，本說明書中的各項細(xì)節(jié)亦可基于不同觀點與應(yīng)用，在不背離本發(fā)明的精神下進(jìn)行各種修飾與變更。

圖6為本發(fā)明一種嵌入式閃存的結(jié)構(gòu)示意圖。如圖6所示，本發(fā)明一種嵌入式閃存包括：行譯碼(未示出)、存儲器陣列(Memory array)20、列譯碼(CMUX)40、電流比較讀出電路(Current comparator)50。

其中，行譯碼(未示出)為常用電路，用于在輸入信號控制下選擇對應(yīng)行并輸出字線/字線控制信號WL/WLS；存儲器陣列(Memory array)20為常規(guī)結(jié)構(gòu)，存儲器陣列中每行字線/字線控制信號WL/WLS與每列的位線Bitline相交處對應(yīng)一存儲單元bitcell，用于存儲信息，存儲器陣列中每行字線/字線控制信號WL/WLS與冗余位線Dummy Bitline相交處對應(yīng)一冗余存儲單元Dummy bitcell，其作用在于讀操作時匹配存儲單元電流以及參考電流兩端的容性/阻性負(fù)載,圖7為存儲單元bitcell和冗余存儲單元Dummy bitcell的細(xì)部結(jié)構(gòu)，每個存儲單元bitcell由SONOS器件Nc1、NMOS管Nc2組成，每個冗余存儲單元Dummy bitcell由SONOS器件NR1、NMOS管NR2組成；列譯碼(CMUX)40由NMOS管NcY1、NCY2、NYR1、NYR2組成，用于將選中的位線(bitcell)和冗余位線(Dummy Bitline)連接至電流比較讀出電路(Current comparator)50；電流比較讀出電路(Current comparator)50由偏置電流源Ibias、存儲單元電流源Icell、NMOS管NM1、PMOS管PM0-PM1以及反相器INV1-INV2組成，用于將選中存儲單元的信息轉(zhuǎn)換為數(shù)字信號輸出。

存儲器陣列中每行字線WL/WLS連接至行譯碼的輸出，如圖7，存儲單元/冗余存儲單元由SONOS器件和NMOS管級聯(lián)形成，存儲單元最下面的選擇管NMOS管Nc2源極接地vgnd，冗余存儲單元最下面的選擇管NMOS管NR2源極懸空，最上面的SONOS器件Nc1、NR1漏極接位線Bitline或冗余位線Dummy Bitline，最上面的SONOS器件Nc1、NR1的源極接下面的選擇管NMOS管Nc2、NR2的漏極，每行字線WL/WLS與位線Bitline或冗余位線Dummy Bitline交叉點對應(yīng)一存儲單元(bitcell)或冗余存儲單元(Dummy bitcell)。

存儲器陣列中每列位線Bitline和冗余位線Dummy Bitline連接至列譯碼40的輸入，如圖8所示，列譯碼選擇信號Ybl_level1、Ybl_level2連接至NMOS管NcY1、NcY2的柵極，位線Bitline連接至上面的NMOS管NcY1的漏極，上面的NMOS管NcY1的源極連接至下面的NMOS管NcY2的漏極，下面的NMOS管NcY2的源極為列譯碼輸出CL，高壓信號Vpos_rd連接至NMOS管NYR1、NYR2的柵極，冗余位線Dummy Bitline連接至上面的NMOS管NYR1的漏極，上面的NMOS管NcYR1的源極連接至下面的NMOS管NYR2的漏極，下面的NMOS管NYR2的源極為列譯碼輸出CLref。

列譯碼輸出CL、CLref連接至電流比較讀出電路(Current comparator)50，如圖9所示，電流比較讀出電路(Current comparator)由偏置電流源Ibias、存儲單元電流源Icell、NMOS管NM0、PMOS管PM0-PM1以及反相器INV1-INV2組成。帶隙基準(zhǔn)源輸出vnbias連接至NMOS管NM0柵極，NMOS管NM0源極接地，NMOS管NM1漏極接PMOS管PM0漏極和PMOS管PM0、PM1柵極，PMOS管PM0、PM1源極接電源Vpower，PMOS管PM1漏極接偏置電流源Ibias一端和列譯碼輸出CLref，偏置電流源Ibias另一端接存儲單元電流源Icell一端和反相器INV1輸入端，存儲單元電流源Icell另一端接列譯碼輸出CL，反相器INV1輸出端接反相器INV2輸入端，反相器INV2輸出端為電流比較器讀出電路(Current comparator)的輸出Dout。

以下將配合圖6-圖8說明本發(fā)明的具體工作過程：

1)當(dāng)本發(fā)明之嵌入式閃存(eflash)處于讀操作狀態(tài)，與地址對應(yīng)的bitcell柵級信號WL為高電平；CL預(yù)充電到0.6V，列譯碼(CMUX)40根據(jù)地址選擇CL與相對應(yīng)Bitline相連，CLref與相對應(yīng)冗余位線dummy Bitline相連；帶隙基準(zhǔn)源輸出基準(zhǔn)電壓產(chǎn)生參考電流Ibias。

2)位線電流bitcell current(Icell)通過列譯碼(CMUX)40直接傳輸?shù)诫娏鞅容^讀出電路，同Ibias比較，如果bitcell存儲數(shù)據(jù)“0”，Icell電流幅值大于Ibias電流幅值，電流比較讀出電路輸出dout輸出“0”；如果bitcell存儲數(shù)據(jù)“1”，Icell電流幅值小于Ibias電流幅值，電流比較讀出電路輸出dout輸出“1”。

可見，本發(fā)明一種嵌入式閃存及其電流比較讀出電路通過采用帶隙基準(zhǔn)源輸出產(chǎn)生偏置電流Ibias，消除了偏置電流Ibias隨工藝、溫度、bitcell擦寫次數(shù)變化而產(chǎn)生的參考電流漂移，同時，本發(fā)明Ibias端以及Icell端所連接的冗余位線dummy bitline和位線bitline在設(shè)計制造過程中連線長度相同，并且線上所連接的bitcell數(shù)量一致，因此冗余位線dummy bitline和位線bitline的寄生負(fù)載相同，這樣兩條信號線上寄生負(fù)載對電流的影響保持一致，消除了寄生負(fù)載不同對兩組電流所造成的電流差異，能夠明顯提高eflash的讀出可靠性。

上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進(jìn)行修飾與改變。因此，本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如權(quán)利要求書所列。