本發(fā)明涉及一種存儲器裝置及其寫入方法，尤其涉及一種電阻式存儲器裝置及其寫入方法。

背景技術：

非易失性存儲器具有存入的數(shù)據在斷電后也不會消失的優(yōu)點，因此是許多電子產品維持正常操作所必備的存儲元件。目前，電阻式隨機存取存儲器(resistive random access memory，RRAM)是業(yè)界積極發(fā)展的一種非易失性存儲器，其具有寫入操作電壓低、寫入抹除時間短、存儲時間長、非破壞性讀取、多狀態(tài)存儲、結構簡單以及所需面積小等優(yōu)點，在未來個人電腦和電子設備上極具應用潛力。

一般而言，在寫入數(shù)據至記憶胞時，電阻式存儲器裝置的控制單元通常是依據數(shù)據的邏輯電平來決定提供設定脈沖或重置脈沖給記憶胞。然而，在現(xiàn)有技術中，或有提供寬度及振幅相同的設定脈沖或重置脈沖給記憶胞，惟此種寫入方式會造成控制單元在讀取記憶胞時容易誤判記憶胞的寫入狀態(tài)。此外，在現(xiàn)有技術中，另有提供振幅相同但寬度漸增的設定脈沖或重置脈沖給記憶胞，惟此種寫入方式會增加電阻式存儲器裝置的控制單元設計時的復雜程度，額外增加制造成本。

技術實現(xiàn)要素：

本發(fā)明提供一種電阻式存儲器裝置及其寫入方法，可增加讀取記憶胞時其狀態(tài)判斷的準確性。

本發(fā)明的電阻式存儲器裝置的寫入方法包括：接收邏輯數(shù)據，判斷邏輯數(shù)據的邏輯電平，并且選擇一電阻式記憶胞；依據邏輯數(shù)據的邏輯電平，在寫入期間，提供設定信號至電阻式記憶胞，或者提供重置信號至電阻式記憶胞。設定信號包括第一設定脈沖以及與第一設定脈沖極性相反的第二設定脈 沖。重置信號包括第一重置脈沖以及與第一重置脈沖極性相反的第二重置脈沖。

本發(fā)明的電阻式存儲器裝置包括電阻式記憶胞陣列以及控制單元。電阻式記憶胞陣列包括多個電阻式記憶胞?？刂茊卧罱又岭娮枋接洃洶嚵??？刂茊卧靡越邮者壿嫈?shù)據，判斷邏輯數(shù)據的邏輯電平，并且從電阻式記憶胞當中選擇一電阻式記憶胞。依據邏輯數(shù)據的邏輯電平，在寫入期間，控制單元提供設定信號至電阻式記憶胞，或者提供重置信號至電阻式記憶胞。設定信號包括第一設定脈沖以及與第一設定脈沖極性相反的第二設定脈沖。重置信號包括第一重置脈沖以及與第一重置脈沖極性相反的第二重置脈沖。

基于上述，在本發(fā)明的范例實施例中，在寫入期間，設定信號當中的設定脈沖的極性相反，以及重置信號當中的重置脈沖的極性相反，此種寫入方式可增加讀取記憶胞時其狀態(tài)判斷的準確性。

為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1為本發(fā)明一實施例的電阻式記憶胞的能階概要示意圖；

圖2為本發(fā)明一實施例的電阻式存儲器裝置的概要示意圖；

圖3為本發(fā)明一實施例的電阻式記憶胞的元件結構的概要示意圖；

圖4為本發(fā)明一實施例的設定信號及重置信號的概要波形圖；

圖5為本發(fā)明另一實施例的設定信號及重置信號的概要波形圖；

圖6為本發(fā)明另一實施例的設定信號及重置信號的概要波形圖；

圖7為本發(fā)明另一實施例的設定信號及重置信號的概要波形圖；

圖8為本發(fā)明一實施例的電阻式記憶胞的電導率與信號數(shù)量的關系示意圖；

圖9、圖10A、圖10B、圖11、圖12、圖13A、圖13B、圖13C、圖13D為本發(fā)明不同實施例的設定信號的信號波形示意圖；

圖14為本發(fā)明一實施例的電阻式存儲器裝置的寫入方法的步驟流程圖。

附圖標記說明：

200：電阻式存儲器裝置；

210：電阻式記憶胞陣列；

212、214：電阻式記憶胞；

220：電流驗證單元；

230：控制單元；

DATA：邏輯數(shù)據；

BL：比特線；

SL：源極線；

IR1、IR2：讀取電流；

RESET：重置信號；

SET：設定信號；

312：第一金屬層；

314：第二金屬層；

RESET1、RESET2：重置脈沖；

SET1、SET2：設定脈沖；

T1、T2、T3、T4：脈沖寬度；

V1、V2、V3、V4：脈沖振幅。

具體實施方式

圖1為本發(fā)明一實施例的電阻式記憶胞的能階概要示意圖。請參考圖1，本實施例的電阻式記憶胞例如是一種多階儲存記憶胞(Multi-Level Cell，MLC)。此種電阻式記憶胞可以在其中儲存2個以上的數(shù)據比特，其“多階”指的是電荷充電有多個能階(即多個電壓值)，如此便能儲存多個比特的值于電阻式記憶胞中。如圖1所示，電阻式記憶胞的電壓值由低至高依序對應數(shù)據比特“11”、“10”、“01”及“00”。

圖2為本發(fā)明一實施例的電阻式存儲器裝置的概要示意圖。請參照圖2，本實施例的電阻式存儲器裝置200包括電阻式記憶胞陣列210、電流驗證單元220以及控制單元230。在本實施例中，電阻式記憶胞陣列210包括多個電阻式記憶胞212。電阻式記憶胞陣列210通過多條比特線BL耦接至電流驗證單元220，以及通過多條源極線SL耦接至控制單元230。每個電阻式記憶胞212可以包括開關元件，例如金氧半導場效晶體管或雙極性接面晶體管， 以及可變電阻元件，并且每個電阻式記憶胞212可以提供多個比特的儲存數(shù)據。

在本實施例中，電流驗證單元220可以是任何類型電流量測元件/電路。例如，感測放大器電路。電流驗證單元220可通過多條比特線BL耦接電阻式記憶胞212。電流驗證單元220用以在邏輯數(shù)據DATA被寫入電阻式記憶胞212時，驗證電阻式記憶胞212所產生的讀取電流IR1、IR2符合預設的參考電流，以表示控制單元230成功將邏輯數(shù)據DATA寫入電阻式記憶胞212。

在本實施例中，控制單元230可例如是中央處理單元(Central Processing Unit，CPU)、微處理器(Microprocessor)、數(shù)字信號處理器(Digital Signal Processor，DSP)、可程序化控制器、可程序化邏輯裝置(Programmable Logic Device，PLD)或其他類似裝置或這些裝置的組合。控制單元230是可耦接至電流驗證單元220以及電阻式記憶胞陣列210的多條源極線SL。在本實施例中，控制單元230用以接收邏輯數(shù)據DATA，并且DATA判斷欲寫入的邏輯數(shù)據的邏輯電平。在本實施例中，控制單元230例如從電阻式記憶胞212當中選擇電阻式記憶胞214以作為要將邏輯數(shù)據DATA寫入的目標記憶胞。因此，控制單元230依據邏輯數(shù)據DATA的邏輯電平，在寫入期間選擇提供設定信號SET或重置信號RESET至電阻式記憶胞214。

圖3為本發(fā)明一實施例的電阻式記憶胞的元件結構的概要示意圖。請參照圖2及圖3，圖2的電阻式記憶胞214的元件結構例如圖3所示，是以過渡金屬氧化物(transition metal oxide，TMO)為基礎的電阻式記憶胞，其包括金屬層/絕緣層/金屬層(metal-insulator-metal，MIM)的層狀結構。控制單元230經由作為上下電極的第一金屬層312及第二金屬層314的將設定信號SET或重置信號RESET施加至電阻式記憶胞214，以將邏輯數(shù)據DATA寫入電阻式記憶胞214。應注意的是，圖3所示出的元件結構僅用以例示說明，本發(fā)明并不加以限制。本發(fā)明的電阻式存儲器裝置的寫入方法當可適用于相同或類似元件結構的電阻式記憶胞。

圖4為本發(fā)明一實施例的設定信號及重置信號的概要波形圖。請參考圖2及圖4，在本實施例中，依據邏輯數(shù)據DATA的邏輯電平，控制單元230在寫入期間選擇如圖4所示的設定信號SET或重置信號RESET提供給電阻式記憶胞214。在本實施例中，設定信號SET包括第一設定脈沖SET1以及 第二設定脈沖SET2，重置信號RESET包括第一重置脈沖RESET1以及第二重置脈沖RESET2。

具體而言，在本實施例中，從脈沖極性的角度來看，第一設定脈沖SET1與第二設定脈沖SET2的極性相反。第一重置脈沖RESET1與第二重置脈沖RESET2的極性相反。第一設定脈沖SET1與第一重置脈沖RESET1的極性相反。第二設定脈沖SET2與第二重置脈沖RESET2的極性相反。在本實施例中，雖然是以第一設定脈沖SET1與第一重置脈沖RESET1的極性相反來例示說明，惟本發(fā)明并不加以限制。在一實施例中，第一設定脈沖SET1與第一重置脈沖RESET1的極性。

在本實施例中，從脈沖寬度的角度來看，第一設定脈沖SET1的脈沖寬度T1大于第二設定脈沖SET2的脈沖寬度T2。在一實施例中，第一設定脈沖SET1的脈沖寬度T1也可等于第二設定脈沖SET2的脈沖寬度T2，本發(fā)明并不加以限制。即T1≥T2。此外，在本實施例中，從脈沖振幅的角度來看，第一設定脈沖SET1的脈沖振幅V1的絕對值大于第二設定脈沖SET2的脈沖振幅V2的絕對值。在一實施例中，第一設定脈沖SET1的脈沖振幅V1的絕對值也可等于第二設定脈沖SET2的脈沖振幅V2的絕對值，本發(fā)明并不加以限制。即|V1|≥|V2|。此外，第一重置脈沖RESET1與第二重置脈沖RESET2的脈沖寬度及脈沖振幅之間的大小關系類似于第一設定脈沖SET1與第二設定脈沖SET2，即T3≥T4、|V3|≥|V4|，在此不再贅述。

應注意的是，在本實施例中，第一設定脈沖SET1的脈沖寬度T1及脈沖振幅V1與第一重置脈沖RESET1的脈沖寬度T3及脈沖振幅V3可相等或不相等，本發(fā)明并不加以限制。第二設定脈沖SET2的脈沖寬度T2及脈沖振幅V2與第二重置脈沖RESET2的脈沖寬度T4及脈沖振幅V4可相等或不相等，本發(fā)明并不加以限制。

圖5為本發(fā)明另一實施例的設定信號及重置信號的概要波形圖。請參考圖2及圖5，本實施例的設定信號SET及重置信號RESET的信號波形類似于圖4實施例，惟兩者之間主要的差異例如在于設定脈沖的脈沖振幅以及重置脈沖的脈沖振幅之間的大小關系。具體而言，在本實施例中，從脈沖振幅的角度來看，第一設定脈沖SET1的脈沖振幅V1的絕對值小于第二設定脈沖SET2的脈沖振幅V2的絕對值。在一實施例中，第一設定脈沖SET1的脈沖 振幅V1的絕對值也可等于第二設定脈沖SET2的脈沖振幅V2的絕對值，本發(fā)明并不加以限制。即|V1|≤|V2|。此外，第一重置脈沖RESET1與第二重置脈沖RESET2的脈沖振幅之間的大小關系類似于第一設定脈沖SET1與第二設定脈沖SET2，即|V3|≤|V4|，在此不再贅述。

圖6為本發(fā)明另一實施例的設定信號及重置信號的概要波形圖。請參考圖2及圖6，本實施例的設定信號SET及重置信號RESET的信號波形類似于圖4實施例，惟兩者之間主要的差異例如在于設定脈沖的脈沖振幅以及重置脈沖的脈沖寬度之間的大小關系。具體而言，在本實施例中，從脈沖寬度的角度來看，第一設定脈沖SET1的脈沖寬度T1小于第二設定脈沖SET2的脈沖寬度T2。在一實施例中，第一設定脈沖SET1的脈沖寬度T1也可等于第二設定脈沖SET2的脈沖寬度T2，本發(fā)明并不加以限制。即T1≤T2。此外，第一重置脈沖RESET1與第二重置脈沖RESET2的脈沖寬度之間的大小關系類似于第一設定脈沖SET1與第二設定脈沖SET2，即T3≤T4，在此不再贅述。

圖7為本發(fā)明另一實施例的設定信號及重置信號的概要波形圖。請參考圖2及圖7，本實施例的設定信號SET及重置信號RESET的信號波形類似于圖4實施例，惟兩者之間主要的差異例如在于設定脈沖的脈沖振幅以及重置脈沖的脈沖振幅寬度以及脈沖振幅之間的大小關系。

具體而言，在本實施例中，從脈沖寬度的角度來看，第一設定脈沖SET1的脈沖寬度T1小于第二設定脈沖SET2的脈沖寬度T2。在一實施例中，第一設定脈沖SET1的脈沖寬度T1也可等于第二設定脈沖SET2的脈沖寬度T2，本發(fā)明并不加以限制。即T1≤T2。此外，在本實施例中，從脈沖振幅的角度來看，第一設定脈沖SET1的脈沖振幅V1的絕對值小于第二設定脈沖SET2的脈沖振幅V2的絕對值。在一實施例中，第一設定脈沖SET1的脈沖振幅V1的絕對值也可等于第二設定脈沖SET2的脈沖振幅V2的絕對值，本發(fā)明并不加以限制。即|V1|≤|V2|。此外，第一重置脈沖RESET1與第二重置脈沖RESET2的脈沖寬度及脈沖振幅之間的大小關系類似于第一設定脈沖SET1與第二設定脈沖SET2，即T3≤T4、|V3|≤|V4|，在此不再贅述。

在本發(fā)明的范例實施例中，依據邏輯數(shù)據DATA的邏輯電平，控制單元230在寫入期間選擇提供如圖4至圖7其中之一所示的設定信號SET或重置 信號RESET至電阻式記憶胞214。值得注意的是，在圖4至圖7的范例實施例中，在控制單元230提供設定信號SET的寫入期間，多個設定信號SET系連續(xù)提供給電阻式記憶胞214，其中不包括重置信號RESET。類似地，在控制單元230提供重置信號RESET的寫入期間，多個重置信號RESET連續(xù)提供給電阻式記憶胞214，其中不包括設定信號SET。

圖8為本發(fā)明一實施例的電阻式記憶胞的電導率與信號數(shù)量的關系示意圖。請參考圖2及圖8，圖8的電導率(conductance)經正規(guī)化并且隨著信號數(shù)量變化。在本實施例中，控制單元230在寫入期間例如選擇提供如圖4至圖7其中之一所示的設定信號SET或重置信號RESET至電阻式記憶胞214。在本實施例中，隨著提供的設定信號SET的數(shù)量增加，電導率實質上均勻分布在正規(guī)化電導率的0至1之間，其表示電阻式記憶胞214的每一個儲存狀態(tài)所對應的正規(guī)化電導率區(qū)間都有電導率分布。類似地，隨著提供的重置信號RESET的數(shù)量增加，電導率實質上也是均勻分布在0至1之間，其表示電阻式記憶胞214的每一個儲存狀態(tài)所對應的正規(guī)化電導率區(qū)間都有電導率分布。因此，控制單元230在寫入期間選擇提供如圖4至圖7其中之一所示的設定信號SET或重置信號RESET至電阻式記憶胞214，此種寫入方式可增加控制單元230讀取電阻式記憶胞214時判斷儲存狀態(tài)的準確性。

在圖4至圖7的范例實施例中，控制單元230在寫入期間所提供設定信號SET以及重置信號RESET，其脈沖波形系以方波為例，惟本發(fā)明并不加以限制。在其他實施例中，第一設定脈沖SET1、第二設定脈沖SET2、第一重置脈沖RESET1以及所述第二重置脈沖RESET1的脈沖波形可以是階梯波形、三角波形、梯形波形、半圓波形或斜率漸變波形等類似的信號波形，本發(fā)明并不加以限制。

圖9至圖13D為本發(fā)明不同實施例的設定信號的信號波形示意圖。請參考圖9至圖13D，在圖9中，第一設定脈沖SET1及第二設定脈沖SET2的脈沖波形例如是階梯波形。在圖10A及圖10B中，第一設定脈沖SET1及第二設定脈沖SET2的脈沖波形例如是不同的三角波形。在圖11中，第一設定脈沖SET1及第二設定脈沖SET2的脈沖波形例如是梯形波形。在圖12中，第一設定脈沖SET1及第二設定脈沖SET2的脈沖波形例如是半圓波形。在圖13A至圖13D中，第一設定脈沖SET1及第二設定脈沖SET2的脈沖波形例 如是不同的斜率漸變波形。在這些斜率漸變波形當中，信號波形的信號緣至少其中一個的斜率逐漸變化。此外，雖然圖9至圖13D僅以設定信號來例示說明的不同脈沖波形的范例實施例，惟重置信號不同的脈沖波形當可由圖9至圖13D來類推之，在此不再贅述。

圖14為本發(fā)明一實施例的電阻式存儲器裝置的寫入方法的步驟流程圖。請參考圖2及圖14，本實施例的寫入方法至少適用于圖2的電阻式存儲器裝置200。在步驟S100中，控制單元230接收邏輯數(shù)據DATA，判斷邏輯數(shù)據DATA的邏輯電平，并且選擇電阻式記憶胞214。在步驟S110中，依據邏輯數(shù)據DATA的邏輯電平，控制單元230在寫入期間提供設定信號SET或重置信號RESET至電阻式記憶胞214。在本實施例中，設定信號SET包括第一設定脈沖SET1以及與第一設定脈沖SET1極性相反的第二設定脈沖SET2。重置信號RESET包括第一重置脈沖RESET1以及與第一重置脈沖RESET1極性相反的第二重置脈沖RESET2。

另外，本發(fā)明實施例的電阻式存儲器裝置的寫入方法可以由圖1至圖13D實施例的敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。

綜上所述，在本發(fā)明的范例實施例中，控制單元依據邏輯數(shù)據的邏輯電平在寫入期間提供設定信號或重置信號至電阻式記憶胞。設定信號及重置信號分別包括多個設定脈沖及多個重置脈沖。設定信號當中的設定脈沖的極性相反，以及重置信號當中的重置脈沖的極性相反，此種寫入方式可增加讀取記憶胞時其狀態(tài)判斷的準確性。

最后應說明的是：以上各實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發(fā)明各實施例技術方案的范圍。