本發(fā)明涉及一種可達(dá)到高讀取/寫入速率的存儲器陣列架構(gòu)。本發(fā)明可應(yīng)用于相變存儲器(Phase change memory，PCM)架構(gòu)，并可使用一雙倍數(shù)據(jù)率接口達(dá)成高讀取/寫入速率。

背景技術(shù)：

儲存級存儲器(Storage class memory，SCM)最近受到越來越多的關(guān)注，因?yàn)閮Υ婕壌鎯ζ骺筛纳菩懿⒔档陀?jì)算機(jī)系統(tǒng)的功率消耗(參考文獻(xiàn)Rich Freitas，et.al.，“Storage Class Memory，the next storage system technology”，IBM J.RES.&DEV.VOL.52NO.4/5，pp.439-447，2008)。通常SCM基于隨機(jī)存取速率被分為多個(gè)不同種存儲器類型。舉例來說，SCM被分為M型存儲器和S型存儲器。M型SCM存儲器的效能接近DRAM。相對的，S型SCM存儲器的效能接近一硬盤。

NAND型閃存和三維(3D)NAND型閃存被廣泛地使用，或被考慮使用作為S型SCM，但NAND型閃存和三維(3D)NAND型閃存技術(shù)可能無法達(dá)到最近的M型SCM(例如DRAM)的效能和持久性需求。然而，DRAM是一易失性存儲器技術(shù)，因此有需要提供一種非發(fā)性存儲器技術(shù)能操作在M型SCM的需求的效能規(guī)格?？紤]上述情況，已經(jīng)出現(xiàn)下面幾種可作為M型SCM的應(yīng)用的候選：(1)相變存儲器(PCM)，(2)包含過渡金屬氧化層的電阻式隨機(jī)存取存儲器(resistive random-access memory，ReRAM)，(3)自旋轉(zhuǎn)移力矩磁力隨機(jī)存取存儲器(spin transfer torque magnetic RAM，STTMRAM)。在這些存儲器中，相變存儲器是最成熟的且最有希望作為M型SCM的應(yīng)用的非易失性存儲器技術(shù)。

在相變存儲器中，每一存儲器單元包含一相變材料。相變材料可在一結(jié)晶的相位和一非結(jié)晶的相位之間改變。非結(jié)晶的相位特征在于相較于結(jié)晶的相位具有較高的電阻抗。在相變存儲器的操作期間，通過相變存儲器的一存儲器單元的一電流脈沖可設(shè)定和復(fù)位相變材料的一有源區(qū)域之中的固態(tài)相位(即電流脈沖可被用來使相變材料在高電阻抗的一結(jié)晶的相位和低電阻抗的一非結(jié)晶的相位之間改變)。

在此文中，從非結(jié)晶的相位改變到結(jié)晶的相位被稱為一設(shè)定操作，設(shè)定操作可通過施加一電脈沖到相變材料而被執(zhí)行。電脈沖可包含一初始尖峰電流，接著在此脈沖期間降低電流以使相變材料慢慢冷卻到結(jié)晶的相位。

在此文中，從結(jié)晶的相位改變到非結(jié)晶的相位被稱為一復(fù)位操作，復(fù)位操作可通過施加一短且高電流的電脈沖到相變材料而被執(zhí)行。電脈沖可包含一初始尖峰電流，接著在此脈沖期間降低電流以使相變材料的結(jié)晶的相位結(jié)構(gòu)融化或崩潰。之后，相變材料快速冷卻(相變材料被淬火(quenched))。這種相變材料的抑制使至少一部份的相變材料穩(wěn)定在非結(jié)晶的相位。

如之前解釋過的，為了達(dá)到例如一計(jì)算裝置的工作存儲器的相似效能，M型SCM的一讀取/寫入頻寬和延遲需要盡可能的接近DRAM。然而，因?yàn)橄嘧兇鎯ζ鞲淖兿鄬Ρ容^慢且相變存儲器通常使用一較低效能的非易失性存儲器界面和陣列架構(gòu)，直到最近相變存儲器都不是M型SCM的一個(gè)好的候選。舉例來說，在2012年左右，相變存儲器具有約為400MB/s的一讀取速度和約為40MB/s的一寫入速度(參考文獻(xiàn)Youngdon Choi，et.al.，“A 20nm 1.8V 8Gb PRAM with 40MB/s Program Bandwidth”，ISSCC Dig.Tech.Papers，pp.46-48，2012，以及參考文獻(xiàn)Hoeju Chung，et al.，“A 58nm 1.8V 1Gb PRAM with 6.4MB/s Program BW”，ISSCC Dig.Tech.Papers，pp.500-502，2011)，亞不足夠作為M-type型SCM。

如上所述，DRAM通常被實(shí)施在此情形下(作為M-type型SCM的應(yīng)用)。然而，DRAM是一易失性存儲器技術(shù)。因此，有需要提供一種可支持較高的速率(例如雙倍數(shù)據(jù)率)的相變存儲器和其他非易失性存儲器技術(shù)的存儲器架構(gòu)。

技術(shù)實(shí)現(xiàn)要素：

一存儲器陣列架構(gòu)被描述以支持一高生產(chǎn)量讀取/寫入機(jī)制。在此文中，此架構(gòu)的實(shí)施例可降低數(shù)據(jù)瞬時(shí)噪聲，簡化布線布局，滿足雙倍數(shù)據(jù)率存取特性，并降低數(shù)據(jù)線耦接造成的干擾，并降低最短數(shù)據(jù)路徑和最長數(shù)據(jù)路徑之間的時(shí)間差。可使用一相變存儲器(PCM)和其他種類的可編程電阻式存儲器(例如ReRAM等)執(zhí)行描述如下的此技術(shù)。并且，此技術(shù)還可延伸到其他類型的存儲器。

在此文中描述從存儲器中讀取數(shù)據(jù)的一存儲器和一方法，以及寫入數(shù)據(jù)到存儲器的一存儲器和一方法。

在一實(shí)施例中，存儲器包含具有一雙倍數(shù)據(jù)率數(shù)據(jù)通道的一數(shù)據(jù)端口。雙倍數(shù)據(jù)率數(shù)據(jù)通道包含并聯(lián)設(shè)置的B個(gè)傳輸器，其中B為正整數(shù)，B個(gè)傳輸器在一傳送頻率的一上升緣及一下降緣傳送數(shù)據(jù)。進(jìn)一步的，存儲器包含一第一存儲器陣列，第一存儲器陣列包含一第一陣列數(shù)據(jù)總線，第一陣列數(shù)據(jù)總線包含N條線以并聯(lián)的傳送N個(gè)位，其中N為正整數(shù)。存儲器包含一第二存儲器陣列，第二存儲器陣列包含一第二陣列數(shù)據(jù)總線，第二陣列數(shù)據(jù)總線包含N條線以并聯(lián)的傳送N個(gè)位。此外，存儲器包含一數(shù)據(jù)路徑控制器，數(shù)據(jù)路徑控制器包含一脈沖電路及一數(shù)據(jù)分配器。數(shù)據(jù)分配器由脈沖電路的一輸出所控制，數(shù)據(jù)分配器設(shè)置于第一存儲器陣列以及第二存儲器陣列之間，并連接到數(shù)據(jù)端口。在此文中，數(shù)據(jù)分配器可在傳送頻率的上升緣將包含B個(gè)位的一第一數(shù)據(jù)區(qū)段從第一陣列數(shù)據(jù)總線分配到用于傳送的數(shù)據(jù)端口，并在傳送頻率的下降緣將包含B個(gè)位的一第二數(shù)據(jù)區(qū)段從第二陣列數(shù)據(jù)總線分配到用于傳送的數(shù)據(jù)端口。

在另一實(shí)施例中，提供從一存儲器讀取數(shù)據(jù)的方法。存儲器包含具有一雙倍數(shù)據(jù)率數(shù)據(jù)通道的一數(shù)據(jù)端口。存儲器包含具有一雙倍數(shù)據(jù)率數(shù)據(jù)通道的一數(shù)據(jù)端口。雙倍數(shù)據(jù)率數(shù)據(jù)通道包含并聯(lián)設(shè)置的B個(gè)傳輸器，其中B為正整數(shù)，B個(gè)傳輸器在一傳送頻率的一上升緣及一下降緣傳送數(shù)據(jù)。存儲器還包含一第一存儲器陣列，第一存儲器陣列包含一第一陣列數(shù)據(jù)總線，第一陣列數(shù)據(jù)總線包含N條線以并聯(lián)的傳送N個(gè)位，其中N為正整數(shù)。存儲器還包含一第二存儲器陣列，第二存儲器陣列包含一第二陣列數(shù)據(jù)總線，第二陣列數(shù)據(jù)總線包含N條線以并聯(lián)的傳送N個(gè)位。存儲器還包含一數(shù)據(jù)路徑控制器，數(shù)據(jù)路徑控制器包含一脈沖電路及一數(shù)據(jù)分配器。數(shù)據(jù)分配器由脈沖電路的一輸出所控制，數(shù)據(jù)分配器設(shè)置于第一存儲器陣列以及第二存儲器陣列之間，并連接到數(shù)據(jù)端口。進(jìn)一步的，此方法包含在傳送頻率的上升緣使用數(shù)據(jù)分配器將包含B個(gè)位的一第一數(shù)據(jù)區(qū)段從第一陣列數(shù)據(jù)總線分配到用于傳送的數(shù)據(jù)端口，并在傳送頻率的下降緣使用數(shù)據(jù)分配器將包含B個(gè)位的一第二數(shù)據(jù)區(qū)段從第二陣列數(shù)據(jù)總線分配到用于傳送的數(shù)據(jù)端口。

在另一實(shí)施例中，存儲器包含具有一雙倍數(shù)據(jù)率數(shù)據(jù)通道的一數(shù)據(jù)端口。雙倍數(shù)據(jù)率數(shù)據(jù)通道包含并聯(lián)設(shè)置的B個(gè)接收器，其中B為正整數(shù)，B個(gè)接收器在一接收頻率的一上升緣及一下降緣傳送數(shù)據(jù)。進(jìn)一步的，存儲器包含一第一存儲器陣列，第一存儲器陣列包含一第一陣列數(shù)據(jù)總線，第一陣列數(shù)據(jù)總線包含N條線以并聯(lián)的傳送N個(gè)位，其中N為正整數(shù)。存儲器包含一第二存儲器陣列，第二存儲器陣列包含一第二陣列數(shù)據(jù)總線，第二陣列數(shù)據(jù)總線包含N條線以并聯(lián)的傳送N個(gè)位。此外，存儲器包含一數(shù)據(jù)路徑控制器，數(shù)據(jù)路徑控制器包含一脈沖電路及一數(shù)據(jù)分配器。數(shù)據(jù)分配器由脈沖電路的一輸出所控制，數(shù)據(jù)分配器設(shè)置于第一存儲器陣列以及第二存儲器陣列之間，并連接到數(shù)據(jù)端口。其中，在接收頻率的上升緣，數(shù)據(jù)分配器將包含B個(gè)位的一第一數(shù)據(jù)區(qū)段從數(shù)據(jù)端口分配到用于一數(shù)據(jù)寫入的第一陣列數(shù)據(jù)總線，并在傳送頻率的下降緣數(shù)據(jù)分配器將包含B個(gè)位的一第二數(shù)據(jù)區(qū)段從數(shù)據(jù)端口分配到用于一數(shù)據(jù)寫入的第二陣列數(shù)據(jù)總線。

在另一實(shí)施例中，提供從一存儲器寫入數(shù)據(jù)的方法。存儲器包含具有一雙倍數(shù)據(jù)率數(shù)據(jù)通道的一數(shù)據(jù)端口。存儲器包含具有一雙倍數(shù)據(jù)率數(shù)據(jù)通道的一數(shù)據(jù)端口。雙倍數(shù)據(jù)率數(shù)據(jù)通道包含并聯(lián)設(shè)置的B個(gè)接收器，其中B為正整數(shù)，B個(gè)接收器在一接收頻率的一上升緣及一下降緣傳送數(shù)據(jù)。存儲器還包含一第一存儲器陣列，第一存儲器陣列包含一第一陣列數(shù)據(jù)總線，第一陣列數(shù)據(jù)總線包含N條線以并聯(lián)的傳送N個(gè)位，其中N為正整數(shù)。存儲器還包含一第二存儲器陣列，第二存儲器陣列包含一第二陣列數(shù)據(jù)總線，第二陣列數(shù)據(jù)總線包含N條線以并聯(lián)的傳送N個(gè)位。存儲器還包含一數(shù)據(jù)路徑控制器，數(shù)據(jù)路徑控制器包含一脈沖電路及一數(shù)據(jù)分配器。數(shù)據(jù)分配器由脈沖電路的一輸出所控制，數(shù)據(jù)分配器設(shè)置于第一存儲器陣列以及第二存儲器陣列之間，并連接到數(shù)據(jù)端口。進(jìn)一步的，此方法包含在接收頻率的上升緣使用數(shù)據(jù)分配器將包含B個(gè)位的一第一數(shù)據(jù)區(qū)段從數(shù)據(jù)端口分配到用于一數(shù)據(jù)寫入的第一陣列數(shù)據(jù)總線，并在傳送頻率的下降緣使用數(shù)據(jù)分配器將包含B個(gè)位的一第二數(shù)據(jù)區(qū)段從數(shù)據(jù)端口分配到用于一數(shù)據(jù)寫入的第二陣列數(shù)據(jù)總線。

在此文中描述的技術(shù)的其他特征和特征的組合、方面和優(yōu)點(diǎn)可參照下面的詳細(xì)描述、附圖及權(quán)利要求。

附圖說明

圖1A繪示了一種相變存儲器在一設(shè)定相位的一部分的示意圖。

圖1B繪示了一種相變存儲器在一復(fù)位相位的一部分的示意圖。

圖1C繪示了依據(jù)本發(fā)明一實(shí)施例的一種相變存儲器單元包含圖1A的部分的示意圖。

圖2繪示一相變存儲單元在復(fù)位相位和設(shè)定相位的溫度與時(shí)間之間的關(guān)系的示意圖。

圖3繪示依據(jù)本發(fā)明一實(shí)施例的可編程電阻式存儲器，例如相變存儲器的一部份、一寫入頭(例如一可調(diào)寫入電路)以及一感應(yīng)放大器電路的示意圖。

圖4繪示依據(jù)本發(fā)明一實(shí)施例實(shí)施的的一雙倍數(shù)據(jù)率相變存儲器的一架構(gòu)和數(shù)據(jù)路徑的示意圖。

圖5繪示依據(jù)本發(fā)明一實(shí)施例的一雙倍數(shù)據(jù)率相變存儲器芯片的一陣列分區(qū)的示意圖。

圖6A及圖6B繪示依據(jù)本發(fā)明一實(shí)施例的一雙倍數(shù)據(jù)相變存儲器的一無縫爆發(fā)寫入(seamless burst write)操作和一無縫爆發(fā)讀取(seamless burst read)操作的脈沖圖。

圖6C繪示依據(jù)本發(fā)明的一實(shí)施例的關(guān)于一寫入操作的脈沖圖。

圖7繪示提供傳統(tǒng)的雙倍數(shù)據(jù)率-533DRAM和本發(fā)明的雙倍數(shù)據(jù)率相變存儲器的一效能比較的一表格。

圖8繪示依據(jù)本發(fā)明一實(shí)施例的一相變存儲器陣列分區(qū)的一架構(gòu)的示意圖。

圖9繪示依據(jù)本發(fā)明一實(shí)施例的如圖5和圖8所示的雙倍數(shù)據(jù)率相變存儲器芯片的陣列分區(qū)相較于傳統(tǒng)的相變存儲器陣列分區(qū)的多個(gè)優(yōu)點(diǎn)的示意圖。

圖10繪示依據(jù)本發(fā)明一實(shí)施例的一上半存儲器組、一下半存儲器組、一上半部緩沖器、一下半部緩沖器及如圖4所示的數(shù)據(jù)路徑控制器的示意圖，并包含控制信號的描述。

圖11依據(jù)本發(fā)明的一實(shí)施例提供如圖10所示的數(shù)據(jù)路徑控制器1006的一說明，并提供一表格描述從數(shù)據(jù)路徑控制器1006的分配器1010輸出的多種信號。

圖12繪示依據(jù)本發(fā)明一實(shí)施例從一雙倍數(shù)據(jù)率相變存儲器讀取數(shù)據(jù)的一脈沖圖。

【符號說明】

100：存儲器單元部分

102：存儲器元件

104：上電極

106：下電極

108：結(jié)晶的相位

110：非結(jié)晶的相位

150：相變存儲器單元

152、338：位線

154、156：n+接點(diǎn)

158：P型基底

160：中間層連接器

162：源極線

164、340：字線

Tmelt、Tcrystal：溫度臨界值

302：可調(diào)寫入電路

304：設(shè)定波形

306：復(fù)位波形

308：讀取電路

310：相變存儲器陣列

312：初始控制部分

314：脈沖控制部分

316：抑制控制部分

318：寫入控制部分

320：可變電流源部分

322：驅(qū)動節(jié)點(diǎn)

324：輸出線

326、328：開關(guān)

330：干凈部分

332：充電部分

334：感應(yīng)放大器

336、BLDEC：位線譯碼器

342：電阻

402：上半陣列

404：下半陣列

406、1006：數(shù)據(jù)路徑控制器

408：輸入/輸出控制器

410：全局邏輯控制器

412：預(yù)譯碼器

414、416、418、420：一組半存儲器組

Bank 0、Bank 4、Bank X、Bank Y、Bank Z、Bank W：存儲器組

422、428、434、440：列譯碼器

424、430、436、442：行譯碼器

426、432、438、444：組選擇器

446：數(shù)據(jù)端口

448：腳位

450：傳送器

451：接收器

SA&WH：感應(yīng)放大器及寫入頭

DIN[63：0]：輸入數(shù)據(jù)線

DOUT[63：0]：輸出數(shù)據(jù)線

DQ<7：0>、BA<2：0>、A<12：0>、CAS、CS、WE、RAS、CKE、CK_C、CK_T、VREF、ODT、DM、DQS_T、DQS_C、CK、CMD、DQS、DQ、gc_dq_burst_ca<3：0>、gc_dq_burst_sa<3：0>、gc_dq_burst_sa<3>、gc_dq_burst_sa<2>、gc_dq_burst_sa<1>、gc_dq_burst_sa<0>、gc_pd_act、gc_pd_rd_wr、gc_pd_ba<2：0>、gc_pd_ra<11：0>、gc_pd_ca<7：0>、gc_pd_read<7：0>、gc_dq_out_id、gc_dq_reset、gc_io_drv_en、gc_dq_gate_dqs：信號

500：雙倍數(shù)據(jù)率相變存儲器芯片

Bank0ACT、CAS、WR、RD、NOP、Bankl ACT、ACT、CMD、WL、DIN、BA、RA、CA、SA：指令

tCCD、tRC、tm_pd_latency、tm_sa_latency、tm_red_latency、RL、WL：延遲

BL：爆發(fā)長度

D0～D15：寫入數(shù)據(jù)

Hi-Z：高阻抗

800：相變存儲器陣列分區(qū)

802：上半部

804：下半部

806：區(qū)塊

808、810、812、814：一組半存儲器組

DO_T<63：0>、DO_B<63：0>：數(shù)據(jù)線

1002：上半存儲器組

1004：下半存儲器組

1008：計(jì)數(shù)器

1010：分配器

1012：上半部緩沖器

1014：下半部緩沖器

DO_T<0>～DO_T<63>、DO_B<0>～DO_B<63>、DO_T<7∶0>、DO_T<15：8>、DO_T<23：16>、DO_T<31：24>、DO_T<39：32>、DO_T<47：40>、DO_T<55：48>、DO_T<63：56>、DO_B<7：0>、DO_B<15：8>、DO_B<23：16>、DO_B<31：24>、DO_B<39：32>、DO_B<47：40>、DO_B<55：48>、DO_B<63：56>：數(shù)據(jù)

具體實(shí)施方式

請參照圖1A～圖12提供本發(fā)明的實(shí)施例的詳細(xì)描述。

圖1A及圖1B繪示了依據(jù)本發(fā)明一實(shí)施例的一種相變存儲器(相位change memory，相變存儲器)的一部分分別在一設(shè)定相位及復(fù)位相位的示意圖。

請參照圖1A及圖1B，一存儲器單元部分100包含一存儲器元件102，位于一上電極104以及一下電極106之間。存儲器元件102包含一相變材料層。在存儲器組件102中的有源區(qū)域的相變材料會隨著非結(jié)晶的(amorphous)和結(jié)晶的(crystalline)相位而改變。

存儲器單元的例子包含相變記憶材料，包含硫族化合物(chalcogenide)材料(例如氧族元素(chalcogens))和其他材料。氧族元素包含四種元素氧(O)、硫(S)、硒(Se)、碲(Te)的任一個(gè)，形成周期表第5族的一部份。硫族化合物包含氧族元素的化合物，具有較正電性的元素或自由基。硫族化合物合金包含硫族化合物的組合物，具有其他材料例如過渡金屬。硫族化合物合金通常包含一或多個(gè)周期表第6欄的元素，例如鍺(Ge)和錫(Sn)。通常來說，硫族化合物合金包含例如一或多個(gè)銻(Sb)、銦(In)和銀(Ag)的組合物。很多相變記憶材料被描述在科學(xué)文獻(xiàn)中，例如鎵銻合金、銦銻合金、銦硒合金、銻碲合金、鍺碲合金、鍺銻碲合金、鍺銻碲合金、銦銻碲合金、鎵硒碲合金、錫銻碲合金、銦銻鍺合金、銀銦銻碲合金、鍺錫銻碲合金、鍺銻硒碲合金及碲鍺銻硫合金。在鍺銻碲合金的家族中，大范圍的合金成分是可實(shí)施的。另外，可使用添加劑以調(diào)整相變存儲器的存儲器單元的特性，包含電介質(zhì)的摻雜、電介質(zhì)的摻雜、氮的摻雜、碳的摻雜等等。

如圖1A所示的存儲單元部分100是在設(shè)定相位，其中存儲器元件102的相變材料的一有源區(qū)域是在結(jié)晶的相位108之中。

如圖1B所示的存儲單元部分100是在復(fù)位相位，其中存儲器元件102的相變材料的有源區(qū)域是在非結(jié)晶的相位110之中。由于有源區(qū)域是在上電極104和下電極106之間的電流路徑之中，存儲器單元的阻抗在設(shè)定狀態(tài)和復(fù)位狀態(tài)之間會有顯著的改變。經(jīng)由存儲單元部分100的上電極104和下電極106施加的一電流會導(dǎo)致存儲器元件102的加熱以出現(xiàn)設(shè)定狀態(tài)和復(fù)位狀態(tài)的改變。

圖1C繪示了依據(jù)本發(fā)明一實(shí)施例的一種相變存儲器單元包含圖1A的部分的示意圖。

請參照圖1C，一相變存儲器單元150包含存儲器元件102，如第1A圖所示位于一上電極104以及一下電極106之間。如上參照圖1A所描述的，存儲器元件102包含一相變材料層。相變材料會隨著非結(jié)晶的(amorphous)和結(jié)晶的(crystalline)相位而改變。

相變存儲單元150也包含一存取裝置，在此例中包含一晶體管，在一n+源極/汲極接點(diǎn)154、156的P型基底158中具有一通道，其中n+接點(diǎn)154連接到下電極106，且上電極104連接到相變存儲單元150的一位線152。進(jìn)一步的，n+接點(diǎn)156連接到中間層連接器160，中間層連接器160連接到一源極線162，源極線162可連接到接地。n+接點(diǎn)156還連接到相變存儲單元150的一字線164，字符線164躺在存取晶體管的通道之上。也可使用其他種類的存取裝置，例如二極管、雙向定限開關(guān)(ovonic threshold switch)或者其他切換裝置。

圖2繪示一相變存儲單元在復(fù)位相位和設(shè)定相位的溫度與時(shí)間之間的關(guān)系的示意圖。

請參照圖2，200說明了為了將相變存儲單元設(shè)置在復(fù)位狀態(tài)，溫度必須在一特定量的時(shí)間內(nèi)，通常是幾納秒(ns)內(nèi)超過一特定臨界值Tmelt。為了將相變存儲單元設(shè)置在復(fù)位狀態(tài)，溫度必須夠高以將相變存儲單元設(shè)置在非結(jié)晶的相位，例如，將相變存儲單元從結(jié)晶的相位改變?yōu)榉墙Y(jié)晶的相位。這可以通過施加一短高電流脈沖通過相變材料而使相變材料的結(jié)晶的相位結(jié)構(gòu)融化或崩潰而達(dá)成。之后，相變材料快速冷卻，抑制相變流程并使至少一部份的相變材料穩(wěn)定在非結(jié)晶的相位。

進(jìn)一步的，200說明了為了將相變存儲單元設(shè)置在設(shè)定狀態(tài)，相變存儲單元的溫度必須在一特定量的時(shí)間內(nèi)超過一特定臨界值Tcrystal，但低于溫度臨界值Tmelt。這種溫度改變可以通過施加一電脈沖流通過相變材料而達(dá)成。在一例中，用于一設(shè)定操作的電脈沖使用一初始尖峰電流接著在此脈沖期間降低電流以使相變材料慢慢冷卻到結(jié)晶的相位。

圖3繪示可編程電阻式存儲器，例如相變存儲器的一部份、一寫入頭(例如一可調(diào)寫入電路)以及一感應(yīng)放大器電路的示意圖。

請參照圖3說明一可調(diào)寫入電路302?？烧{(diào)寫入電路302提供可調(diào)整的脈沖及電流鏡功能以使脈沖形狀可依據(jù)選擇的存儲器材料和存儲器單元的架構(gòu)的用途而設(shè)置。舉例來說，當(dāng)開啟一脈沖功能，提供一高電流的脈沖到相變存儲器的一選定的存儲器單元以開始融化相變存儲器的流程。此融化流程可被執(zhí)行以增加高數(shù)據(jù)保存相變存儲器材料的一設(shè)定速度。

如圖所示，可調(diào)寫入電路包含一初始控制部分312、一脈沖控制部分314用以控制脈沖功能、一抑制控制部分316、一寫入控制部分318、一可變電流源(VC)部分320、一驅(qū)動節(jié)點(diǎn)322及一輸出線324連接到位線譯碼器(BLDEC)336。

如圖所示，一可編程電壓(VPP)被施加到可調(diào)寫入電路。使用此可編程電壓(VPP)，每一部分312、314、316、318及320可控制可調(diào)寫入電路的輸出線324的波形輸出。

關(guān)于可調(diào)寫入電路，初始控制部分312接收用于控制驅(qū)動節(jié)點(diǎn)322上的初始偏壓的脈沖的一CNT0信號。

在一設(shè)定操作期間，在一輸出線324上輸出一設(shè)定波形。在一復(fù)位操作期間，在一輸出線324上輸出一復(fù)位波形306。設(shè)定波形304說明繪示了在設(shè)定操作的電流對時(shí)間的關(guān)系，其中設(shè)定波形304包含一脈沖部分、一平坦頂部(FTOP)部份以及一斜坡部分。

復(fù)位波形306繪示了復(fù)位操作的電流對時(shí)間的關(guān)系，其中復(fù)位波形306包含一脈沖部分以及一平坦(復(fù)位)部分。

下文中將更詳細(xì)的描述可調(diào)寫入電路可控制一或多個(gè)設(shè)定波形304和復(fù)位波形306的脈沖部分、平坦頂部部份、斜坡部分及脈沖部分、一平坦頂部(FTOP)部份以及一斜坡部分的至少一振幅、一期間及一斜率。

脈沖控制部分314接收用于控制設(shè)定波形304和復(fù)位波形306的脈沖部分的脈沖的一spike信號，設(shè)定波形304和復(fù)位波形306分別在設(shè)定操作和復(fù)位操作期間從可調(diào)寫入電路的輸出線324上輸出到相變存儲器陣列310。通過控制設(shè)定波形304的脈沖部分的脈沖，使在設(shè)定波形304的平坦頂部部分之前有可能有彈性以融化相變存儲器的相變材料。此特征和彈性使得相變存儲器有較佳的效能或/和可靠度。

在設(shè)定波形304的脈沖部分期間，電流可短時(shí)間的上升高于一復(fù)位最小臨界值(未繪示)，然后下降回低于復(fù)位最小臨界值使相變存儲器的溫度充分地上升以使相變存儲器設(shè)置于結(jié)晶的相位。

在復(fù)位波形306的脈沖部分期間，電流可上升并維持高于復(fù)位最小臨界值。不同于設(shè)定波形304的脈沖部分期間，在復(fù)位波形306的脈沖部分期間的電流不會下降回低于復(fù)位最小臨界值。此電流維持高于復(fù)位最小臨界值的超過期間是必須的以使相變存儲器設(shè)置于非結(jié)晶的相位。

進(jìn)一步的，寫入控制部分318接收一CNT1信號且可變電流源部分320提供一可變電流(VC)以調(diào)整設(shè)定波形304的平坦頂部部分的電流及期間的量。在平坦頂部部分期間，設(shè)定波形304應(yīng)維持在低于復(fù)位最小臨界值且高于一設(shè)定最小臨界值(未繪示)的一電流。

并且，寫入控制部分318和可變電流源部分320用以調(diào)整在設(shè)定波形304的斜坡部分期間的一斜坡下降的期間/斜率。在設(shè)定波形304的斜坡部分期間，電流會斜坡下降低于設(shè)定最小臨界值。詳細(xì)地說，可變電流源(VC)控制電流鏡的電流以定義斜坡部分的長度。斜坡部分的長度可被調(diào)整以符合不同相變存儲器材料的設(shè)定脈沖需求。舉例來說，使用一較長的斜坡以較慢地改變相變存儲器材料，而通常有較佳的數(shù)據(jù)保存。

進(jìn)一步的，寫入控制部分318和可變電流源部分320用以調(diào)整在復(fù)位操作期間中復(fù)位波形306的平坦部分期間的電流/期間。

通過使用一QUNCH信號，抑制控制部分306用以調(diào)整可調(diào)寫入電路輸出的設(shè)定波形304和復(fù)位波形306的電流的下降的一脈沖。詳細(xì)地說，QUNCH信號控制設(shè)定波形304和復(fù)位波形306的脈沖以使在一端電流會快速地下降。

下文中將更詳細(xì)的描述可調(diào)寫入電路在輸出線324上輸出的設(shè)定波形304和復(fù)位波形306被相變存儲器陣列310的位線譯碼器336接收。

并且，如圖3所示，提供一讀取電路308。讀取電路308讀取儲存在相變存儲器上的數(shù)據(jù)，且讀取電路308一干凈部分330、一預(yù)充電部分332及一感應(yīng)放大器334。感應(yīng)放大器334從位線譯碼器336接收數(shù)據(jù)線333上的數(shù)據(jù)，并基于從位線譯碼器336接收的數(shù)據(jù)提供一輸出(SOUT)。感應(yīng)放大器334也用以連接到例如，接地、一參考電壓(VREF)以及一感應(yīng)放大器電壓(VSA)。

感應(yīng)放大器334的數(shù)據(jù)線333也連接到干凈部分330，干凈部分330用以將感應(yīng)放大器334的數(shù)據(jù)線333接地。一干凈控制信號(CLR)被干凈部分330接收以控制數(shù)據(jù)線333是否接地。感應(yīng)放大器334的數(shù)據(jù)線333也連接到預(yù)充電部分332，預(yù)充電部分332由一預(yù)充電控信號(PRE)控制而提供一預(yù)充電電壓信號(VPRE)到感應(yīng)放大器334。預(yù)充電電壓信號用來預(yù)充電數(shù)據(jù)線333。

請參照圖3，如上所述，相變存儲器陣列310包含一位線譯碼器336、多個(gè)不同的位線338、字線340以及代表可編程電阻式存儲器組件(例如相變存儲器組件)的電阻342。為了方便表示，并非所有的相變存儲器陣列310的存儲器元件都被標(biāo)示，然而繪示在相變存儲器陣列310的每一電阻組件都代表一相變存儲器組件。如上所述，存儲器元件(即電阻342)的阻抗值基于從可調(diào)寫入電路輸出的設(shè)定波形304和復(fù)位波形306而改變。詳細(xì)地說，相變材料在較高阻抗的非結(jié)晶的相位(例如復(fù)位操作)與較低阻抗的結(jié)晶的相位(例如設(shè)定操作)之間改變。

位線譯碼器336通過將設(shè)定波形304和復(fù)位波形306到傳送到適當(dāng)?shù)奈痪€338而將數(shù)據(jù)連接到相變存儲器以改變適當(dāng)?shù)南嘧兇鎯ζ鹘M件(電阻342)的阻抗值。進(jìn)一步的，讀取電路基于相變存儲器組件的阻抗值讀取從位線譯碼器336取得的數(shù)據(jù)。

開關(guān)326和328可被切換以選擇性地將寫入電路和讀取電路連接到位線譯碼器336。

圖4繪示依據(jù)本發(fā)明一實(shí)施例實(shí)施在單一集成電路上的的一雙倍數(shù)據(jù)率相變存儲器的一架構(gòu)和數(shù)據(jù)路徑的示意圖。在其他實(shí)施例中，此架構(gòu)可使用多芯片封裝或其他超過一電路組件的組合實(shí)施。

請參照圖4，提供400繪示在例如數(shù)據(jù)端口446的數(shù)據(jù)腳位(用于傳送/接收DQ<7：0>)上具有雙倍數(shù)據(jù)率通道的相變存儲器的架構(gòu)和數(shù)據(jù)路徑。數(shù)據(jù)端口446包含多個(gè)傳送器450以及多個(gè)接收器451，數(shù)據(jù)由芯片的多個(gè)傳送器450傳送到以及芯片的復(fù)多個(gè)接收器451接收。傳送器450可在一傳送頻率的上升緣及下降緣傳送數(shù)據(jù)，傳送頻率可由一外部頻率或內(nèi)部頻率得到，包含在一輸入/輸出控制器408上接收或產(chǎn)生的頻率信號。接收器451可在一接收頻率的上升緣及下降緣傳送數(shù)據(jù)，接收頻率可由一外部頻率或內(nèi)部頻率得到，包含在一輸入/輸出控制器408上接收或產(chǎn)生的頻率信號。一雙倍數(shù)據(jù)率通道例如通過在一頻率信號的上升緣及下降緣在每一頻率周期攜帶兩位的數(shù)據(jù)。雙倍數(shù)據(jù)率通道可通過在頻率中的每90度相位偏移時(shí)傳送而被增加到每頻率超過兩位，例如每頻率4位。現(xiàn)有技術(shù)的一些接口標(biāo)準(zhǔn)使用雙倍數(shù)據(jù)率通道，例如DDR、DDR2或DDR3。

400還繪示了雙倍數(shù)據(jù)率相變存儲器的一上半陣列402及一下半陣列404。上半陣列402和下半陣列404在此文中使用“半”描述是因?yàn)閷ぶ窓C(jī)制為一區(qū)塊地址被尋址到一半位于上半陣列402的存儲器單元，另一半位于下半陣列404的存儲器單元。相變存儲器也包含一數(shù)據(jù)路徑控制器406、一輸入/輸出控制器408、一全域邏輯控制器410、一預(yù)譯碼器412及一數(shù)據(jù)端口446。數(shù)據(jù)端口446包含并聯(lián)設(shè)置的多個(gè)傳送器450及多個(gè)接收器451并連接到輸入/輸出墊(腳位)448，輸入/輸出墊(腳位)448在一頻率(例如傳送頻率或接收頻率)的上升緣及下降緣傳送/接收數(shù)據(jù)。一些或所有的輸入/輸出墊(腳位)448位在相變存儲器的上半陣列402和下半陣列404之間的一層上。在一實(shí)施例中，可能有傳送到數(shù)據(jù)路徑控制器446或從數(shù)據(jù)路徑控制器446接收的多個(gè)數(shù)據(jù)端口446。數(shù)據(jù)端口446可被視為輸入/輸出控制器408的一部份，但在此圖中被繪示為分開的組件。

400繪示了由16個(gè)半存儲器組組成的總共8個(gè)存儲器組(bank)。8個(gè)半存儲器組位于上半陣列402而8個(gè)半存儲器組位于下半陣列404。詳細(xì)地說，上半陣列402包含一組半存儲器組414(即4個(gè)半存儲器組0-3)及一組半存儲器組416(即4個(gè)半存儲器組4-7)，下半陣列404包含一組半存儲器組418(即4個(gè)半存儲器組0-3)及一組半存儲器組420(即4個(gè)半存儲器組4-7)。上半陣列402的半存儲器組0及下半陣列404的半存儲器組0形成一組互補(bǔ)的半存儲器組。這組互補(bǔ)的半存儲器組會在下文中詳細(xì)描述，(例如以一存儲器地址的觀點(diǎn))作為一單一存儲器組，此單一存儲器組使用數(shù)據(jù)路徑控制器406和數(shù)據(jù)端口446在一頻率(例如一傳送頻率)的上升緣和下降緣讀取或?qū)懭霐?shù)據(jù)。在相似的方法中，上半陣列402的半存儲器組1和下半陣列404的半存儲器組1形成另一組互補(bǔ)的半存儲器組作為一單一存儲器組。剩下的上半陣列402的半存儲器組2-7和下半陣列404的半存儲器組2-7也形成互補(bǔ)的半存儲器組。如上所述，這些互補(bǔ)的半存儲器組包含8個(gè)存儲器組(由16個(gè)半存儲器組組成)。

一組半存儲器組414連接到一列譯碼器422、一行譯碼器424及一組選擇器426，一組半存儲器組416連接到一列譯碼器428、一行譯碼器430及一組選擇器432，一組半存儲器組418連接到一列譯碼器434、一行譯碼器436及一組選擇器438，一組半存儲器組420連接到一列譯碼器440、一行譯碼器442及一組選擇器444。

預(yù)譯碼器412傳送信息到每一列譯碼器442、428、434、440及行譯碼器424、430、436、442，以及組選擇器426、432、438、444。雖然圖4僅繪示預(yù)譯碼器412連接到組選擇器426、行譯碼器424及列譯碼器422，預(yù)譯碼器412還連接到組選擇器432、438、444及行譯碼器430、436、442及列譯碼器428、434、440。進(jìn)一步的，每一列譯碼器422、428、434、440及每一行譯碼器424、430、436、442從預(yù)譯碼器412接收(譯碼)地址數(shù)據(jù)以適當(dāng)?shù)倪x擇/辨識對應(yīng)存儲器組的對應(yīng)行和列，或者辨識例如128位的一頁的頁地址。每一組選擇器426、432、438、444從預(yù)譯碼器接收譯碼的地址數(shù)據(jù)以辨識適當(dāng)?shù)拇鎯ζ鹘M。

如圖所示，在一實(shí)施例中，一組半存儲器組414和416連接到一64位的輸出數(shù)據(jù)線(DOUT[63：0])及一對應(yīng)的64位的輸入數(shù)據(jù)線(DIN[63：0])，且一組半存儲器組418和420連接到一64位的輸出數(shù)據(jù)線(DOUT[63：0])及一對應(yīng)的64位的輸入數(shù)據(jù)線(DIN[63：0])。

如上所述，相變存儲器的數(shù)據(jù)經(jīng)由從數(shù)據(jù)端口446的輸入/輸出墊(腳位)448輸入或輸出相變存儲器，數(shù)據(jù)端口446包含例如8個(gè)傳送器450和8個(gè)接收器451。傳送器450在一傳送脈沖的上升緣和下降緣傳送數(shù)據(jù)。數(shù)據(jù)路徑控制器406與上述的數(shù)據(jù)端口446、上半陣列402和下半陣列404架構(gòu)配合控制此數(shù)據(jù)流以使在傳送頻率或接收頻率的上升緣從在線DQ<7：0>上傳送數(shù)據(jù)到上半陣列402或從上半陣列402接收數(shù)據(jù)，并在送頻率或接收頻率的下降緣從在線DQ<7：0>上傳送數(shù)據(jù)到下半陣列404或從下半陣列404接收數(shù)據(jù)。因此，上半陣列402的數(shù)據(jù)和下半陣列404的數(shù)據(jù)在線DQ<7：0>上的連續(xù)頻率邊緣被交錯(cuò)。在一實(shí)施例中，以基于一或多個(gè)存儲器陣列頻率的一存儲器存取速率并聯(lián)的讀取或?qū)懭肷习腙嚵?02和下半陣列404的數(shù)據(jù)，然后這些數(shù)據(jù)以一串行方式以基于一或多個(gè)傳送頻率的一傳送脈沖頻率由數(shù)據(jù)路徑控制器406被傳送到數(shù)據(jù)端口446或以基于一或多個(gè)接收頻率的一接收脈沖頻率由數(shù)據(jù)路徑控制器406從數(shù)據(jù)端口446接收。

進(jìn)一步的，如下文參照圖5的詳細(xì)描述，以此方式交錯(cuò)的從上半陣列402和下半陣列404輸出或輸入的數(shù)據(jù)，移動了相對相近的距離以到達(dá)數(shù)據(jù)路徑控制器406。這種布局方法減少了數(shù)據(jù)路徑的平均長度。這種方法可使一較大尺寸的頁的操作有較低的延遲時(shí)間。并且，這種布局將主動數(shù)據(jù)線的位置分散到一特定頁的上半部分和下半部分。因此，可減少局部的數(shù)據(jù)線耦接，使輸出和輸入的數(shù)據(jù)還有高的效率和較低的噪聲。

輸入/輸出控制器408傳送和接收支持存儲器操作的各種信號。舉例來說，輸入/輸出控制器408傳送或接收的各種信號可包含BA<2：0>、A<12：0>、CAS、CS、WE、RAS、CKE、CK_C、CK_T、VREF、ODT、DM、DQS_T及DQS_C。并且信號DQ<7：0>(例如由腳位DQ<7：0>傳送或接收的信號)可被視為或耦接到輸入/輸出控制器408。信號BA<2：0>為一存儲器組選擇信號以定義施加命令到哪一存儲器組，信號A<12：0>為用來辨識一地址總線的一信號，信號CAS為一行地址選通(strobe)信號，信號CS為一芯片選擇信號，信號WE為一寫入致能選通信號，信號RAS為一列地址選通信號，信號CKE為一頻率致能信號，信號CK_C和信號CK_T為互補(bǔ)的頻率信號，信號VREF為一參考電壓，信號ODT為一芯片上DQ終端信號，信號DM為一數(shù)據(jù)屏蔽信號，信號DQS_T和信號DQS_C為互補(bǔ)的數(shù)據(jù)選通信號，信號DQ<7：0>為一數(shù)據(jù)信號。

響應(yīng)于上述的信號，輸入/輸出控制器408傳送數(shù)據(jù)到數(shù)據(jù)路徑控制器406或從數(shù)據(jù)路徑控制器接收數(shù)據(jù)，并提供存儲器組和地址數(shù)據(jù)到全域邏輯控制器410以送到預(yù)譯碼器412以進(jìn)行存儲器組、列、行的地址辨識。

上述圖4的架構(gòu)可在單一芯片上實(shí)施也可在多芯片組態(tài)上實(shí)施，其中繪示于圖4的多個(gè)不同的組件可分散在多個(gè)芯片中。

圖5繪示依據(jù)本發(fā)明一實(shí)施例的一雙倍數(shù)據(jù)率相變存儲器芯片的一陣列分區(qū)的示意圖。

請參照圖5，在一實(shí)施例中，一雙倍數(shù)據(jù)率相變存儲器芯片500的一陣列分區(qū)可包含如圖4所示的一組半存儲器組414、416、418和420。如上所述，請參照圖4，上半陣列402包含半存儲器組414、416，下半陣列404包含半存儲器組418、420。進(jìn)一步的，一組半存儲器組414包含半存儲器組0-3，一組半存儲器組416包含半存儲器組4-7，一組半存儲器組418包含半存儲器組0-3，一組半存儲器組420包含半存儲器組4-7。并且，如上所述，不同的半存儲器組形成互補(bǔ)組，其中一存儲器組地址(例如參照圖4所描述的BA<2：0>)從下面組(例如418或420)的8個(gè)半存儲器組選擇其中一個(gè)半存儲器組，并從上面組(例如414或416)的8個(gè)半存儲器組選擇其中一個(gè)半存儲器組。進(jìn)一步的，舉例來說，每一半存儲器組(例如一組半存儲器組414的半存儲器組0)包含四個(gè)瓦片(tile)，即TILE0、TILE 1、TILE 2及TILE 3，其中每一的瓦片總共為4Mb包含1024條字線WL及4096條位線BL。

在一實(shí)施例中，當(dāng)在一半存儲器組(例如組418的半存儲器組2)的一瓦片的一字線被開啟時(shí)，互補(bǔ)半存儲器組(例如組414的半存儲器組2)的一對應(yīng)瓦片的一對應(yīng)的字線也被開啟。并且，每一半存儲器組中的64條位線和64個(gè)感應(yīng)放大器和/或64個(gè)寫入頭被啟動，組414和組418的總共128條位線和128個(gè)感應(yīng)放大器和/或128個(gè)寫入頭同時(shí)被啟動。這導(dǎo)致一128位的頁被提供到一數(shù)據(jù)分配器，其中64位來自上半陣列402，64位來自下半陣列404。如圖5的組414所示，每一半存儲器組的感應(yīng)放大器和寫入頭415位于每一半存儲器組中間的一層，在上面的一組瓦片0、1和下面的一組瓦片2、3之間。這布局可改善RC延遲的均勻性，降低在一特定頁中的每一存取單元中的延遲的分散。在一實(shí)施例中，在雙倍數(shù)據(jù)率相變存儲器芯片500上總共有1024個(gè)感應(yīng)放大器和1024個(gè)寫入頭，其中每組半存儲器組414、416、418、420各包含256(64 x 4)個(gè)感應(yīng)放大器和265個(gè)寫入頭。每一瓦片上的一行譯碼器用以將32組的每一組的128條位線中的一位線連接到在半存儲器組的輸入或輸出總線上的64條線中的一條線。每一瓦片的32組的每一組可設(shè)置如圖3所示。

進(jìn)一步的，在一實(shí)施例中，在一讀取/寫入操作期間，128個(gè)位(例如一組半存儲器組414的半存儲器組3的64個(gè)位和一組半存儲器組418的半存儲器組3的64個(gè)位)經(jīng)由8個(gè)數(shù)據(jù)墊(DQ<7：0>在8個(gè)頻率周期，即16個(gè)頻率邊緣)被讀取/寫入。

圖6A及圖6B繪示一雙倍數(shù)據(jù)相變存儲器的一無縫爆發(fā)寫入(seamless burst write)操作和一無縫爆發(fā)讀取(seamless burst read)操作的脈沖圖，圖6C繪示依據(jù)本發(fā)明的多個(gè)實(shí)施例的關(guān)于一寫入操作的脈沖圖。

請參照圖6A及圖6B對應(yīng)地說明一無縫爆發(fā)寫入操作和一無縫爆發(fā)讀取操作的脈沖圖。在一無縫爆發(fā)寫入操作中，如圖6A所示，在一存儲器組上執(zhí)行的一第一寫入可與在不同的存儲器組上執(zhí)行的一第二寫入重迭，以使這兩個(gè)存儲器組的數(shù)據(jù)輸入可無縫的(沒有閑置的頻率周期)被傳送到數(shù)據(jù)輸入在線。在一無縫爆發(fā)讀取操作中，如圖6B所示，在一存儲器組上執(zhí)行的一第一讀取可與在不同的存儲器組上執(zhí)行的一第二讀取重迭，以使到這兩個(gè)存儲器組的數(shù)據(jù)輸出可無縫的(沒有閑置的頻率周期)被傳送到數(shù)據(jù)輸出在線。這些重迭使得讀取和寫入操作可被執(zhí)行而在數(shù)據(jù)從不同的存儲器組被讀取或?qū)懭氲讲煌拇鎯ζ鹘M時(shí)只發(fā)生一個(gè)讀取延遲RL或一個(gè)寫入延遲WL。

請參照圖6A及圖6B，脈沖信號被標(biāo)示為一頻率信號CK、另一(反相)頻率信號一指令信號CMD、一數(shù)據(jù)選通信號DQS、另一(反相)數(shù)據(jù)選通信號及一數(shù)據(jù)讀取/寫入信號DQ。進(jìn)一步的，圖6A及圖6B繪示一數(shù)據(jù)屏蔽頻率信號DM，數(shù)據(jù)屏蔽頻率信號DM用于致能以遮蔽對應(yīng)的數(shù)據(jù)輸入。

CMD信號用于控制一存儲器組0的啟動(Bank0ACT)、一存儲器組1的啟動(Bankl ACT)、一行地址選通(CAS)、一讀取(RD)和/或一寫入(WR)。在ACT和CAS之間，CMD信號提供一不操作信號(NOP)。DQ信號用以讀取/寫入數(shù)據(jù)，其中128個(gè)位的數(shù)據(jù)在8個(gè)頻率周期期間被讀取/寫入，8個(gè)位在頻率的上升緣，8個(gè)位在頻率的下降緣。

詳細(xì)地說，請參照圖6A，當(dāng)一寫入操作開始時(shí)，一第一存儲器組被啟動(Bank0ACT)，接著執(zhí)行CAS/WR命令以開啟同一存儲器組的128條位線和128個(gè)寫入頭(半存儲器組的64個(gè))。在一寫入延遲WL及信號DQS的初始化之后，開始以每周期兩位計(jì)時(shí)經(jīng)由8個(gè)輸入/輸出腳位(只繪示了一個(gè)DQ腳位)寫入數(shù)據(jù)到相變存儲器。通過使用這8個(gè)輸入/輸出腳位，在頻率的每一上升緣和下降緣寫入8個(gè)位到陣列。因此，在一周期之后(例如1頻率)，16個(gè)位被寫入到雙倍數(shù)據(jù)率相變存儲器，且在8個(gè)周期之后(例如16個(gè)頻率邊緣D0-D15)，總共128個(gè)位被寫入到第一存儲器組(例如每頻率16位乘以8個(gè)頻率等于128位)。

在4個(gè)頻率的寫入數(shù)據(jù)到第一存儲器組之后(即不等第一存儲器組完成寫入)，啟動一第二存儲器組(Bank1 ACT))，接著執(zhí)行CAS/WR命令以開啟同一存儲器組的128條位線和128個(gè)寫入頭(半存儲器組的64個(gè))，以將另一組的128位寫入到雙倍數(shù)據(jù)率相變存儲器。通過此方法，數(shù)據(jù)以一全速數(shù)據(jù)率沒有被中斷被無縫地寫入到剩余的存儲器組。

如果被傳送的數(shù)據(jù)組夠大，在第8個(gè)(最后一個(gè))存儲器組被啟動的4個(gè)頻率之后，第一存儲器組可被再次啟動以形在這8個(gè)存儲器成一無縫寫入循環(huán)直到CPU停止寫入。此結(jié)構(gòu)的主要的好處在于通過不需要等待第一存儲器組完成持續(xù)寫入數(shù)據(jù)到不同的存儲器組，使相變存儲器具有超快的設(shè)定速度的需要有可能被放寬。舉例來說，對于一雙倍數(shù)據(jù)率相變存儲器，一150ns的設(shè)定速度足夠使8個(gè)存儲器組以533MB/s的數(shù)據(jù)率無縫的寫入。

并且，如圖6A所示，WL是CAS/WR和第一寫入之間的延遲，針對Bank0的CAS/WR命令與針對Bank1的CAS/WR命令之間的一些頻率是tCCD(也被稱為CAS到CAS的延遲)，也等于爆發(fā)長度(BL)除以2。在此例中，由于BL為16個(gè)頻率，tCCD為8個(gè)頻率。并且，如圖所示，在提供一信號之前，DQS和DQ信號被設(shè)定至一高阻抗(Hi-Z)。

請參照圖6B，使用相似于上述的無法寫入操作的流程執(zhí)行無縫的讀取操作，除了寫入頭被關(guān)閉而感應(yīng)放大器被啟動到輸出數(shù)據(jù)之外，例如在啟動一存儲器組之后，一CAS/RD命令開啟128條位線和128個(gè)感應(yīng)放大器。此外，請參照圖6B，一讀取周期時(shí)間tRC為完成一頁讀取指令需要的一最小頻率周期數(shù)，且一讀取延遲RL為CAS/RD命令和一第一數(shù)據(jù)讀取之間的延遲。

圖6C的方塊繪示了寫入數(shù)據(jù)到4個(gè)不同的存儲器組(即Bank X、BankY、Bank Z及Bank W)的一寫入操作的脈沖圖。如圖所示，通過一預(yù)充電開啟Bank X以將Bank X準(zhǔn)備好被寫入，并接收一指令(CMD)以開啟存儲器組的位線和寫入頭。需要寫入延遲WL以提供足夠的時(shí)間在數(shù)據(jù)(例如從DQ線被接收)被寫入之前完成啟動。在寫入延遲WL之后，用于在存儲器組Bank X上的寫入操作的數(shù)據(jù)輸入(DIN)被接收。在一實(shí)施例中，DIN被接收且被儲存在一緩沖器上。在存儲器組Bank X完成接收DIN之后，開始執(zhí)行存儲器組Bank X的寫入操作。

當(dāng)存儲器組Bank X仍然在接收DIN且過了等于BL/2的頻率周期之后，啟動存儲器組Bank Y且存儲器組Bank Y如同Bank X的方法接收指令(CMD)。在存儲器組Bank X的寫入操作期間且在存儲器組Bank Y的ACT、CMD和WL之后，存儲器組Bank Y的DIN被接收用于存儲器組Bank Y上的寫入操作。接著，在存儲器組Bank Y的DIN的脈沖完成之后，在存儲器組Bank Y上執(zhí)行寫入操作以在存儲器組Bank X的寫入操作完成之前開始存儲器組Bank Y上的寫入操作。此流程可使從寫入到Bank X到寫入到Bank Y的過渡可無縫地寫入。換句話說，因?yàn)榇鎯ζ鹘MBank X的DIN脈沖結(jié)束在存儲器組Bank Y的DIN脈沖開始時(shí)，存儲器組Bank X和存儲器組Bank Y的寫入操作是無縫的。持續(xù)地執(zhí)行上述的流程到存儲器組Bank Z和存儲器組Bank W，并在需要時(shí)回復(fù)到存儲器組Bank X，直到數(shù)據(jù)寫入完成為止。

圖7繪示一表格以提供傳統(tǒng)的雙倍數(shù)據(jù)率-533DRAM和本發(fā)明的雙倍數(shù)據(jù)率相變存儲器的一效能比較。

請參照圖7提供一雙倍數(shù)據(jù)率DRAM和一雙倍數(shù)據(jù)率相變存儲器的隨機(jī)讀取/寫入操作的一效能比較。

在描述圖7的表格之前，需要注意的是隨機(jī)讀取/寫入操作和參照圖6A及圖6B描述的無縫讀取/寫入操作的區(qū)別在于，隨機(jī)讀取/寫入操作在頻率周期之間有一延遲在一最后(隨機(jī))寫入操作之后和一存儲器組使用ACT信號被啟動之前。此延遲被描述在表中以tWR表示，也被稱為一寫入恢復(fù)時(shí)間。此tWR延遲在圖6A及圖6B的無縫讀取/寫入操作期間并不存在。

請參照圖7的表格，雙倍數(shù)據(jù)率-533DRAM和雙倍數(shù)據(jù)率相變存儲器之間在效能上顯著的差異在于雙倍數(shù)據(jù)率-533DRAM的爆發(fā)長度(BL)是4或8個(gè)頻率，而雙倍數(shù)據(jù)率相變存儲器的爆發(fā)長度(BL)是16個(gè)頻率。并且，雖然雙倍數(shù)據(jù)率相變存儲器相較于雙倍數(shù)據(jù)率-533DRAM具有一較長的CL(在一控制器告知一存儲器在目前列取得一特定行到此特定行的數(shù)據(jù)被讀取之間的頻率的數(shù)量)，雙倍數(shù)據(jù)率相變存儲器為10個(gè)，雙倍數(shù)據(jù)率-533DRAM為6個(gè)，雙倍數(shù)據(jù)率相變存儲器相較于雙倍數(shù)據(jù)率-533DRAM具有較短的tRCD(在ACT指令和一寫入/讀取指令之間的頻率的數(shù)量)，1個(gè)比4個(gè)。且雙倍數(shù)據(jù)率相變存儲器相較于雙倍數(shù)據(jù)率-533DRAM也具有較短的tRP(在一列預(yù)充電指令和一ACT指令之間的頻率的數(shù)量)，0個(gè)比4個(gè)。因此，雙倍數(shù)據(jù)率相變存儲器的CL、tRCD和tRP需要的總頻率為11個(gè)頻率，而雙倍數(shù)據(jù)率-533DRAM的CL、tRCD和tRP需要的總頻率為12個(gè)頻率。

此外，請參照圖7的表格，雙倍數(shù)據(jù)率-533DRAM具有7個(gè)頻率的一讀取延遲RL，而雙倍數(shù)據(jù)率相變存儲器具有10個(gè)頻率的一讀取延遲RL，且雙倍數(shù)據(jù)率相變存儲器的tRC為47個(gè)頻率，而雙倍數(shù)據(jù)率-533DRAM的tRC為20個(gè)頻率。然而，雙倍數(shù)據(jù)率-533DRAM和雙倍數(shù)據(jù)率相變存儲器的讀取和寫入尖峰是相同的，雙倍數(shù)據(jù)率-533DRAM和雙倍數(shù)據(jù)率相變存儲器的讀取和寫入尖峰的帶寬也是相同的。

進(jìn)一步的，雖然雙倍數(shù)據(jù)率相變存儲器具有一非常短的讀取延遲WL(即3個(gè)頻率)，然而有一個(gè)問題是同一存儲器組的隨機(jī)寫入的效能被tWR(35個(gè)頻率)所限制。當(dāng)數(shù)據(jù)持續(xù)地被寫入到同一存儲器組時(shí)，第一組的128位需要在寫入另一組128位的一第二地址到之前完成寫入。舉例來說，假設(shè)一相變材料使用120ns的設(shè)定速率，tWR需要至少35個(gè)頻率周期。增加一同一存儲器組寫入緩沖器會降低在隨機(jī)寫入效能上tWR的影響。因此，一較佳的解法是使用可在30ns內(nèi)切換并得到一良好分布的一材料。

如同表格中所看到的數(shù)據(jù)，比較雙倍數(shù)據(jù)率-533DRAM和雙倍數(shù)據(jù)率相變存儲器，兩者具有相同的VDD(1.8V)、操作頻率(266MHZ)及寫入/讀取數(shù)據(jù)率(533MB/s)。有8個(gè)雙倍數(shù)據(jù)率相變存儲器芯片的一雙行存儲器模塊(dual in-line memory module，DIMM)可提供4.3GB/s的讀取和寫入帶寬。

雙倍數(shù)據(jù)率相變存儲器的讀取延遲RL只有3個(gè)頻率周期(11.25ns)是比雙倍數(shù)據(jù)率-533DRAM的讀取延遲RL慢。因?yàn)橄噍^于雙倍數(shù)據(jù)率-533DRAM具有4或8個(gè)頻率爆發(fā)長度，雙倍數(shù)據(jù)相變存儲器具有一較長的爆發(fā)長度(16個(gè)頻率)，在雙倍數(shù)據(jù)率相變存儲器上的讀取和寫入操作的一第一頁的tCCD(即CAS到CAS的延遲，也等于BL/2)是比雙倍數(shù)據(jù)率-533DRAM的tCCD慢了4～6個(gè)頻率周期。對接下來的頁的無縫讀取和寫入操作，雙倍數(shù)據(jù)率-533DRAM的tCCD和雙倍數(shù)據(jù)率相變存儲器的tCCD是相同的。如上所述，圖7的表格繪示了在同一存儲器組上寫入效能中tWR的影響，并繪示了因?yàn)橐?20ns的設(shè)定時(shí)間，雙倍數(shù)據(jù)率相變存儲器在第一頁寫入操作的tRC(ACT到ACT的延遲)比雙倍數(shù)據(jù)率-533DRAM的tRC長了27個(gè)頻率周期。對接下來的頁的讀取和寫入操作，雙倍數(shù)據(jù)率-533DRAM的tRC和雙倍數(shù)據(jù)率相變存儲器的tRC是相同的。

圖8繪示依據(jù)本發(fā)明一實(shí)施例的一相變存儲器陣列分區(qū)的一布局架構(gòu)的示意圖。

在討論本發(fā)明的相變存儲器陣列分區(qū)的布局架構(gòu)之前，需要注意的是傳統(tǒng)的相變存儲器陣列具有幾個(gè)缺點(diǎn)都可被本發(fā)明所克服。詳細(xì)地說，傳統(tǒng)的相變存儲器陣列分區(qū)包含位于上分區(qū)的地址墊和位于下分區(qū)的數(shù)據(jù)墊。如上所述，此架構(gòu)會產(chǎn)生問題，即在上陣列和數(shù)據(jù)墊之間的數(shù)據(jù)路徑長度和在下陣列和數(shù)據(jù)墊之間的數(shù)據(jù)路徑長度會有顯著的差異，例如在下陣列和數(shù)據(jù)墊之間的數(shù)據(jù)路徑長度相較于在上陣列和數(shù)據(jù)墊之間的數(shù)據(jù)路徑長度是比較短的。此數(shù)據(jù)路徑長度的差異基于被存取的數(shù)據(jù)陣列的位置可能會劇烈的影響存取效能。舉例來說，使用傳統(tǒng)的相變存儲器陣列架構(gòu)，存取系能必須要提供足夠數(shù)據(jù)墊和不同的數(shù)據(jù)陣列之間最長的數(shù)據(jù)路徑的時(shí)間。這種傳統(tǒng)架構(gòu)也會導(dǎo)致其他問題，例如瞬時(shí)噪聲和布線的壅塞。

請參照圖8，繪示了一相變存儲器陣列分區(qū)800的一架構(gòu)的，其中相變存儲器陣列分區(qū)800包含一上半部802、一下半部804以及一區(qū)塊806。區(qū)塊806位于上半部802和下半部804之間，區(qū)塊806包含例如地址墊、數(shù)據(jù)墊、一數(shù)據(jù)路徑控制器(例如圖4的數(shù)據(jù)路徑控制器406)和/或一數(shù)據(jù)分配器(例如圖10的數(shù)據(jù)分配器1010)。如圖所示，上半部802在數(shù)據(jù)線DO_T<63：0>上提供64位到數(shù)據(jù)墊806，且下半部804在數(shù)據(jù)線DO_B<63：0>上提供64位到數(shù)據(jù)墊806。

相變存儲器陣列分區(qū)800包含總共8個(gè)存儲器組(16個(gè)半存儲器組)。詳細(xì)地說，相同于如4圖所述的方式，上半部802包含一組半存儲器組808(即4個(gè)半存儲器組0-3)及一組半存儲器組810(即4個(gè)半存儲器組4-7)，下半部804包含一組半存儲器組812(即4個(gè)半存儲器組0-3)及一組半存儲器組814(即4個(gè)半存儲器組4-7)。并且，如圖4所述的，上半部802的半存儲器組0和下半部804的半存儲器組0形成第一組互補(bǔ)的存儲器組，上半部802的半存儲器組1和下半部804的半存儲器組1形成第二組互補(bǔ)的存儲器組，以此類推。

此架構(gòu)使得數(shù)據(jù)在上半部802和下半部804之間被交錯(cuò)(被分割)以使從上半部802的存儲器組(半存儲器組0)讀取/寫入到數(shù)據(jù)墊806的距離與從下半部804的存儲器組(半存儲器組0)讀取/寫入到數(shù)據(jù)墊806的距離是接近相等的。

據(jù)此，此相變存儲器陣列分區(qū)800可解決上述關(guān)于數(shù)據(jù)路徑長度的問題。詳細(xì)地說，因?yàn)閿?shù)據(jù)墊806位于相變存儲器陣列分區(qū)800的中間，且因?yàn)樯习氩?02和下半部804互補(bǔ)的半存儲器組分別使用頻率的上升緣和下降緣，最長數(shù)據(jù)路徑(例如從上半部802或下半部804到數(shù)據(jù)墊806的最長數(shù)據(jù)路徑)和最短數(shù)據(jù)路徑(例如從上半部802或下半部804到數(shù)據(jù)墊806的最短數(shù)據(jù)路徑)之間的差異相較于傳統(tǒng)的架構(gòu)的數(shù)據(jù)路徑長度的差異可被顯著的減少。換句話說，在一實(shí)施例中，最長數(shù)據(jù)路徑和最短數(shù)據(jù)路徑之間的差異是超小以使一最大長度數(shù)據(jù)路徑(例如最長數(shù)據(jù)路徑)和一最小長度數(shù)據(jù)路徑(例如最短數(shù)據(jù)路徑)在長度上是相對相似的。

并且，基于此架構(gòu)，從上半部802(例如第一存儲器陣列)的一存儲器組(例如半存儲器組3的地址存儲器單元)到數(shù)據(jù)墊806(或數(shù)據(jù)分配器1010)的一數(shù)據(jù)路徑的最大長度的布線，與從下半部804(例如第二存儲器陣列)的一存儲器組(例如半存儲器組3的地址存儲器單元)到數(shù)據(jù)墊806(或數(shù)據(jù)分配器1010)的一數(shù)據(jù)路徑的最大長度的布線是實(shí)質(zhì)上相同的。此外，基于此架構(gòu)，從上半部802(例如第一存儲器陣列)的一存儲器組(例如半存儲器組3的地址存儲器單元)到數(shù)據(jù)墊806(或數(shù)據(jù)分配器1010)的一數(shù)據(jù)路徑的最小長度的布線，與從下半部804(例如第二存儲器陣列)的一存儲器組(例如半存儲器組3的地址存儲器單元)到數(shù)據(jù)墊806(或數(shù)據(jù)分配器1010)的一數(shù)據(jù)路徑的最小長度的布線是實(shí)質(zhì)上相同的。“實(shí)質(zhì)上相同”表示此布線長度在長度上是非常接近的，以在交錯(cuò)的方式存取上半部和下半部的存儲器單元時(shí)可節(jié)省雙倍數(shù)據(jù)率脈沖，而不需要因?yàn)殚L度差異而擴(kuò)大取樣間隔以超過頻率頻率的可允許的最大值。

上述圖8所描述的架構(gòu)也可通過分享上升/下降緣從上半部802和下半部804取得的數(shù)據(jù)以降低瞬時(shí)噪聲，并通過分割數(shù)據(jù)信號到上半部802的一半布線和下半部804的另一半布線以降低布線的壅塞，以解決上述的問題。并且，如圖8所示，相較于上述的傳統(tǒng)架購，通過將數(shù)據(jù)墊806設(shè)置在相變存儲器陣列分區(qū)800的中間，并在上半部802和下半部804之間，最長數(shù)據(jù)路徑和最短數(shù)據(jù)路徑的差異可被減到最小。

如上所述，相變存儲器陣列分區(qū)800是在一雙倍數(shù)據(jù)率相變存儲器芯片中被使用，以使在每一頻率的上升緣或下降緣數(shù)據(jù)被輸入/輸出。據(jù)此，如上所述，上半部802的半存儲器組0和下半部804的半存儲器組0包含一互補(bǔ)的存儲器組作為一完整的存儲器組，其中上半部802的半存儲器組0在頻率的上升緣中被存取，而下半部804的半存儲器組0在頻率的下降緣中被存取。換句話說，本發(fā)明的架構(gòu)需要上升緣數(shù)據(jù)以從上半部802的半存儲器組0接收或傳送到上半部802的半存儲器組0，以及需要下降緣數(shù)據(jù)以從下半部804的半存儲器組0接收或傳送到下半部804的半存儲器組0?；蛘呦喾吹模枰陆稻墧?shù)據(jù)以從上半部802的半存儲器組0接收或傳送到上半部802的半存儲器組0，以及需要上升緣數(shù)據(jù)以從下半部804的半存儲器組0接收或傳送到下半部804的半存儲器組0。此方法降低了平均的數(shù)據(jù)路徑長度并分散主動數(shù)據(jù)線的位置分散以減少局部耦接到以使數(shù)據(jù)生產(chǎn)量有更高的效率和較低的噪聲。

圖9繪示依據(jù)本發(fā)明一實(shí)施例的如圖5和圖8所示的雙倍數(shù)據(jù)率相變存儲器芯片的陣列分區(qū)相較于傳統(tǒng)的相變存儲器陣列分區(qū)的多個(gè)優(yōu)點(diǎn)的示意圖。

請參照圖9描述在一傳統(tǒng)的雙倍數(shù)據(jù)率陣列分區(qū)中，128位的瞬時(shí)數(shù)據(jù)在同一位置，而在依據(jù)本發(fā)明的雙倍數(shù)據(jù)率相變存儲器陣列分區(qū)中，在上半部只有64位的瞬時(shí)數(shù)據(jù)，在下半部只有64位的瞬時(shí)數(shù)據(jù)。通過在一部份(上半部或下半部)中只有64位的瞬時(shí)數(shù)據(jù)，可在此新的陣列分區(qū)中降低瞬時(shí)噪聲。

進(jìn)一步的，請參照圖9，傳統(tǒng)的雙倍數(shù)據(jù)率陣列在同一分區(qū)內(nèi)需要從上到下設(shè)置128位的布線以到達(dá)數(shù)據(jù)墊，然而本發(fā)明的雙倍數(shù)據(jù)率相變存儲器的架構(gòu)從上半分區(qū)到中間的數(shù)據(jù)墊僅需要64位的布線，并從下半分區(qū)到中間的數(shù)據(jù)墊僅需要64位的布線。此架構(gòu)減輕并降低布線的壅塞。

并且，請參照圖9，傳統(tǒng)的雙倍數(shù)據(jù)率陣列需要存儲器控制器以基于從陣列上部到位于陣列下部的數(shù)據(jù)墊的最長數(shù)據(jù)路徑，控制雙倍數(shù)據(jù)率陣列的存取。相較之下，雙倍數(shù)據(jù)率相變存儲器的此架構(gòu)的最長數(shù)據(jù)路徑僅需要從陣列分區(qū)上部到陣列分區(qū)中間(或者從陣列分區(qū)下部到陣列分區(qū)中間)。此架構(gòu)可大大的降低需要被控制器補(bǔ)償?shù)淖铋L數(shù)據(jù)路徑。

圖10繪示依據(jù)本發(fā)明一實(shí)施例的一上半存儲器組、一下半存儲器組、一上半部緩沖器、一下半部緩沖器及如圖4所示的數(shù)據(jù)路徑控制器的示意圖，并包含控制信號的描述。

請參照圖10繪示了一上半存儲器組1002、一下半存儲器組1004、一上半部緩沖器1012(包含一或多個(gè)緩沖器)、一下半部緩沖器1014(包含一或多個(gè)緩沖器)及一數(shù)據(jù)路徑控制器1006。在一讀取操作期間，上半存儲器組1002經(jīng)由上半部緩沖器1012提供64位的數(shù)據(jù)DO_T<0>至DO_T<63>到數(shù)據(jù)路徑控制器1006，且下半存儲器組1004經(jīng)由下半部緩沖器1014提供64位的數(shù)據(jù)DO_B<0>至DO_B<63>到數(shù)據(jù)路徑控制器1006。數(shù)據(jù)路徑控制器1006包含一計(jì)數(shù)器1008，計(jì)數(shù)器1008接收一頻率信號。數(shù)據(jù)路徑控制器1006還包含一分配器1010，分配器1010分別從上半存儲器組1002和下半存儲器組1004經(jīng)由上半部緩沖器1012(例如鎖存器)和下半部緩沖器1014接收數(shù)據(jù)DO_T<63：0>和數(shù)據(jù)DO_B<63：0>，并從計(jì)數(shù)器1008接收一輸出。

詳細(xì)地說，分配器1010在如圖6B所示的CK信號的上升緣和下降緣提供一DQ信號作為1006的一輸出。在一實(shí)施例中，分配器1010由計(jì)數(shù)器1008控制的多個(gè)開關(guān)組成。如圖所示，在CK信號的上升緣和下降緣輸出一8位的DQ信號(例如DQ<7：0>)。

在CK信號的第一個(gè)上升緣中，DQ<7：0>信號輸出從DO_T<63：0>選擇的8個(gè)位(例如DO_T<7：0>)，在CK信號的第一個(gè)下降緣中，DQ<7：0>信號輸出從DO_B<63：0>選擇的8個(gè)位(例如DO_B<7：0>)。

在CK信號的第二個(gè)上升緣中，DQ<7：0>信號輸出從DO_T<63：0>選擇的8個(gè)位(例如DO_T<15：8>)，在CK信號的第二個(gè)下降緣中，DQ<7：0>信號輸出從DO_B<63：0>選擇的8個(gè)位(例如DO_B<15：8>)，以此類推，使在CK信號的第八個(gè)上升緣中，DQ<7：0>信號輸出從DO_T<63：0>選擇的8個(gè)位(例如DO_T<63：56>)，在CK信號的第八個(gè)下降緣中，DQ<7：0>信號輸出從DO_B<63：0>選擇的8個(gè)位(例如DO_B<63：56>)。

在一實(shí)施例中，從分配器1010輸出的數(shù)據(jù)被如圖4所示的數(shù)據(jù)端口446接收，并被數(shù)據(jù)端口446的傳送器輸出。

對于一寫入操作，除了數(shù)據(jù)流的方向相反，流程與上述解釋的相似。

在一實(shí)施例中，計(jì)數(shù)器1008是控制分配器1010的多個(gè)開關(guān)的一脈沖電路。詳細(xì)地說，計(jì)數(shù)器1008提供用于計(jì)算CK信號的上升源和下降緣的一計(jì)數(shù)，此計(jì)數(shù)控制DQ<7：0>信號的輸出，并決定選擇DO_T<63.0>和DO_B<63：0>的哪8個(gè)位作為輸出。

進(jìn)一步的，一gc_pd_read_stb<7：0>信號是一選通信號，gc_pd_read_stb<7：0>信號通過使用一鎖存DO_T<63：0>信號及一鎖存DB_T<63：0>信號選通上半存儲器組1002的數(shù)據(jù)(DO_T<63：0>)和下半存儲器組1004的數(shù)據(jù)(DO_B<63：0>)到數(shù)據(jù)路徑控制器1006。

圖11依據(jù)本發(fā)明的一實(shí)施例提供如圖10所示的數(shù)據(jù)路徑控制器1006的一說明，并提供一表格描述從數(shù)據(jù)路徑控制器1006的分配器1010輸出的多種信號。

請參照圖11，并如上參照圖10所述的，對于一讀取操作，分配器1010將DO_T<63：0>數(shù)據(jù)和DO_B<63：0>數(shù)據(jù)分配到DQ<7：0>信號。如圖所示，分配器1010接收控制分配器1010的輸出的一gc_dq_burst_sa<3：0>信號(例如gc_dq_burst_sa<3：0>信號控制DO_T<63：0>數(shù)據(jù)和DO_B<63：0>數(shù)據(jù)作為分配器1010的輸出)。詳細(xì)地說，基于gc_dq_burst_sa<3：0>信號，分配器101從上半存儲器組1002和下半存儲器組1004選擇特定數(shù)據(jù)以經(jīng)由DQ<7：0>信號分配。如表格所示，當(dāng)gc_dq_burst_sa<3：0>信號提供“0”、“0”、“0”和“0”的值的時(shí)候，DQ<7：0>信號在CK信號的上升緣輸出DO_T<7：0>，當(dāng)gc_dq_burst_sa<3：0>信號提供“0”、“0”、“0”和“1”的值的時(shí)候，DQ<7：0>信號在CK信號的下降緣輸出DO_B<7：0>。表格中出示了gc_dq_burst_sa<3：0>信號和DO_B<7：0>的輸出包含的多種數(shù)據(jù)的組合。在此不明確解釋這些組合，但可從表格內(nèi)容中清楚得知。

對于一寫入操作，除了數(shù)據(jù)流的方向相反，流程與上述解釋的相似。

圖12繪示依據(jù)本發(fā)明一實(shí)施例從一雙倍數(shù)據(jù)率相變存儲器讀取數(shù)據(jù)的一脈沖圖。

請參照圖12，提供一脈沖圖以說明如圖6A和圖6B討論過的CK信號、CMD信號、DQS信號及DQ信號。為了避免多余的描述或解釋CK信號、CMD信號、DQS信號及DQ信號，在此就省略詳細(xì)描述。這些信號的詳細(xì)描述已經(jīng)在圖6A和圖6B的描述中被提供。

請參照圖12，還繪示了以下信號的多個(gè)脈沖：用于啟動前處理器的gc_pd_act信號、用于讀取和寫入的gc_pd_rd_wr信號、用于辯識一存儲器組地址的gc_pd_ba<2：0>信號、用于辨識一列地址的gc_pd_ra<11：0>信號、用于辨識一行地址的gc_pd_ca<7：0>、用于選通(圖10的)上半存儲器組1002的數(shù)據(jù)和(圖10的)下半存儲器組1004的數(shù)據(jù)到(圖10的)數(shù)據(jù)路徑控制器1006的選通信號gc_pd_read<7：0>、用于辨識數(shù)據(jù)輸出的gc_dq_out_id信號、用于控制DO_T<63：0>數(shù)據(jù)和DO_B<63：0>數(shù)據(jù)作為(圖10的)分配器1010的輸出的gc_dq_burst_sa<3：0>信號、復(fù)位信號gc_dq_reset、用于致能輸入/輸出驅(qū)動器的gc_io_drv_en信號、及用于控制(gate)DQS信號的gc_dq_gate_dqs信號。

如圖所示，當(dāng)RAS和CAS在進(jìn)行中(active)且同位檢查(parity check，PL)為0時(shí)，gc_pd_act信號由低電平過渡到高電平。當(dāng)tm_pd_latency等于2個(gè)頻率周期時(shí)，gc_pd_act信號保持在高電平2個(gè)頻率周期的時(shí)間。

gc_pd_rd_wr信號隨著gc_pd_act信號同時(shí)由低電平過渡到高電平，并保持在高電平8個(gè)頻率周期的時(shí)間(當(dāng)tCCD等于8個(gè)頻率周期時(shí))。

gc_pd_ba<2：0>信號隨著gc_pd_act信號同時(shí)被觸發(fā)并提供用于讀取數(shù)據(jù)的一存儲器組地址。

gc_pd_ra<11：0>信號隨著gc_pd_act信號同時(shí)被觸發(fā)并提供用于讀取數(shù)據(jù)的一列地址。

gc_pd_ca<7：0>信號隨著gc_pd_act信號同時(shí)被觸發(fā)并提供用于讀取數(shù)據(jù)的一行地址。

在此實(shí)施例中，在CK周期35的時(shí)候gc_pd_read_stb<7：0>信號由低電平過渡到高電平，并保持在高電平2個(gè)頻率周期的時(shí)間(當(dāng)tm_sa_latency等于8個(gè)頻率周期時(shí))。如參照第10圖所述，c_pd_read_stb<7：0>信號是一選通信號，gc_pd_read_stb<7：0>信號通過使用一鎖存DO_T<63：0>信號及一鎖存DB_T<63：0>信號選通上半存儲器組1002的數(shù)據(jù)(DO_T<63：0>)和下半存儲器組1004的數(shù)據(jù)(DO_B<63：0>)到數(shù)據(jù)路徑控制器1006。

gc_dq_out_id信號在gc_pd_read_stb<7：0>由低電平過渡到高電平的3個(gè)頻率周期(當(dāng)tm_red_latency等于3個(gè)頻率周期時(shí))之后由低電平過渡到高電平，并保持在高電平8個(gè)頻率周期的時(shí)間(當(dāng)tCCD等于8個(gè)頻率周期時(shí))。此信號保持在高電平1個(gè)頻率周期，之后DQ信號開始寫入數(shù)據(jù)D0～D15。

gc_dq_burst_sa<3：0>信號如參照第11圖所述的，控制分配器1010以從上半存儲器組1002和下半存儲器組1004選擇特定的數(shù)據(jù)以經(jīng)由DQ<7：0>信號分配。

在CK周期39的時(shí)候，也就是在gc_dq_burst_sa<3：0>信號初始化(在CK周期38)的一個(gè)頻率周期之后，gc_dq_reset信號由低電平過渡到高電平，并保持一頻率周期在高電平。

gc_io_drv_en信號隨著gc_dq_out_id信號并在gc_dq_reset信號由低位準(zhǔn)遇渡到高位準(zhǔn)的1個(gè)頻率周期之后由低電平過渡到高電平。gc_io_drv_en信號在數(shù)據(jù)依據(jù)DQ信號被讀取之后又回到低電平。

gc_dq_gate_dqs信號隨著gc_dq_out_id信號同時(shí)由低位準(zhǔn)過渡到高位準(zhǔn)，并在gc_io_drv_en信號回到低電平之前的1個(gè)頻率周期回到低電平。

本發(fā)明的示范實(shí)施例

下文中參照圖1A～圖12提供本發(fā)明的多種實(shí)施例的描述。

在一實(shí)施例中，提供一存儲器。存儲器例如可以是或者至少一不分是作為圖4的400以及圖8的相變存儲器陣列分區(qū)800實(shí)施。存儲器包含一數(shù)據(jù)端口，例如圖4的數(shù)據(jù)端口446，數(shù)據(jù)端口446具有一雙倍數(shù)據(jù)率數(shù)據(jù)通道。雙倍數(shù)據(jù)率數(shù)據(jù)通道1包含并聯(lián)設(shè)置的B個(gè)傳送器，例如圖4的傳送器450，其中B為正整數(shù)。B個(gè)傳送器在一傳送脈沖的的上升緣及下降緣上傳送數(shù)據(jù)，傳送脈沖例如為圖10所示的CK信號和圖10和圖11所示的輸出信號。存儲器也可包含一第一存儲器陣列，例如圖4的上半陣列402。第一存儲器陣列包含一第一陣列數(shù)據(jù)總線，例如圖4所示的DOUT和/或DIN。第一陣列數(shù)據(jù)總線包含N條線，其中N個(gè)位在N條在線并聯(lián)的被傳送，N為正整數(shù)。存儲器也包含一第二存儲器陣列，例如圖4的下半陣列404。第二存儲器陣列包含一第二陣列數(shù)據(jù)總線，例如圖4所示的DOUT和/或DIN。第二陣列數(shù)據(jù)總線包含N條線，其中N個(gè)位在N條在線并聯(lián)的被傳送。進(jìn)一步的，存儲器也可包含一數(shù)據(jù)路徑控制器，例如圖4所示的數(shù)據(jù)路徑控制器406及圖10和圖11所示的數(shù)據(jù)路徑控制器1006。數(shù)據(jù)路徑控制器包含一脈沖電路，例如圖10和圖11所示的計(jì)數(shù)器1008。數(shù)據(jù)路徑控制器還包含一數(shù)據(jù)分配器，例如圖10和圖11所示的分配器1010，由脈沖電路的一輸出控制。數(shù)據(jù)分配器設(shè)置在第一存儲器陣列和第二存儲器陣列之間，例如圖4的上半陣列402和下半陣列404之間，又例如上半存儲器組1002和下半存儲器組1004之間，且被連接到數(shù)據(jù)端口。在傳送脈沖的上升緣，數(shù)據(jù)分配器將一第一數(shù)據(jù)區(qū)段從第一陣列數(shù)據(jù)總線分配到用于傳送的數(shù)據(jù)端口，第一數(shù)據(jù)區(qū)段例如為DO_T<7：0>信號，包含B個(gè)位。在傳送脈沖的下降緣，數(shù)據(jù)分配器從第二陣列數(shù)據(jù)總線將一第二數(shù)據(jù)區(qū)段分配到用于傳送的數(shù)據(jù)端口，第二數(shù)據(jù)區(qū)段例如為DO_B<7：0>信號，包含B個(gè)位。

數(shù)據(jù)端口可包含輸出墊，例如如圖4所示的輸入/輸出墊(腳位)448，連接到傳送器并設(shè)置在第一存儲器陣列和第二存儲器陣列之間。

在一實(shí)施例中，如圖8所示且對應(yīng)段落所描述的，數(shù)據(jù)路徑控制器、第一陣列數(shù)據(jù)總線、第二陣列數(shù)據(jù)總線被設(shè)置以使(1)從第一存儲器陣列的一地址存儲單元到數(shù)據(jù)分配器的一數(shù)據(jù)路徑的一布線的最大長度與從第二存儲器陣列的一地址存儲單元到數(shù)據(jù)分配器的一數(shù)據(jù)路徑的一布線的最大長度是實(shí)質(zhì)上相同的，并且(2)從第一存儲器陣列的一地址存儲單元到數(shù)據(jù)分配器的一數(shù)據(jù)路徑的一布線的最小長度與從第二存儲器陣列的一地址存儲單元到數(shù)據(jù)分配器的一數(shù)據(jù)路徑的一布線的最小長度是實(shí)質(zhì)上相同的。

在一實(shí)施例中，第一存儲器陣列、第二存儲器陣列及數(shù)據(jù)路徑控制器被設(shè)置在一單一集成電路芯片上，在另一實(shí)施例中，第一存儲器陣列、第二存儲器陣列及數(shù)據(jù)路徑控制器被設(shè)置在一多芯片封裝上。

在一實(shí)施例中，存儲器可包含一地址譯碼器，例如圖4的預(yù)譯碼器412，其中如參照圖4所述的，地址譯碼器回應(yīng)于一頁地址從第一存儲器陣列取得N個(gè)位并從第二存儲器陣列取得N個(gè)位，頁地址包含用于選擇一2N個(gè)位的一頁的一頁讀取指令中辨識的地址位。在一實(shí)施例中，如圖4所示，地址譯碼器被設(shè)置在第一存儲器陣列和第二存儲器陣列之間。

在一實(shí)施例中，第一存儲器陣列和第二存儲器陣列包含一組互補(bǔ)的半存儲器組，例如上半陣列402的半存儲器組0和下半陣列404的半存儲器組0，以使(1)第一存儲器陣列包含互補(bǔ)的半存儲器組的一第一半存儲器組(例如上半陣列402的半存儲器組0)，且第二存儲器陣列包含互補(bǔ)的半存儲器組的一第二半存儲器組(例如下半陣列404的半存儲器組0)，(2)互補(bǔ)的半存儲器組的第一半存儲器組耦接到B條線的一組，例如第一存儲器陣列的第一陣列數(shù)據(jù)總線的上半陣列402的DOUT和/或DIN，(3)互補(bǔ)的半存儲器組的第二半存儲器組耦接到B條線的一組，例如第二存儲器陣列的第二陣列數(shù)據(jù)總線的下半陣列404的DOUT和/或DIN，(4)存儲器還包含一地址譯碼器，地址譯碼器響應(yīng)于一存儲器組地址從第一存儲器陣列的第一半存儲器組取得B個(gè)單元，并從第二存儲器陣列的第二半存儲器組取得B個(gè)單元，其中存儲器組地址包含用于選擇2B個(gè)位的一存儲器組的地址位。

在一實(shí)施例中，脈沖電路接收一脈沖信號，例如圖10和圖11所示的脈沖信號，并如圖10和圖11所示的產(chǎn)生一控制信號以控制數(shù)據(jù)分配器以在脈沖頻率的上升緣傳送第一數(shù)據(jù)區(qū)段，并控制數(shù)據(jù)分配器以在脈沖頻率的下降緣傳送第二數(shù)據(jù)區(qū)段。

進(jìn)一步的，如上所述，提供了多種不同實(shí)施例的一存儲器用以寫入數(shù)據(jù)。上述實(shí)施例用于讀取數(shù)據(jù)的存儲器也使用相同結(jié)構(gòu)寫入數(shù)據(jù)。

也可依據(jù)從一存儲器中讀取數(shù)據(jù)和寫入數(shù)據(jù)到一存儲器的方法執(zhí)行如上所述所要求的結(jié)構(gòu)和實(shí)施的存儲器。

以上所述的具體實(shí)施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。