本發(fā)明是有關(guān)于一種非易失性存儲器(non-volatilememory，nvm)元件及其制作方法。特別是有關(guān)于一種垂直通道存儲器元件及其制作方法。

背景技術(shù)：

非易失性存儲器元件具有存入元件中的數(shù)據(jù)不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存數(shù)據(jù)的存儲器元件之一。閃存是一種典型的非易失性存儲器技術(shù)。

制作具有垂直通道的非易失性存儲器元件，例如垂直通道nand閃存的方法，一般是先以多個絕緣層和多晶硅層交錯疊層在半導體基材上形成多層疊層結(jié)構(gòu)，再于多層疊層結(jié)構(gòu)中形成貫穿開口，將基材暴露于外；并依序在貫穿開口的側(cè)壁上毯覆存儲層，例如硅-硅氧化物-氮化硅-硅氧化物-硅(sonos)存儲層以及多晶硅通道層，藉以在存儲層、通道層以及多晶硅層上定義出多個存儲單元，并且通過通道層使存儲單元與作為底部共享源極線的基材電性連接。其中，底部共享源極線可用來進行非易失性存儲器元件的區(qū)塊擦除(blockerase)操作。

然而，由于傳統(tǒng)的底部共享源極線一般是通過離子注入的方式形成于基材的摻雜區(qū)，阻值偏高。加上，離子注入摻雜區(qū)與基材之間的接合接口會產(chǎn)生寄生電容，不僅會增加功率消耗而且會對訊號產(chǎn)生干擾以及時間延遲(rcdelay)，進而降低存儲器元件寫入/讀取操作的可靠度以及元件速度。

因此，有需要提供一種垂直通道閃存元件及其制作方法，來解決已知技術(shù)所面臨的問題。

技術(shù)實現(xiàn)要素：

本發(fā)明的一個面向是有關(guān)于一種存儲器元件，包括半導體基材、隔離層、第一導體層、接觸插塞、多個絕緣層、多個第二導體層、通道層以及 存儲層。隔離層位于半導體基材上。第一導體層位于隔離層上。接觸插塞穿過隔離層且與第一導體層和半導體基材電性接觸。第二導體層與絕緣層交錯疊層于第一導體層上，且和第一導體層電性隔離。通道層位于第一貫穿開口的至少一個側(cè)壁與底面上，并與接觸插塞電性接觸，其中第一貫穿開口穿過絕緣層和第二導體層，而將接觸插塞暴露于外。存儲層位于通道層與第二導體層之間。

本發(fā)明的另一個面向是有關(guān)于一種存儲器元件的制作方法。此一存儲器元件的制作方法包括下述步驟：首先，于半導體基材上形成隔離層，再于隔離層上形成第一導體層。之后，提供多層疊層結(jié)構(gòu)(multilayersstack)，使多層疊層結(jié)構(gòu)具有多個絕緣層和多個犧牲層相互疊層于第一導體層上，并使犧牲層和第一導體層隔離。再形成至少一個第一貫穿開口，穿過多層疊層結(jié)構(gòu)、第一導體層以及隔離層，將絕緣層、犧牲層和半導體基材部分地暴露于外。接著，進行選擇性沉積(selectivedeposition)工藝，以于第一貫穿開口的底部形成接觸插塞，與第一導體層和半導體基材電性接觸。然后，于第一貫穿開口的至少一個側(cè)壁上依序形成存儲層和通道層，使存儲層夾設于通道層與剩余犧牲層之間，并且使通道層與接觸插塞電性接觸。后續(xù)，形成至少一個第二貫穿開口，穿過多層疊層結(jié)構(gòu)，使第一導體層、絕緣層以及犧牲層部分地暴露于外。并在通過第二貫穿開口移除剩犧牲層后，以及于剩余犧牲層的位置上，形成多個第二導電層。

本發(fā)明的又一個面向是有關(guān)于一種存儲器元件的制作方法。此一制作方法包括下述步驟：首先，于半導體基材上依序形成第一隔離層、第一導體層以及第二隔離層；并且形成至少一個接觸開口，穿過第二隔離層、第一導體層以及隔離層，將一部分的基材暴露于外。之后，于接觸開口中形成接觸插塞，使其與第一導體層和基材電性接觸。接著，提供多層疊層結(jié)構(gòu)，使多層疊層結(jié)構(gòu)具有多個絕緣層和多個犧牲層相互疊層于第二隔離層上。然后，形成至少一個第一貫穿開口，穿過多層疊層結(jié)構(gòu)和第二隔離層，并且將絕緣層、犧牲層和接觸插塞部分地暴露于外。再于第一貫穿開口的至少一個側(cè)壁上依序形成存儲層和通道層，使存儲層夾設于通道層與剩余犧牲層之間，并且使通道層與接觸插塞電性接觸。后續(xù)，形成至少一個第二貫穿開口，穿過多層疊層結(jié)構(gòu)和第二隔離層，使第一導體層、絕緣層以 及剩余犧牲層部分地暴露于外；并在通過第二貫穿開口移除剩余的犧牲層后，于剩余犧牲層的位置上形成多個第二導電層。

根據(jù)上述實施例，本發(fā)明是在提供一種立體存儲器元件及其制作方法。其是在半導體基材上方依序形成一隔離層和一導體層，并形成至少一個穿過隔離層和導電層且與半導體及導電層電性的接觸插塞。且在導體層上形成具有多個存儲單元的多層疊層結(jié)構(gòu)，以及多個縱向穿過多層疊層結(jié)構(gòu)用來串接存儲單元以形成多個存儲單元串行的通道層，并使每一個通道層與對應的一個接觸插塞產(chǎn)生電性接觸。其中，導體層和通道層之間的距離小于半導體基材和通道層之間的距離。

由于，本發(fā)明的實施例所提供的存儲器元件是采用獨立的導體層，而非半導體基材，來作為不同存儲單元串行的底部共享源極線。因此用來進讀取/寫入操作的電流，其流經(jīng)導體層路徑，比已知技術(shù)所提供的存儲器元件流經(jīng)半導體基材的電流路徑要短，因此存儲器元件的操作電流路徑，可降低存儲器元件的操作電阻。加上，本發(fā)明的實施例所提供的存儲器元件并不會在底部共享源極線中形成具有p-n結(jié)的摻雜區(qū)，可避免寄生電容的形成，可增進存儲器元件的操作可靠度，解決已知技術(shù)所面臨的問題。

附圖說明

為了對本發(fā)明的上述實施例及其他目的、特征和優(yōu)點能更明顯易懂，特舉數(shù)個較佳實施例，并配合所附圖式，作詳細說明如下：

圖1a至圖1j是根據(jù)本發(fā)明的一實施例所繪示的一系列制作存儲器元件的工藝結(jié)構(gòu)剖面示意圖；

圖2a至圖2g是根據(jù)本發(fā)明的另一實施例所繪示的一系列制作存儲器元件的工藝結(jié)構(gòu)剖面示意圖；以及

圖3a至圖3g是根據(jù)本發(fā)明的又一實施例所繪示的一系列制作垂直通道浮置柵極nand閃存元件的工藝結(jié)構(gòu)剖面示意圖。

【符號說明】

100、200、300：存儲器元件101：半導體基材

102、202：隔離層103：第一導體層

103a：第一導體層的頂面204、104：接觸插塞

204a、104a：接觸插塞的頂面105：第二導電層

107、307：存儲層108：通道層

109：絕緣材料110：多層疊層結(jié)構(gòu)

110a、110b：第一貫穿開口111-115：犧牲層

111a：犧牲層的底面121-126：絕緣層

129：間隙壁介電層130：空氣間隙

131：焊墊132：覆蓋層

133：第二貫穿開134：金屬插塞

136：位線137：存儲單元

139：內(nèi)聯(lián)機203：接觸開口

301：保護層302：第一凹室

303：間隔304：浮置柵電極

305：隧穿氧化層c：電流

具體實施方式

本發(fā)明是提供一種半導體元件及其制作方法，可改善已知半導體元件接觸電阻偏高的問題。為了對本發(fā)明的上述實施例及其他目的、特征和優(yōu)點能更明顯易懂，下文特舉一具有存儲器單元、邏輯單元和高壓單元的嵌入式存儲器元件及其制作方法作為較佳實施例，并配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，并非用以限定本發(fā)明。本發(fā)明仍可采用其他特征、元件、方法及參數(shù)來加以實施。較佳實施例的提出，僅是用以例示本發(fā)明的技術(shù)特征，并非用以限定本發(fā)明的申請專利范圍。該技術(shù)領(lǐng)域中具有通常知識者，將可根據(jù)以下說明書的描述，在不脫離本發(fā)明的精神范圍內(nèi)，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照圖1a至圖1j，圖1a至圖1j是根據(jù)本發(fā)明的一實施例所繪示的一系列制作存儲器元件100的工藝結(jié)構(gòu)剖面示意圖。在本實施例之中，存儲器元件100是一種垂直通道nand閃存元件。制作存儲器元件100的方法包括下述步驟：

首先，于半導體基材101上形成隔離層102，再于隔離層102上形成第一導體層103；并且在第一導體層103上提供一多層疊層結(jié)構(gòu)110(如圖1a所繪示)。在本發(fā)明的一些實施例中，半導體層基材101可以由，例如p型摻雜、n型摻雜或無摻雜的多晶硅、鍺或其他合適的半導體材料，所構(gòu)成。隔離層102可以由介電材料，例如硅氧化物(oxide)、硅氮化物、硅氮氧化物(oxynitride)、硅酸鹽(silicate)或上述的任一組合，所構(gòu)成。第一導體層103是由導電材質(zhì)，例如可多晶硅(poly-silicon)、摻雜的半導體材質(zhì)、金屬或上述的任意組合，所構(gòu)成。在本實施例之中，半導體基材101是由p型摻雜的多晶硅所構(gòu)成；隔離層102是由硅氧化物所構(gòu)成；第一導體層103是由n型摻雜的多晶硅所構(gòu)成。

多層疊層結(jié)構(gòu)110包括形成于第一導體層103上的多個犧牲層111-115以及多個絕緣層121-126。絕緣層121-126與犧牲層111-115是相互平行，并且沿著z軸方向彼此交錯疊層在于第一導體層103上。在本實施例之中，絕緣層126位于多層疊層結(jié)構(gòu)110的頂層，絕緣層121位于多層疊層結(jié)構(gòu)110的最底層，而與第一導體層103直接接觸，藉以使犧牲層111-115和第一導體層103隔離。在本發(fā)明的一些實施例中，隔離層102的厚度較佳比絕緣層121-126的厚度大。隔離層102的厚度實質(zhì)介于200埃(angstrom，)至1500埃之間。較佳為500埃。

犧牲層111-115可以由含硅氮化物(nitride)，例如氮化硅(sin)、氮氧化硅(sion)、氮碳化硅(sicn)或上述的任意組合，所構(gòu)成。在本實施例中，犧牲層111-115是由氮化硅所構(gòu)成。絕緣層121-126可以由介電材料，例如硅氧化物、硅氮化物、硅氮氧化物、硅酸鹽或上述的任一組合，所構(gòu)成。在本發(fā)明的一些實施例中，犧牲層111-115和絕緣層121-126可通過，例如低壓化學氣相沉積(lowpressurechemicalvapordeposition，lpcvd)工藝，制作而成。其中，犧牲層111-115和絕緣層121-126的材料必須不同。

接著，對多層疊層結(jié)構(gòu)110進行刻蝕工藝，以形成多個第一貫穿開口110a和110b，貫穿多層疊層結(jié)構(gòu)110、第一導體層103以及隔離層102，藉以將一部分的基材101暴露于外(如圖1b所繪示)。在本發(fā)明的一些實施例中，形成第一貫穿開口110a和110b的刻蝕工藝，包括以圖案化硬掩模層(未繪示)為刻蝕掩模，通過非等向刻蝕工藝(anisotropicetchingprocess)， 例如反應離子刻蝕(reactiveionetching，rie)工藝，對多層疊層結(jié)構(gòu)110、第一導體層103和隔離層102進行刻蝕。藉以在多層疊層結(jié)構(gòu)110、第一導體層103和隔離層102之中形成沿著z軸方向向下延伸，且截面形狀實質(zhì)為圓形的貫穿孔(第一貫穿開口110a和110b)，將位于第一貫穿開口110a和110b的底面的一部分基材101，以及用來作為第一貫穿開口110a和110b的側(cè)壁的一部分絕緣層121-126、犧牲層111-115、第一導體層103和隔離層102暴露出來。

之后，進行選擇性沉積(selectivedeposition)工藝，以于第一貫穿開口110a和110b底部形成接觸插塞104，與第一導體層103和半導體基材101電性接觸(如圖1c所繪示)。在本發(fā)明的一實施例之中，接觸插塞104可以是通過原子層化學氣相沉積(atomiclayerchemicalvapordeposition，alcvd)工藝所形成的多晶硅接觸插塞，或者是經(jīng)由選擇性外延成長(selectiveepitaxialgrowth，seg)所形成的單晶或多晶硅層或上述的任一組合。

另外，在第一貫穿開口110a和110b底部形成接觸插塞104之后，為了消除形成于接觸插塞104中的氣泡(void)，較佳會進行一熱退火(anneal)工藝。熱退火(anneal)工藝之后接觸插塞104若發(fā)生緊縮的現(xiàn)象，還可以進一部進行前述的選擇性沉積工藝，以補足接觸插塞104的高度。在本實施例中，接觸插塞104的高度，半由導體基材101的底面起算，較佳高過于第一導體層103并低于犧牲層111-115(但不以此為限)。詳言之，在本實施例之中，接觸插塞104的頂面104a實質(zhì)高于第一導體層103的頂面103a，但接觸插塞104的頂面104a實質(zhì)低于最底層的犧牲層111的底面111a。

然后，于第一貫穿開口110a和110b的側(cè)壁上依序形成存儲層107和通道層108，并將存儲層107夾設于通道層108與些犧牲層111-115之間，且使通道層108與接觸插塞104的頂面104a電性接觸(如圖1d所繪示)。在本發(fā)明的一些實施中，存儲層107的形成包括下述步驟：首先通過沉積工藝，例如低壓化學氣相沉積工藝，形成具有，例如氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ono)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(oxide-nitride-oxide-nitride-oxide，onono)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅 (oxide-nitride-oxide-nitride-oxide-nitride-oxide，ononono)結(jié)構(gòu)的復合層(但不以此為限)，共形毯覆于多層疊層結(jié)構(gòu)110的表面以及第一貫穿開口110a和110b的側(cè)壁及底部。之后，以刻蝕工藝移除位于第一貫穿開口110a和110b底部的一部分氧化硅-氮化硅-氧化硅、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅結(jié)構(gòu)，將接觸插塞104的一部分頂面104a暴露于外。

形成存儲層107之后，再通過沉積工藝，例如低壓化學氣相沉積工藝，形成由硅、鍺或其他摻雜或無摻雜的半導體材質(zhì)，所構(gòu)成的通道層108，使其共形毯覆于存儲層107以及接觸插塞104暴露于外的頂面104a上。在本實施例中，通道層108是由無摻雜的多晶硅所構(gòu)成。

再以絕緣材料109，例如二氧化硅、氮化硅或其他合適的介電材料，填充第一貫穿開口110a和110b，并在第一貫穿開口110a和110b中形成至少一空氣間隙(airgap)130。在回蝕絕緣材料109之后，于絕緣材料109上方形成焊墊131，并且形成覆蓋層132來覆蓋多層疊層結(jié)構(gòu)110以及焊墊131(如圖1e所繪示)。在本發(fā)明的一實施例中，覆蓋層132包括硅氧化物。

之后，進行另一個刻蝕工藝，在多層疊層結(jié)構(gòu)110中形成至少一個沿著z軸方向向下延伸，貫穿多層疊層結(jié)構(gòu)110的第二貫穿開口133，并將絕緣層121-126和犧牲層111-115以及第一導體層103的頂面103a部分地暴露于外(如圖1f所繪示)。

接著，移除剩余的犧牲層111-115。在本實施例之中，是采用磷酸(h3po4)溶液通過第二貫穿開口133將剩余的犧牲層111-115予以移除，并將一部分的存儲層107暴露于外。(如圖1g所繪示)。在本發(fā)明的一些實施例中，為了保護經(jīng)由第二貫穿開口133暴露于外的第一導體層103，在移除犧牲層111-115之前，較佳會在第一導體層103暴露于外的頂面103a上形成一個保護層128。在本實施例中，保護層128的硅氧化物硬掩模層，其是通過在第一導體層103暴露于外的頂面103a上所進行的氧化工藝形成，可用來在后續(xù)工藝中保護第一導體層103。

之后，通過沉積工藝，例如低壓化學氣相沉積工藝，形成多個第二導電層105填充于被移除的剩余犧牲層111-115原來的位置上，進而在每一 個第二導電層105與存儲層107和通道層108重疊的區(qū)域形成一個存儲單元137，并在多層疊層結(jié)構(gòu)110中形成存儲器陣列(如圖1h所繪示)。在本發(fā)明的一些實施例中，第二導電層105可以是由多晶硅、金屬或其他導電材質(zhì)所構(gòu)成。在本實施例之中，控第二導電層105為一金屬層，例如氮化鈦/鎢(tin/w)、氮化鉭/鎢(tan/w)、氮化鉭/銅(tan/cu)以及其他可能的材料。

在形成第二導電層105之后，先移除保護層128；再于第二貫穿開口133的至少一個側(cè)壁上形成間隙壁介電層(dielectricspacer)129，并于第二貫穿開口133中形成金屬插塞134，與第一導體層103電性接觸，且通過該間隙壁介電層129與第二導體層105電性隔離(如圖1i所繪示)。

后續(xù)，在覆蓋層132上方形成層間介電層135；再于層間介電層135上形成多個條位線136，使位線136經(jīng)由內(nèi)聯(lián)機139與焊墊131電性接觸。之后，經(jīng)由一連串后段工藝(未繪示)，完成存儲器元件100的制備(如圖1j所繪示)。在本發(fā)明的一些實施例中，第一導體層103可作為存儲器元件100的底部共享源極線。而位于存儲器陣列中由第二導體層105與存儲層107和通道層108所形成的存儲單元137，可經(jīng)由位線136耦接至譯碼器，例如行譯碼器或列譯碼器或(未繪示)。

由于，來自位線136的電流c可以經(jīng)過通道層108、接觸插塞104、第一導體層103(底部共享源極線)和金屬插塞134而接地。換句話說，用來進行讀取/寫入操作的電流并不會流經(jīng)過基材101。和已知技術(shù)相比，不僅電流路徑縮短，且不會在第一導體層103和基材101之間形成具有p-n結(jié)的摻雜區(qū)，可避免寄生電容的形成，可大幅降低存儲器元件100的操作電阻，并解決已知技術(shù)因為在底部共享源極線和基材之間產(chǎn)生寄生電容所導致的訊號干擾以及時間延遲問題，進而增進存儲器元件的操作可靠度以及元件速度。

請參照圖2a至圖2g，圖2a至圖2g是根據(jù)本發(fā)明的另一實施例所繪示的一系列制作存儲器元件200的工藝結(jié)構(gòu)剖面示意圖。在本實施例之中，存儲器元件200也是一種具有垂直通道的nand閃存元件。制作存儲器元件200的方法包括下述步驟：

首先，依序于半導體基材101上形成第一隔離層102、第一導體層103 和第二隔離層202。再形成多個接觸開口203，穿過第二隔離層202、第一導體層103以及第一隔離層103，將一部分的基材101暴露于外。之后，于接觸開口中分別形成接觸插塞204，使其與第一導體層103和半導體基材101電性接觸(如圖2a所繪示)。

在本發(fā)明的一些實施例之中，形成接觸插塞204包括下列步驟：首先，以刻蝕工藝移除一部分的第二隔離層202、第一導體層103以及第一隔離層103以形成接觸開口203。再以沉積工藝，例如低壓化學氣相沉積工藝，在第二隔離層202上沉積導電材料，例如多晶硅，并填充接觸開口203。之后，再以第二隔離層202為停止層，進行平坦化工藝，例如化學機械拋光(chemicalmechanicalpolish，cmp)，以移除位于第二隔離層202上的導電材料，形成接觸插塞204。換言之，在本實施例中接觸插塞204的頂面204a實質(zhì)高于第一導體層103的頂面103a，且實質(zhì)與第二隔離層202的頂面202a共平面。

接著，提供一多層疊層結(jié)構(gòu)110，使多層疊層結(jié)構(gòu)具有多個絕緣層121-126和多個犧牲層111-115相互疊層于第二隔離層202上。然后，以刻蝕工藝形成多個第一貫穿開口110a和110b，穿過多層疊層結(jié)構(gòu)110，并且將一部分的接觸插塞204暴露于外。(如圖2b所繪示)。為了使第一貫穿開口110a和110b可以準確對準接觸插塞204，在本發(fā)明的一些實施例中，接觸插塞204的尺寸較佳會大于第一貫穿開口110a和110b的截面，以增加制作第一貫穿開口110a和110b的刻蝕工藝的工藝裕度(processwindows)。

然后。再于第一貫穿開口110a和110b的至少一個側(cè)壁上依序形成存儲層107和通道層108，使存儲層107夾設于通道層108與犧牲層111-115之間，并且使通道層107與接觸插塞204電性接觸(如圖2c所繪示)。

再以絕緣材料109，例如二氧化硅、氮化硅或其他合適的介電材料，填充第一貫穿開口110a和110b，并在第一貫穿開口110a和110b中形成至少一空氣間隙130。在回蝕絕緣材料109之后，于絕緣材料109上方形成焊墊131，并且形成覆蓋層132來覆蓋多層疊層結(jié)構(gòu)110以及焊墊131(如圖2d所繪示)。

進行另一個刻蝕工藝，在多層疊層結(jié)構(gòu)110中形成至少一個沿著z軸 方向向下延伸，穿過多層疊層結(jié)構(gòu)110和第二隔離層202的第二貫穿開口133，并將絕緣層121-126和犧牲層111-115以及第一導體層103的頂面103a部分地暴露于外。在本發(fā)明的一些實施例之中，可以在第一導體層103暴露于外的頂面103a上提供通過氧化工藝所形成的保護層128，用來在后續(xù)工藝中保護第一導體層103(如圖2e所繪示)。

接著，移除剩余的犧牲層111-115，并將一部分的存儲層107暴露于外。之后，通過沉積工藝，例如低壓化學氣相沉積工藝，形成多個第二導電層105填充于被移除的剩余犧牲層111-115原來的位置上，進而在每一個第二導電層105與存儲層107和通道層108重疊的區(qū)域形成一個存儲單元137，并在多層疊層結(jié)構(gòu)中形成存儲器陣列(如圖2f所繪示)。

在形成第二導電層105之后，于第二貫穿開口133中形成間隙壁介電層129和金屬插塞134，使金屬插塞134與第一導體層103電性接觸，且使金屬插塞134通過間隙壁介電層129與第二導體層105電性隔離。后續(xù)，在覆蓋層132上方形成層間介電層135；再于層間介電層135上形成多個條位線136，使位線136經(jīng)由內(nèi)聯(lián)機139與焊墊131電性接觸。之后，經(jīng)由一連串后段工藝(未繪示)，完成存儲器元件200的制備(如圖2g所繪示)。

在本發(fā)明的一些實施例之中，存儲器元件也可以是一種垂直通道浮置柵極nand閃存元件。例如請參照圖3a至圖3g，圖3a至圖3g是根據(jù)本發(fā)明的又一實施例所繪示的一系列制作垂直通道浮置柵極nand閃存元件300的工藝結(jié)構(gòu)剖面示意圖。在本實施例之中，制作存儲器元件300的方法大致與圖1a至圖1j所繪示的方法相似，差別僅在于制作存儲層307的方法有所不同。由于其他元件的材料與制作方式已詳述于圖1a至圖1j的實施例之中，相同的工藝并不再此贅述。

在本實施例之中，存儲層307的制作方法由圖1c開始。在形成接觸插塞104之后先于接觸插塞104的頂部104a形成保護層301；再進行一回蝕工藝，移除一部分犧牲層111-115，藉以在相鄰兩個絕緣層121-126中定義出一個第一凹室302。在本實施例之中，回蝕工藝是采用磷酸(h3po4)溶液的濕法刻蝕工藝，可用來移除位于兩個相鄰的絕緣層121-126之間經(jīng)由第一貫穿開口110a和110b暴露于外的一部分犧牲層111-115。換言之，每一個第一凹室302是通過余留下來的一部分犧牲層111-115，在兩個相 鄰的絕緣層121-126之間所定義出來的層間空間(如圖3a所繪示)。

再進行氧化工藝，將每一個犧牲層111-115被第一凹室302暴露于外的部分加以氧化，以形成間隔層303。換句話說，即是在第一凹室302的縱向側(cè)壁上形成間隔層303。在本實施例之中，氧化犧牲層111-115的步驟包括原位蒸氣產(chǎn)生(in-situ-steam-generation，issg)氧化工藝，可將材質(zhì)為氮化硅的一部分犧牲層111-115氧化成材質(zhì)實質(zhì)為硅氧化物的間隔層303(如圖3b所繪示)。

后續(xù)，形成多個浮置柵電極304分別填充每一個第一凹室302(如圖3c所繪示)。浮置柵電極304的形成方式包括下述步驟：首先，進行沉積工藝，例如低壓化學氣相沉積工藝，在多層疊層結(jié)構(gòu)110上沉積導電材質(zhì)(未繪示)并填充第一貫穿開口110a和110b和第一凹室302。再通過回蝕工藝移除位于第一貫穿開口110a和110b中的一部分導電材質(zhì)，并保留位于第一凹室302中的一部分導電材質(zhì)，以形成實質(zhì)為環(huán)狀的浮置柵電極304。在本發(fā)明的一些實施例中，浮置柵電極304的導電材質(zhì)可以是多晶硅或金屬，例如鋁(al)、銅(cu)、金(au)、銀(ag)、鉑金(pt)或上述的合金。

在形成浮置柵電極304之后，先形成隧穿氧化層(tunneloxidelayer)305，覆蓋于絕緣層121-126和浮置柵電極304經(jīng)由第一貫穿開口110a和110b暴露于外的部分上。然后，再形成通道層108，使其共形地(conformal)毯覆于隧穿氧化層305以及接觸插塞104經(jīng)由第一貫穿開口110a和110b暴露于外的頂面104a上(如圖3d所繪示)。

在本實施例中，隧穿氧化層305的制作方式包括下述步驟：首先，通過沉積工藝形成硅氧化物層，使其毯覆于多層疊層結(jié)構(gòu)110的表面以及第一貫穿開口110a和110b的側(cè)壁上與底面上。之后，再通過刻蝕工藝移除位于多層疊層結(jié)構(gòu)110以及保護層301上的一部分硅氧化物層，藉以形成隧穿氧化層305。在本發(fā)明的一些實施例中，較佳可通過同一刻蝕工藝，將保護層301一并移除，使一部分接觸插塞104暴露于外。通道層108是通過沉積工藝形成毯覆于第一貫穿開口110a和110b的側(cè)壁與底面上的多晶硅層，可將隧穿氧化層305夾設于通道層108和浮置柵電極304之間，并且使通道層108與接觸插塞104電性接觸。

之后，再以絕緣材料109，例如二氧化硅、氮化硅或其他合適的介電 材料，填充第一貫穿開口110a和110b，并在第一貫穿開口110a和110b中形成至少一空氣間隙130。在回蝕絕緣材料109之后，于絕緣材料109上方形成焊墊131，并且形成覆蓋層132來覆蓋多層疊層結(jié)構(gòu)110以及焊墊131。再進行另一個刻蝕工藝，在多層疊層結(jié)構(gòu)110中形成至少一個沿著z軸方向向下延伸，穿過多層疊層結(jié)構(gòu)110的第二貫穿開口133，并將絕緣層121-126和犧牲層111-115以及第一導體層103的頂面103a部分地暴露于外(如圖3e所繪示)。

接著，移除剩余的犧牲層111-115，并將一部分的間隔層303暴露于外。之后，通過沉積工藝，例如低壓化學氣相沉積工藝，形成多個第二導電層105填充于被移除的剩余犧牲層111-115原來的位置上。進而，可在第二導電層105、間隔層303、浮置柵電極304、隧穿氧化層107和通道層108重疊的區(qū)域形成多個垂直通道浮柵存儲單元306，并在多層疊層結(jié)構(gòu)構(gòu)中形成具有垂直通道的浮柵存儲器陣列(如圖3f所繪示)。在本實施例中，每一個垂直通道浮柵存儲單元306中的第二導電層105可作為控制柵電極；間隔層303、對應的浮置柵電極304和隧穿氧化層305三者的組合可視為垂直通道浮柵存儲單元306的存儲層。其中，每一個間隔層303可作為對應的控制柵電極(第二導電層105)與浮置柵電極304之間的柵間層(inter-polydielectriclayer，ipdlayer)。

在形成第二導電層105之后，于第二貫穿開口133中形成金屬插塞134，與第一導體層103電性接觸，且通過該間隙壁介電層129與第二導體層105電性隔離。后續(xù)，再經(jīng)由一連串后段工藝(未繪示)，在覆蓋層132上方形成層間介電層135；再于層間介電層135上形成多個條位線136，并經(jīng)由內(nèi)聯(lián)機139與焊墊131電性接觸，完成存儲器元件300的制備(如圖3g所繪示)。

根據(jù)上述實施例，本發(fā)明是在提供一種立體存儲器元件及其制作方法。其是在半導體基材上方依序形成一隔離層和一導體層，并形成至少一個穿過隔離層和導電層且與半導體及導電層電性的接觸插塞。且在導體層上形成具有多個存儲單元的多層疊層結(jié)構(gòu)，以及多個縱向穿過多層疊層結(jié)構(gòu)用來串接存儲單元以形成多個存儲單元串行的通道層，并使每一個通道層與對應的一個接觸插塞產(chǎn)生電性接觸。其中，導體層和通道層之間的距離小 于半導體基材和通道層之間的距離。

由于，本發(fā)明的實施例所提供的存儲器元件是采用獨立的導體層，而非半導體基材，來作為不同存儲單元串行的底部共享源極線。因此用來進讀取/寫入操作的電流，其流經(jīng)導體層路徑，比已知技術(shù)所提供的存儲器元件流經(jīng)半導體基材的電流路徑要短，因此存儲器元件的操作電流路徑，可降低存儲器元件的操作電阻。加上，本發(fā)明的實施例所提供的存儲器元件并不會在底部共享源極線和基材之間形成具有p-n結(jié)的摻雜區(qū)，可避免寄生電容的形成，進而可增進存儲器元件的操作可靠度以及元件速度，解決已知技術(shù)所面臨的問題。

雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何該技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視隨附的權(quán)利要求范圍所界定的為準。