相關(guān)申請的交叉參考

2015年11月13日提交的日本專利申請第2015-222995號的包括說明書、附圖和摘要的公開結(jié)合于此作為參考。

本發(fā)明涉及半導(dǎo)體器件，更具體地，涉及用于具有設(shè)置在soi襯底之上的sram的半導(dǎo)體器件的技術(shù)。

背景技術(shù)：

日本未審查專利申請公開第2009-135140號公開了一種半導(dǎo)體器件，其包括具有薄膜box-soi結(jié)構(gòu)的pmos和nmos晶體管。半導(dǎo)體器件具有半導(dǎo)體支持襯底、具有10nm以下的厚度的絕緣膜以及半導(dǎo)體層，其中pmos晶體管和nmos晶體管形成在半導(dǎo)體層的表面中。阱區(qū)域位于半導(dǎo)體層下方，穿過具有10nm以下的厚度的絕緣膜，并且通過向阱區(qū)域施加期望的電壓來改變pmos和nmos晶體管的閾值。

技術(shù)實現(xiàn)要素：

本發(fā)明的發(fā)明人對具有sram存儲單元的半導(dǎo)體器件進行了研究，該sram存儲單元包括具有薄膜box-soi結(jié)構(gòu)的nmos和pmos晶體管。每個sram存儲單元均包括兩個poms負載晶體管、兩個nmos驅(qū)動器晶體管以及兩個存取晶體管。兩個負載晶體管形成在n型阱區(qū)域中，并且兩個驅(qū)動器晶體管和兩個存取晶體管形成在p型阱區(qū)域中。

這種sram存儲單元以矩陣圖案在半導(dǎo)體襯底之上沿x和y方向布置以配置存儲陣列，并且這種存儲單元以矩陣圖案沿x和y方向布置。

沿y方向延伸的p型阱區(qū)域和n型阱區(qū)域連續(xù)地位于多個存儲陣列中，并且具有沿x方向延伸的期望寬度的抽頭區(qū)域(tapregion)沿y方向位于彼此相鄰的存儲陣列之間。抽頭區(qū)域是向p型阱區(qū)域和n型阱區(qū)域供應(yīng)電能的區(qū)域，其中向p型阱區(qū)域供應(yīng)第一電位的電源布線以及向n型阱區(qū)域供應(yīng)第二電位的電源布線沿x方向延伸。

sram存儲單元包括多個柵電極層(柵極導(dǎo)體膜、柵極導(dǎo)體帶)，其為負載晶體管、驅(qū)動器晶體管和存取晶體管配置柵電極。在抽頭區(qū)域中，不設(shè)置存儲單元但是多個偽柵電極層設(shè)置在與柵電極層相同的層中，并且偽柵電極層與電源布線耦合。換句話說，第一電位或第二電位被提供給偽柵極帶。

然而，本發(fā)明的發(fā)明人發(fā)現(xiàn)，泄露電流發(fā)生在抽頭區(qū)域中定位偽柵電極層的區(qū)域中，從而使得難以降低半導(dǎo)體器件的功耗。

因此，需要能降低具有sram存儲單元(其具有薄膜box-soi結(jié)構(gòu))的半導(dǎo)體器件的功耗的技術(shù)。

本發(fā)明的上述和其他目的和新穎特征將根據(jù)以下說明書和附圖中的詳細說明而變得清楚。

根據(jù)本發(fā)明的一個方面，提供了一種半導(dǎo)體器件，包括：n型阱區(qū)域，形成在半導(dǎo)體襯底的主表面之上；元件隔離區(qū)域，形成在半導(dǎo)體襯底的主表面之上；以及第一有源區(qū)域和第二有源區(qū)域，位于n型阱區(qū)域中并且被元件隔離區(qū)域環(huán)繞。該器件還包括：絕緣膜，在第一有源區(qū)域中形成在半導(dǎo)體襯底的主表面之上；半導(dǎo)體層，形成在絕緣膜之上；柵電極層，通過柵極絕緣膜形成在半導(dǎo)體層之上；p型源極區(qū)域和p型漏極區(qū)域，在柵電極層的兩個端部處形成在半導(dǎo)體層中；以及偽柵電極層，通過柵極絕緣膜形成在半導(dǎo)體層之上。該器件進一步包括：n型半導(dǎo)體區(qū)域，在第二有源區(qū)域中形成在n型阱區(qū)域的表面之上；以及電源布線，與n型半導(dǎo)體區(qū)域耦合。偽柵電極層電浮置。

根據(jù)本發(fā)明，可以降低半導(dǎo)體器件的功耗。

附圖說明

圖1是示出根據(jù)本發(fā)明優(yōu)選實施例的sram中的存儲單元的等效電路圖；

圖2是示出根據(jù)實施例的用于pmos和nmos晶體管的阱區(qū)域電位和閾值的表格；

圖3是示出根據(jù)實施例的sram的存儲單元的結(jié)構(gòu)的平面圖；

圖4是示出根據(jù)實施例的sram的存儲單元的結(jié)構(gòu)的平面圖；

圖5是示出根據(jù)實施例的sram的存儲單元的結(jié)構(gòu)的平面圖；

圖6是沿著圖3的線a-a截取的截面圖；

圖7是沿著圖3的線b-b截取的截面圖；

圖8是概念性地示出根據(jù)實施例的sram區(qū)域中的抽頭區(qū)域的位置的平面圖；

圖9是示出根據(jù)實施例的sram區(qū)域中的存儲陣列和抽頭區(qū)域的平面圖；

圖10是沿著圖9的線c-c截取的截面圖；

圖11是沿著圖9的線d-d截取的截面圖；

圖12是示出本發(fā)明的發(fā)明人設(shè)想的比較示例的截面圖；以及

圖13是示出本發(fā)明的發(fā)明人設(shè)想的比較示例的截面圖。

具體實施方式

以下根據(jù)需要或者為了方便而在不同部分中或分離地描述本發(fā)明的優(yōu)選實施例，但是所描述的實施例并非互不相關(guān)，除非另有明確指示。一個實施例可以整體或部分地作為另一個實施例的修改、纖細或補充形式。在以下描述的優(yōu)選實施例中，當(dāng)元件的數(shù)字信息(數(shù)字、數(shù)值、量、范圍等)通過特定數(shù)字給出時，其不限于該特定數(shù)字，除非另有明確指定或者理論上限于該特定數(shù)字；其可以大于或小于該特定數(shù)字。在以下描述的優(yōu)選實施例中，組成元件(包括組成步驟)不是必要的，除非另有明確指定或者理論上必要。類似地，在以下描述的優(yōu)選實施例中，當(dāng)針對元件指示特定形式或位置關(guān)系時，應(yīng)該被解釋為包括與該特定形式或位置關(guān)系等效或類似的形式或位置關(guān)系，除非另有明確指定或者理論限于該特定形式或位置關(guān)系。這同樣適用于上述數(shù)值和范圍。

接下來，將參照附圖詳細描述本發(fā)明的優(yōu)選實施例。在示出實施例的所有附圖中，通過類似的參考標(biāo)號來表示具有類似的功能的組件，并且省略重復(fù)描述。對于以下描述的實施例，除非必要，否則不再重復(fù)描述相同或相似的元件或事物。

在示出實施例的附圖中，為了易于理解，即使在截面圖中也省略剖面線，并且為了易于理解，可以在平面圖中使用剖面線。

第一實施例

根據(jù)該實施例的半導(dǎo)體器件(半導(dǎo)體集成電路器件、半導(dǎo)體存儲器件)具有sram區(qū)域。sram區(qū)域包括多個存儲陣列(存儲陣列區(qū)域)ma和位于存儲陣列ma之間的抽頭區(qū)域tap。每個存儲陣列ma均包括以矩陣圖案布置的多個存儲單元mc。

存儲單元電路結(jié)構(gòu)

首先，將描述根據(jù)該實施例的半導(dǎo)體器件(半導(dǎo)體集成電路器件、半導(dǎo)體存儲器件)的sram中的存儲單元mc的電路結(jié)構(gòu)。圖1是示出根據(jù)該實施例的sram中的存儲單元mc的等效電路圖。存儲單元mc位于一對位線(位線blt、位線blb)和字線wl之間的交叉處。存儲單元mc包括一對負載晶體管(負載mos、用于負載的mos、用于負載的晶體管、用于負載的misfet)ql1和ql2、一對存取晶體管(存取mos、用于存取的晶體管、用于存取的misfet、用于傳送的晶體管)qt1和qt2以及一對驅(qū)動器晶體管(驅(qū)動器mos、用于驅(qū)動的晶體管、用于驅(qū)動的misfet)qd1和qd2。

在配置存儲單元mc的六個晶體管中，負載晶體管ql1和ql2是p型(p溝道類型)晶體管，以及存取晶體管qt1和qt2以及驅(qū)動器晶體管qd1和qd2是n型(n溝道類型)晶體管。

misfet是金屬絕緣體半導(dǎo)體場效應(yīng)晶體管的縮寫，有時稱為mos。例如，負載晶體管ql1和ql2稱為pmos(pmis)，以及存取晶體管qt1和qt2以及驅(qū)動器晶體管qd1和qd2稱為nmos(nmis)。此外，在以下說明中，負載晶體管、存取晶體管和驅(qū)動器晶體管可以簡稱為“晶體管”。此外，每個晶體管都可以通過其參考符號來簡單表示(ql1、ql2、qt1、qt2、qd1、qd2)。

在存儲單元mc的六個晶體管中，ql1和qd1配置cmos反相器，以及ql2和qd2配置另一cmos反相器。這一對cmos反相器的輸入/輸出終端(存儲節(jié)點vl和vr)交叉鏈接以配置觸發(fā)器電路作為存儲一位數(shù)據(jù)的數(shù)據(jù)存儲器。

接下來，將詳細描述sram存儲單元mc的六個晶體管如何相互耦合。

ql1耦合在電源電位線(第一電位)vdd與存儲節(jié)點vl之間，以及qd1耦合在存儲節(jié)點vl與接地電位線(gnd，0v，參考電位，低于第一電位的第二電位)vss之間，從而配置cmos反相器，并且ql1和qd1的柵電極與存儲節(jié)點vr耦合。

ql2耦合在電源電位線vdd和存儲節(jié)點vr之前，并且qd2耦合在存儲節(jié)點vr與接地電位線vss之間，從而配置另一cmos反相器，并且ql2和qd2的柵電極與存儲節(jié)點vl耦合。

qt1耦合在位線blt與存儲節(jié)點vl之間，并且qt2耦合在位線blb與存儲節(jié)點vr之間，以及qt1和qt2的柵電極與字線wl耦合。

在該實施例中，六個晶體管具有薄膜box-soi結(jié)構(gòu)并且形成在半導(dǎo)體層sm上方，該半導(dǎo)體層sm是soi襯底的soi層，稍后將進行描述(參見圖6和圖7)。

此外，ql1和ql2具有在半導(dǎo)體層sm下方穿過絕緣層box定位的背柵極。ql1和ql2的背柵極是n型阱區(qū)域(半導(dǎo)體區(qū)域，背柵極區(qū)域)nw。qt1和qd1具有在半導(dǎo)體層sm下方穿過絕緣層box定位的背柵極。qt1和qd1的背柵極是p型阱區(qū)域(半導(dǎo)體區(qū)域，背柵極區(qū)域)pw1。qt2和qd2具有在半導(dǎo)體層sm下方穿過絕緣層box定位的背柵極。qt2和qd2的背柵極是p型阱區(qū)域(半導(dǎo)體區(qū)域，背柵極區(qū)域)pw2。n型阱區(qū)域nw與電源布線vn耦合，并且p型阱區(qū)域pw1和pw2與電源布線vp耦合。配置存儲單元mc的pmos和nmos具有稱為fd-soi(絕緣體上完全耗盡硅)的結(jié)構(gòu)，其中用作溝道區(qū)域的半導(dǎo)體層sm非常薄。此外，由于背柵極用于控制pmos和nmos的閾值，所以絕緣膜box也非常薄。

存儲操作

接下來，將描述sram的存儲單元mc的存儲操作。當(dāng)一個cmos反相器的存儲節(jié)點vl的電位為高(h)時，qd2導(dǎo)通，并且另一個cmos反相器的存儲節(jié)點vr的電位為低(l)。因此，ql1和ql2截止，從而保持存儲節(jié)點vl的高電位。換句話說，一對cmos反相器交叉鏈接的鎖存電路保持存儲節(jié)點vl和vr的狀態(tài)，使得數(shù)據(jù)在施加電能的同時被保持。這是閑置時間(閑置狀態(tài))。

另一方面，字線wl與qt1和qt2的柵電極耦合。當(dāng)字線wl的電位為高(h)時，qt1和qt2導(dǎo)通，并且觸發(fā)器電路和位線(blt，blb)電耦合，使得存儲節(jié)點vl和vr的電位狀態(tài)(h和l的組合或者l和h的組合)出現(xiàn)在位線blt和blb上，并且讀取作為存儲單元mc的數(shù)據(jù)。

為了在存儲單元中寫入數(shù)據(jù)，字線wl為高(h)，并且qt1和qt2導(dǎo)通以電耦合觸發(fā)器電路和位線(blt，blb)，從而將位線blt和blb的數(shù)據(jù)(h和l的組合或者l和h的組合)傳輸至存儲節(jié)點vl和vr并如上所述存儲數(shù)據(jù)。

圖2是示出根據(jù)該實施例的用于pmos和nmos的阱區(qū)域電位和閾值的表格。更具體地，該表格示出了閑置時間和讀/寫時間期間的p阱區(qū)域pw1和pw2的電位(施加電壓)、n阱區(qū)域nw的電位(施加電壓)以及用于pmos和nmos的閾值。在該實施例中，通過使閑置時間期間存儲單元mc的pmos和nmos的閾值大于讀/寫時間期間的閾值來降低一個cmos反相器和另一個cmos反相器的直通電流。

這將在下文進行解釋，將一個cmos反相器的存儲節(jié)點vl的電位為高(h)且另一個cmos反相器的存儲節(jié)點vr的電位為低(l)的情況作為示例。

如圖2所示，在讀或?qū)憰r間內(nèi)，電源電位vdd從電源布線vn施加給作為ql1和ql2(pmos)的背柵極的n型阱區(qū)域nw，以及ql1和ql2(pmos)的閾值被例如設(shè)置為0.25v(絕對值)。此外，接地電位從電源布線vp施加給作為qd1和qt1以及qd2和qt2的背柵極的n型阱區(qū)域nw1和nw2，并且qd1和qt1以及qd2和qt2的閾值被設(shè)置為例如0.25v(絕對值)。通過降低pmos和nmos的閾值來增加讀和寫的速度。

另一方面，在閑置時間，高于電源電壓vdd的電壓(vdd+2.0)v從電源布線vn施加給作為ql1和ql2(pmos)的背柵極的n型阱區(qū)域nw，并且ql1和ql2(pmos)的閾值被設(shè)置為例如0.5v(絕對值)。此外，低于接地電位vss的電壓(vss-2.0)v從電源布線vp施加給作為qd1和qt1以及qd2和qt2的背柵極的p型阱區(qū)域pw1和pw2，并且qd1和qt1以及qd2和qt2的閾值被設(shè)置為例如0.5v(絕對值)。

換句話說，在閑置時間期間，通過增加qd1和ql2的閾值來減小qd1和qd2的泄露電流。例如，泄露電流被防止由于噪聲等流至qd1和ql2。因此，通過減小一個cmos反相器和另一cmos反相器的直通電流來降低sram的功耗。

存儲單元結(jié)構(gòu)

圖3至圖5是示出根據(jù)該實施例的sram的存儲單元mc的結(jié)構(gòu)的平面圖。圖6是沿著圖3的線a-a截取的截面圖，以及圖7是沿著圖3的線b-b截取的截面圖。

圖3中由虛線環(huán)繞的大致為矩形的區(qū)域表示用于一位的存儲單元mc。在圖3中，acn1、acp1、acp2和acn2表示有源區(qū)域，g1、g2、g3和g4表示柵電極層，p1a、p1b、p1c、p1d、p1e、p1f、p1g、p1h、p1i和p1j表示插塞導(dǎo)體層，sc表示共享接觸導(dǎo)體層sc，以及m1表示第一層布線m1。

如圖所示，沿y方向延伸的四個有源區(qū)域acn1、acp1、acp2和acn2以所述順序在x方向上布置。元件隔離區(qū)域sti設(shè)置在有源區(qū)域acn1、acp1、acp2和acn2之間(環(huán)繞)。換句話說，有源區(qū)域acn1、acp1、acp2和acn2被元件隔離區(qū)域sti劃界(限定)。

有源區(qū)域acp1和acp2是在x方向上具有相同寬度、沿y方向延伸且位于存儲單元mc中心的相互相鄰的矩形，它們之間具有期望的間隔。有源區(qū)域acn1和acn2是長側(cè)沿y方向延伸且以沿x方向夾置有源區(qū)域acp1和acp2的方式定位的矩形。有源區(qū)域acn1沿x方向具有的qd1區(qū)域的寬度大于qt1區(qū)域沿x方向的寬度，采用兩個矩形的形狀，它們具有結(jié)合到一起的不同短邊長度。有源區(qū)域acn2具有相同的形狀。

四個柵電極層g1至g4以兩層(線性地)排列布置的方式來定位。在有源區(qū)域acn1和acp1之上交叉的公共柵電極層g1以及在有源區(qū)域acn2之上交叉的柵電極層g4沿x方向延伸，并且它們位于沿x方向延伸的虛擬線之上。在有源區(qū)域acp2和acn1之上交叉的公共柵電極層g3以及在有源區(qū)域acn1之上交叉的柵電極層g2沿x方向延伸，并且它們位于沿x方向延伸的虛擬線之上。

qd1形成在有源區(qū)域acp1與柵電極層g1之間的交叉處，qd1形成在有源區(qū)域acn1與柵電極層g1之間的交叉處，并且qt1形成在有源區(qū)域acn1與柵電極層g3之間的交叉處。ql2形成在有源區(qū)域acp2與柵電極層g2之間的交叉處，qd2形成在有源區(qū)域acn2與柵電極層g2之間的交叉處，以及qt2形成在有源區(qū)域acn2與柵電極層g4之間的交叉處。

插塞導(dǎo)體層p1a、p1b、p1c、p1d、p1e、p1f、p1g、p1h、p1i和p1j或者共享接觸導(dǎo)體層sc位于六個晶體管qd1、qt1、ql1、ql2、qt2和qd2的源極/漏極區(qū)域之上。插塞導(dǎo)體層p1a、p1b、p1c、p1d、p1e、p1f、p1g、p1h、p1i和p1j或者共享接觸導(dǎo)體層sc是插塞(導(dǎo)體層)，它們耦合晶體管qd1、qt1、ql1、ql2、qt2和qd2的源極/漏極區(qū)域或柵電極層g1和g2與第一層布線m1。ql1的漏極區(qū)域和柵電極層g2通過共享接觸導(dǎo)體層sc耦合，并且ql2的漏極區(qū)域和柵電極層g1通過共享接觸導(dǎo)體層sc耦合。

與qd1和qt1的漏極區(qū)域耦合的插塞導(dǎo)體層p1b以及與ql1的漏極區(qū)域d和柵電極層g2耦合的共享接觸導(dǎo)體層sc通過第一層布線m1耦合。類似地，與qd2和qt2的漏極區(qū)域d耦合的插塞導(dǎo)體層p1g以及耦合ql2的漏極區(qū)域d和柵電極層g1的共享接觸導(dǎo)體層sc通過第一層布線m1耦合。

圖4示出了插塞導(dǎo)體層p2a、p2b、p2c、p2d、p2e、p2f、p2g和p2h以及第二層布線m2。插塞導(dǎo)體層p2a、p2b、p2c、p2d、p2e、p2f、p2g和p2h是耦合第一層布線m1和第二層布線m2的插塞。第二層布線m2配置電源電位線vdd以及位線blt和blb，并且電源電位線vdd以及位線blt和blb沿y方向延伸。位于位線blt和blb之間的電源電位線vdd寬于位線blt和blb。

如圖3和圖4所知，電源電位線vdd通過插塞導(dǎo)體層p2a、第一層布線m1和插塞導(dǎo)體層p1a與ql1的源極區(qū)域s耦合。此外，電源電位線vdd通過插塞導(dǎo)體層p2e、第一層布線m1和插塞導(dǎo)體層p1f與ql2的源極區(qū)域s耦合。

位線blt通過插塞導(dǎo)體層p2b、第一層布線m1和插塞導(dǎo)體層p1d與qt1的源極區(qū)域s耦合。位線blb通過插塞導(dǎo)體層p2f、第一層布線m1和插塞導(dǎo)體層p1i與qt2的源極區(qū)域s耦合。

圖5示出了第二層布線m2、插塞導(dǎo)體層p3a、p3b、p3c和p3d以及第三層布線m3。插塞導(dǎo)體層p3a、p3b、p3c和p3d是耦合第二層布線m2和第三層布線m3的插塞。第三層布線m3配置字線wl以及接地電位線vss，并且字線wl和兩條接地線vss沿x方向延伸并且相互平行。在y方向上，字線wl位于兩條接地電位線vss之間。

如圖3至圖5所示，字線wl通過插塞導(dǎo)體層p3a、第二層布線m2、插塞導(dǎo)體層p2c、第一層布線m1和插塞導(dǎo)體層p1e與柵電極層g3耦合。此外，字線wl通過插塞導(dǎo)體層p3c、第二層布線m2、插塞導(dǎo)體層p2g、第一層布線m1和插塞導(dǎo)體層p1i與柵電極層g4耦合。

如圖5所示，位于字線wl上方的接地電位線vss通過插塞導(dǎo)體層p3d、第二層布線m2、插塞導(dǎo)體層p2h、第一層布線m1和插塞導(dǎo)體層p1h與qd2的源極區(qū)域s耦合。此外，如圖5所示，位于字線wl下方的接地電位線vss通過插塞導(dǎo)體層p3b、第二層布線m2、插塞導(dǎo)體層p2d、第一層布線m1和插塞導(dǎo)體層p1c與qd1的源極區(qū)域s耦合。

如圖6和圖7所示，根據(jù)該實施例的sram的存儲單元mc形成在soi襯底上方。soi襯底具有硅的半導(dǎo)體襯底(支持襯底，襯底)1、絕緣層box和上覆絕緣層box的半導(dǎo)體層(元件形成區(qū)域)sm。半導(dǎo)體層(元件形成區(qū)域)sm通過元件隔離區(qū)域sti分離。如上所述，有源區(qū)域acp1和acn1通過元件隔離區(qū)域sti劃界(分離)。例如，絕緣層box是氧化硅膜(具有大約10nm的厚度)并且將半導(dǎo)體層sm與半導(dǎo)體襯底1或p型阱區(qū)域pw1、pw2以及n型阱區(qū)域nw隔離。半導(dǎo)體層sm例如是硅膜，其具有大約10至15nm的厚度。元件隔離區(qū)域sti具有元件隔離膜作為氧化硅膜(sio)或者包括氮化硅膜(sin)和氧化硅膜(sio)等的層壓膜。

如圖6所示，絕緣層box位于有源區(qū)域(半導(dǎo)體層sm)acn1下方，并且p型阱區(qū)域pw1位于絕緣層box下方。絕緣層box位于有源區(qū)域(半導(dǎo)體層sm)acp1下方，并且n型阱區(qū)域nw位于絕緣層box下方。n型隱埋阱區(qū)域dnw位于p型阱區(qū)域pw1和n型阱區(qū)域nw下方，并且位于半導(dǎo)體襯底1上方。p型阱區(qū)域pw1和pw2和n型阱區(qū)域nw形成在半導(dǎo)體襯底1的主表面中，并且半導(dǎo)體層sm通過絕緣膜box形成在半導(dǎo)體襯底1的主表面之上。被元件隔離區(qū)域sti環(huán)繞的半導(dǎo)體層sm或半導(dǎo)體襯底1的主表面配置有源區(qū)域。

圖6示出了qd1作為nmos且ql1作為pmos。qd1具有與qt1、qd2和qt2相同的結(jié)構(gòu)，并且ql1具有與ql2相同的結(jié)構(gòu)。如圖6所示，qd1的n型柵電極gd1在有源區(qū)域acn1中通過柵極絕緣膜2形成在半導(dǎo)體層sm之上。柵極絕緣膜2例如是2nm厚的氮氧化硅膜，但是代替地，其可以是氧化硅膜或高電容率膜(稱為高k膜)。柵電極gd1由多晶體硅膜(多晶硅膜)制成，其摻雜有n型雜質(zhì)。柵極絕緣膜2非常薄，并且薄于絕緣膜box或元件隔離膜。

柵電極qd1在qd1的溝道長度方向(圖6中的水平方向)上具有相對的側(cè)壁，并且由氮化硅膜制成的偏移間隔件os形成在側(cè)壁之上，完全覆蓋柵電極gd1的側(cè)壁。作為氧化硅膜的絕緣膜3以及作為氮化硅膜的側(cè)壁絕緣膜sw形成在偏移間隔件os上方。絕緣膜3和側(cè)壁絕緣膜sw完全通過偏移間隔件os覆蓋柵電極gd1的側(cè)壁。

在溝道長度方向，n型低濃度半導(dǎo)體區(qū)域nm和n型高濃度半導(dǎo)體區(qū)域nh以夾置柵電極gd1的方式形成在柵電極gd1的兩側(cè)上，以及n型低濃度半導(dǎo)體區(qū)域nm和n型高濃度半導(dǎo)體區(qū)域nh是qd1的源極區(qū)域s或漏極區(qū)域d。n型高濃度半導(dǎo)體區(qū)域nh的n型雜質(zhì)濃度高于n型低濃度半導(dǎo)體區(qū)域nm的n型雜質(zhì)濃度，并且n型高濃度半導(dǎo)體區(qū)域nh比n型低濃度半導(dǎo)體區(qū)域nm更遠離柵電極gn1。n型低濃度半導(dǎo)體區(qū)域nm和n型高濃度半導(dǎo)體區(qū)域nh與絕緣層box接觸。n型高濃度半導(dǎo)體區(qū)域nh以跨越半導(dǎo)體層sm和通過在半導(dǎo)體層sm之上選擇性硅生長制成的外延層ep的方式來設(shè)置。

硅層sil形成在柵電極gd1和n型高濃度半導(dǎo)體區(qū)域nh的前表面(上表面)之上以減小qd1的源極區(qū)域s、漏極區(qū)域d和柵電極gd1的阻抗。qd1的源極區(qū)域s通過作為導(dǎo)體的插塞導(dǎo)體層p1c與作為導(dǎo)體的第一層布線m1耦合。插塞導(dǎo)體層p1c位于覆蓋qd1的層間絕緣膜4中。第一層布線m1形成在絕緣膜5中的布線溝槽中。

如圖6所示，ql1的p型柵電極gl1通過柵極絕緣膜2形成在有源區(qū)域acp1中的半導(dǎo)體層sm之上。柵極絕緣膜2例如是2nm厚的氮氧化硅膜，但是代替地其可以是氧化硅或高電容率膜(稱為高k膜)。柵電極gl1由摻雜p型雜質(zhì)的多晶體硅膜(多晶硅膜)制成。

柵電極gl1在ql1的溝道長度方向(圖6中的水平方向)上具有相對側(cè)壁，并且由氮化硅膜制成的偏移間隔件os形成在側(cè)壁之上，完全覆蓋柵電極gl1的側(cè)壁。作為氧化硅膜的絕緣膜3和作為氮化硅膜的側(cè)壁絕緣膜sw形成在偏移間隔件os之上。絕緣膜3和側(cè)壁絕緣膜sw通過偏移間隔件os完全覆蓋柵電極gl1的側(cè)壁。

在溝道長度方向，p型低濃度半導(dǎo)體區(qū)域pm和p型高濃度半導(dǎo)體區(qū)域ph以夾置柵電極gl1的方式形成在柵電極gl1的兩側(cè)上，并且p型低濃度半導(dǎo)體區(qū)域pm和p型高濃度半導(dǎo)體區(qū)域ph是ql1的源極區(qū)域s或漏極區(qū)域d。p型高濃度半導(dǎo)體區(qū)域ph的p型雜質(zhì)濃度高于p型低濃度半導(dǎo)體區(qū)域pm的p型雜質(zhì)濃度，并且p型高濃度半導(dǎo)體區(qū)域ph比p型低濃度半導(dǎo)體區(qū)域pm更遠離柵電極gl1。p型低濃度半導(dǎo)體區(qū)域pm和p型高濃度半導(dǎo)體區(qū)域ph與絕緣層box接觸。p型高濃度半導(dǎo)體區(qū)域ph以跨越半導(dǎo)體層sm和在半導(dǎo)體層sm之上通過選擇性生長硅制成的外延層ep的方式設(shè)置。

硅層sil形成在柵電極gl1和p型高濃度半導(dǎo)體區(qū)域ph的前表面(上表面)之上以減小ql1的源極區(qū)域s、漏極區(qū)域d和柵電極gl1的阻抗。ql1的源極區(qū)域s通過作為導(dǎo)體的插塞導(dǎo)體層p1a與作為導(dǎo)體的第一層布線m1耦合。插塞導(dǎo)體層p1a位于覆蓋ql1的層間絕緣膜4中。第一層布線m1形成在絕緣膜5中的布線溝槽中。從圖3和圖4可以理解，第一層布線m1與作為第二層布線m2的電源電位線vdd耦合。

這里，硅化物層sil例如包括硅化鈷(cosi)層、硅化鈦(tisi)層、硅化鎳(nisi)層和含鉑(pt)硅化鎳(nisi)層。

插塞導(dǎo)體層p1c和p1a具有層壓結(jié)構(gòu)，其包括諸如氮化鎢(tiw)或氮化鈦(tin)膜的阻擋導(dǎo)體膜以及鎢(w)主導(dǎo)體膜。其他插塞導(dǎo)體層p1b、p1d、p1e、p1f、p1g、p1h、p1i和p1j以及共享接觸導(dǎo)體層sc具有與插塞導(dǎo)體層p1c和p1a相同的結(jié)構(gòu)。

第一層布線m1是具有層壓結(jié)構(gòu)的銅布線，其包括阻擋導(dǎo)體膜以及將其覆蓋的基于銅的主導(dǎo)體膜。阻擋導(dǎo)體膜由鉭(ta)、鈦(ti)、釕(ru)、鎢(w)、錳(mn)或氮化物或者包含任何這些元素的氮化硅制成，或者其是作為它們的組合的層壓膜。基于銅的主導(dǎo)體膜由銅(cu)或銅合金(銅(cu)與鋁(al)、鎂(mg)、鈦(ti)、錳(mn)、鐵(fe)、鋅(zn)、鋯(zr)、鈮(nb)、鉬(mo)、釕(ru)、鈀(pd)、銀(ag)、金(au)、銦(in)、鑭系金屬或錒系金屬組合)制成。

層間絕緣膜4是氧化硅膜(sio)，并且絕緣膜5是氧化硅膜(sio)；然而，代替地，它們可以是含碳氧化硅膜(sioc膜)、含氮和碳的氧化硅膜(sicon膜)或者含氟的氧化硅膜(siof膜)，為單層膜或?qū)訅耗さ男问健?/p>

接下來，如圖7所示，qt1形成在有源區(qū)域acn1中的半導(dǎo)體層sm之上，并且qt1包括柵電極gt1。qt1的結(jié)構(gòu)基本與上述qd1相同，并且省略其描述。

如圖7所示，有源區(qū)域acp1通過元件隔離區(qū)域sti與有源區(qū)域acn1相鄰設(shè)置，并且p型高濃度半導(dǎo)體區(qū)域ph和硅化物層sil形成在有源區(qū)域acp1的表面之上。從圖3可以看出，p型高濃度半導(dǎo)體區(qū)域ph是ql1的漏極區(qū)域d。此外，柵電極層g2位于元件隔離區(qū)域sti之上，與有源區(qū)域acp1相鄰。如圖3和圖7所示，共享接觸導(dǎo)體層sc連續(xù)地(集成地)從ql1的漏極區(qū)域d所處的有源區(qū)域acp1延伸，其位于柵電極g2之上。簡而言之，ql1的漏極區(qū)域d和柵電極層g2通過共享接觸導(dǎo)體層sc耦合。

如圖7所示，qt1的漏極區(qū)域d通過插塞導(dǎo)體層p1c和第一層布線m1與共享接觸導(dǎo)體層sc耦合。換句話說，如圖3和圖7所示，qt1的漏極區(qū)域d、ql1的漏極區(qū)域d以及形成ql2和qd2的柵電極層g2形成為通過插塞導(dǎo)體層p1b、第一層布線m1和共享接觸導(dǎo)體層sc電耦合。

抽頭區(qū)域

圖8是概念性地示出根據(jù)該實施例的sram區(qū)域中的抽頭區(qū)域的位置的平面圖。圖9是示出根據(jù)該實施例的sram區(qū)域中的存儲陣列和抽頭區(qū)域的平面圖。圖10是沿著圖9的線c-c截取的截面圖。圖11是沿著圖9的線d-d截取的截面圖。圖12和圖13是示出由本發(fā)明的發(fā)明人設(shè)想的比較示例的截面圖。如圖8所示，抽頭區(qū)域tap沿y方向(位線延伸的方向)位于相互相鄰的存儲陣列之間。位于存儲單元mc下方的n型阱區(qū)域nw以及p型阱區(qū)域pw1和pw2沿y方向延伸，連續(xù)地位于沿y方向彼此相鄰的存儲陣列ma和抽頭區(qū)域tap中。

抽頭區(qū)域tap沿x方向(字線延伸的方向)延伸，在y方向(位線延伸的方向)上具有期望的寬度。抽頭區(qū)域tap是用于n型阱區(qū)域nw以及p型阱區(qū)域pw1和pw2的電源區(qū)域，并且包括沿x方向延伸的電源布線vn和vp。在抽頭區(qū)域tap中，沿x方向延伸的電源布線vn通過插塞導(dǎo)體層p1k與沿y方向延伸的n型阱nw耦合。此外，在抽頭區(qū)域tap中，沿x方向延伸的電源布線vp通過插塞導(dǎo)體層p3e與沿y方向延伸的p型阱pw1和pw2耦合。插塞導(dǎo)體層p1k結(jié)構(gòu)上與圖3所示的插塞導(dǎo)體層p1a、p1b、p1c、p1d、p1e、p1f、p1g、p1h、p1i和p1j相同，并且插塞導(dǎo)體層p3e結(jié)構(gòu)上與圖5所示的插塞導(dǎo)體層p3a、p3b和p3d相同。

簡而言之，從電源布線vn和vp向n型阱區(qū)域nw以及p型阱區(qū)域pw1和pw2提供圖2所示的電位。

圖9是示出相鄰的存儲陣列ma和它們之間的抽頭區(qū)域tap的平面圖，其中每個存儲陣列ma均包括沿x方向彼此相鄰的兩個存儲單元mc。存儲單元如圖3所示，并且這幅圖中省略圖4和圖5所示的第二層布線m2和第三層布線m3。

如圖9所示，在抽頭區(qū)域tap中，有源區(qū)域acnt形成在n型阱區(qū)域nw中，并且n型高濃度半導(dǎo)體區(qū)域nh形成在有源區(qū)域acnt中。硅化物層sil形成在n型高濃度半導(dǎo)體區(qū)域nh中。如圖10所示，有源區(qū)域acnt形成在n型阱區(qū)域nw的表面之上，并且絕緣層box和半導(dǎo)體層sm不存在于有源區(qū)域acnt中。在抽頭區(qū)域tap中，有源區(qū)域acpt形成在p型阱區(qū)域pw1和pw2中，并且p型高濃度半導(dǎo)體區(qū)域ph形成在有源區(qū)域acpt中。此外，硅化物層sil形成在p型高濃度半導(dǎo)體區(qū)域ph的表面之上。如圖11所示，有源區(qū)域acpt形成在p型阱區(qū)域pw1和pw2的表面之上，并且絕緣層box和半導(dǎo)體層sm不存在于有源區(qū)域acpt中。

如圖9所示，在抽頭區(qū)域tap中，作為第一層布線m1的電源布線vn和作為第三層布線m3的電源布線vp沿x方向延伸。電源布線vn通過插塞導(dǎo)體層p1k和硅化物層sil與形成在有源區(qū)域acnt中的n型高濃度半導(dǎo)體區(qū)域nh耦合(參見圖10)。電源布線vp通過插塞導(dǎo)體層p3e、第二層布線m2、插塞導(dǎo)體層p2k、第一層布線m1、插塞導(dǎo)體層p1m和硅化物層sil與形成在有源區(qū)域acpt中的p型高濃度半導(dǎo)體區(qū)域ph耦合(參見圖11)。

在抽頭區(qū)域tap中，有源區(qū)域acpt和acnt沿x方向交替布置，并且作為第一層布線m1的電源布線vn沿x方向延伸，以避免有源區(qū)域acpt的方式沿y方向蜿蜒設(shè)置。

如圖9所示，多個偽柵電極層dg形成在抽頭區(qū)域tap中。每個偽柵電極層dg均具有沿x方向延伸的矩形的形狀，并且在x方向上具有與存儲單元mc的柵電極層g1、g2、g3和g4相同的長度。在y方向上，偽柵電極層dg的寬度與存儲單元mc的柵電極層g3和g4的寬度相同。

在抽頭區(qū)域tap的上部區(qū)域中，多個偽柵電極層dg沿著x方向與位于抽頭區(qū)域tap上方的存儲陣列ma(以下稱為上部存儲陣列ma)相鄰地布置成行。類似地，在抽頭區(qū)域tap的下部區(qū)域中，多個偽柵電極層dg沿著x方向與位于抽頭區(qū)域tap下方的存儲陣列ma(以下稱為下部存儲陣列ma)相鄰地布置成行。簡而言之，在抽頭區(qū)域tap中，偽柵電極層dg沿x方向在兩行中并排設(shè)置，其中兩行沿y方向布置。為了方便，與上部存儲陣列ma相鄰的偽柵電極層dg的行稱為上部偽柵極組，以及與下部存儲陣列ma相鄰的偽柵電極層dg的行被稱為下部偽柵極組。在y方向上，有源區(qū)域acpt和acnt位于上部偽柵極組和下部偽柵極組之間。

首先，將解釋最接近抽頭區(qū)域tap的上部存儲陣列ma中的存儲單元與上部偽柵極組之間的關(guān)系。

如圖9所示，偽柵電極層dg以沿著y方向覆蓋柵電極層g1和g4的方式與存儲單元mc中的柵電極層g1和g4平行設(shè)置。

y方向上柵電極層g1與偽柵電極層dg之間的間隔sp1等于y方向上柵電極層g1與柵電極層g3之前的間隔sp2。類似地，y方向上柵電極層g4與偽柵電極層dg之間的間隔等于y方向上柵電極層g4與柵電極層g2之間的間隔。

存儲單元mc中的有源區(qū)域acn1、acp1和acn2延伸以達到并橫跨抽頭區(qū)域tap中的偽柵電極層dg。

偽共享接觸導(dǎo)體層dsc與偽柵電極層dg的端部耦合。偽共享接觸導(dǎo)體層dsc結(jié)構(gòu)上與存儲單元mc中的共享接觸導(dǎo)體層sc相同。

最接近抽頭區(qū)域tap的下部存儲陣列ma中的存儲單元與下部偽柵電極組之間的關(guān)系與上文所述相同，因此省略其描述。

圖10是沿著圖9的線c-c截取的截面圖，其從左開始示出存儲單元mc的ql1、抽頭區(qū)域tap中的偽柵電極層dg以及電源布線vn與抽頭區(qū)域tap中的n型阱區(qū)域nw之間的接合。如圖10所示，有源區(qū)域acp1和acnt位于n型阱區(qū)域nw中。半導(dǎo)體層sm通過絕緣層box位于有源區(qū)域acp1中的n型阱區(qū)域nw的表面之上，并且p型柵電極gl1通過柵極絕緣膜2形成在半導(dǎo)體層sm上方。源極區(qū)域s和漏極區(qū)域d以夾置柵電極gl1的方式形成在柵電極gl1的兩個端部處。源極區(qū)域s通過插塞導(dǎo)體層p1a與第一層布線m1耦合，并且如圖6所示，源極區(qū)域s與電源電位線vdd耦合。

p型偽柵電極層dg通過柵極絕緣膜2形成在與源極區(qū)域s相鄰的半導(dǎo)體層sm之上。偽柵電極層dg以跨越有源區(qū)域acp1和與其相鄰的元件隔離區(qū)域sti的方式設(shè)置。與偽柵電極層dg耦合的偽共享接觸導(dǎo)體層dsc形成在偽柵電極層dg之上。然而，偽共享接觸導(dǎo)體層dsc的上表面完全被絕緣膜5覆蓋并且不與諸如第一層布線m1的布線耦合。例如，如圖9所示，電源布線vn不與偽共享接觸導(dǎo)體層dsc重疊。簡而言之，偽柵電極層dg和偽共享接觸導(dǎo)體層dsc電浮置。這里，“浮置”例如表示偽柵電極層dg不通過導(dǎo)體層(或直接地)與布線物理耦合。換句話說，偽柵電極層dg不被提供有任何電位，諸如電源電位或接地電位。簡而言之，偽柵電極層dg的外圍或偽柵電極層dg和與其耦合的偽共享接觸導(dǎo)體層dsc的外圍被絕緣膜覆蓋。

在作為電源布線vn和n型阱區(qū)域nw之間的接合的有源區(qū)域acnt中，n型高濃度半導(dǎo)體區(qū)域nh形成在n型阱區(qū)域nw的表面之上，并且硅化物層sil形成在n型高濃度半導(dǎo)體區(qū)域nh的表面之上。n型高濃度半導(dǎo)體區(qū)域nh的表面之上的硅化物層sil通過插塞導(dǎo)體層p1k與作為第一層布線m1的電源布線vn耦合。簡而言之，提供給電源布線vn的電位被施加給n型阱區(qū)域nw。

圖12是由本發(fā)明的發(fā)明人設(shè)想的比較示例的截面圖，其對應(yīng)于圖10的截面。圖12與圖10的不同之處在于，電源布線vn以位于偽共享接觸導(dǎo)體層dsc上方的方式延伸并且與偽共享接觸導(dǎo)體層dsc耦合。這表示偽柵電極層dg不是浮置的，而是從電源布線vn向其提供圖2所示的電位。在閑置時間期間，例如，從電源布線vn將vdd+2.0(v)提供給偽柵電極層dg，并且ql1的源極區(qū)域s的電位為vdd，使得如圖12所示在柵極絕緣膜2的點y中生成2.0(v)的電位差。本發(fā)明的發(fā)明人發(fā)現(xiàn)這種電位差會引起柵極絕緣膜2的擊穿并在電源布線vn與ql1的源極區(qū)域s之間生成泄露電流的問題，從而增加功耗。

在該實施例中，如圖10所示，偽柵電極層dg浮置并且電源布線vn的電位不向其提供，使得柵極絕緣膜2的擊穿不發(fā)生并且可以降低功耗。

圖11是沿著圖9的線d-d截取的截面圖，其從左邊開始示出了存儲單元mc的qt2、抽頭區(qū)域tap中的偽柵電極層dg以及抽頭區(qū)域tap中的電源布線vp與p型阱區(qū)域pw2之間的接合。如圖11所示，有源區(qū)域acn2和acpt位于p型阱區(qū)域pw2中。半導(dǎo)體層sm通過絕緣層box位于有源區(qū)域acn2中的p型阱區(qū)域pw2的表面之上，并且n型柵電極gt2通過柵極絕緣膜2形成在半導(dǎo)體層sm之上。源極區(qū)域s和漏極區(qū)域d以夾置柵電極gt2的方式形成在柵電極gt2的兩端處。源極區(qū)域s通過插塞導(dǎo)體層p1i與第一層布線m1耦合，并且可以從該圖3和圖4中看出，源極區(qū)域s與位線blb耦合。

如圖11所示，n型偽柵電極層dg通過柵極絕緣膜2與源極區(qū)域s相鄰地形成在半導(dǎo)體層sm之上。偽柵電極層dg以跨越有源區(qū)域acn2和與其相鄰的元件隔離區(qū)域sti的方式設(shè)置。偽柵電極層dg的上表面完全被絕緣膜5覆蓋并且不與諸如第一層布線m1的布線耦合。例如，如圖9所示，第一層布線m1從電源布線vp與p型阱區(qū)域pw2之間的接合延伸以覆蓋在偽柵電極層dg之上，但是不與偽柵電極層dg耦合。簡而言之，偽柵電極層dg電浮置。

如圖11所示，在作為電源布線vp與p型阱區(qū)域pw2之間的接合的有源區(qū)域acpt中，p型高濃度半導(dǎo)體區(qū)域ph形成在p型阱區(qū)域pw的表面之上，并且硅化物層sil形成在p型高濃度半導(dǎo)體區(qū)域ph的表面之上。p型高濃度半導(dǎo)體區(qū)域ph的表面之上的硅化物層sil通過插塞導(dǎo)體層p1m、第一層布線m1、插塞導(dǎo)體層p2k、第二層布線m2和插塞導(dǎo)體層p3e與作為第三層布線m3的電源布線vp耦合。簡而言之，提供給電源布線vp的電位被施加給p型阱區(qū)域pw2。與p型阱區(qū)域pw2耦合的第一層布線m1延伸以位于偽柵電極層dg之上并與偽柵電極層dg重疊，但是不與偽柵電極層dg耦合。

絕緣膜6、7、8和9是氧化硅膜(sio)；然而，代替地，它們可以是含碳的氧化硅膜(sioc膜)、含氮和碳的氧化硅膜(sicon膜)或者含氟的氧化硅膜(siof膜)，為單層膜或?qū)訅耗さ男问健?/p>

通孔導(dǎo)體層p2k和第二層布線m2是集成的。通孔導(dǎo)體層p2k和第二層布線m2是通過雙鑲嵌(damascene)方法制成的銅通孔和銅布線，并且具有包括阻擋導(dǎo)體膜和位于其上的基于銅的主導(dǎo)體膜的層壓結(jié)構(gòu)。阻擋導(dǎo)體膜由鉭(ta)、鈦(ti)、釕(ru)、鎢(w)、錳(mn)或包含任何這些元素的氮化物或氮化硅制成，或者是這些元素的組合的層壓膜。基于銅的主導(dǎo)體膜由銅(cu)或銅合金(與鋁(al)、鎂(mg)、鈦(ti)、錳(mn)、鐵(fe)、鋅(zn)、鋯(zr)、鈮(nb)、鉬(mo)、釕(ru)、鈀(pd)、銀(ag)、金(au)、銦(in)、鑭系金屬或錒系金屬組合的銅(cu))制成。通孔導(dǎo)體層p3e和第三層布線m3如通孔導(dǎo)體層p2k和第二層布線m2一樣集成。

圖13是本發(fā)明的發(fā)明人設(shè)想的比較示例的截面圖，其對應(yīng)于圖11的截面圖。圖13與圖11的不同之處在于，與電源布線vp耦合的第一層布線m1通過插塞導(dǎo)體層p1n與偽柵極導(dǎo)體層dg耦合。這表示偽柵電極層dg不是浮置的而是從電源布線vp向其提供如圖2所示的電位。在閑置時間期間，例如，從電源布線vp向偽柵電極層dg提供vss-2.0(v)，并且與位線blb耦合的qt2的源極區(qū)域s的電位為vdd或vss，使得如圖13所示在柵極絕緣膜2的點z中生成vdd+2.0(v)的最大電位差。本發(fā)明的發(fā)明人發(fā)現(xiàn)如下問題：這種電位差會在電源布線vp和源極區(qū)域s之間發(fā)生泄露電流，從而增加功耗。

如圖11所示，根據(jù)該實施例，偽柵電極層dg是浮置的并且電源布線vp的電位不向其提供，使得柵極絕緣膜2的擊穿不發(fā)生并且可以降低功耗。

由于偽柵電極層dg形成在圖9所示的抽頭區(qū)域tap中，所以可以在光刻工藝中增加處理精度以在與抽頭區(qū)域tap相鄰的存儲單元mc中形成柵電極層g1和g4。具體地，可以防止柵電極層g1和g4的減薄或類似問題。因此，可以在與抽頭區(qū)域tap相鄰的存儲單元mc中實現(xiàn)穩(wěn)定的電特性(閾值、源極和漏極之間的電流等)。

至此參照優(yōu)選實施例詳細說明了發(fā)明人做出的本發(fā)明。然而，本發(fā)明不限于此，并且明顯地，在不背離本發(fā)明的精神的情況下可以各種方式來修改這些細節(jié)。