外部系統(tǒng)的數(shù)據(jù)或信號(hào)或者可將數(shù)據(jù)或信號(hào)輸出到外部系統(tǒng)。例如，I/O單元1120可包括按鍵、鍵盤和/或顯示裝置。
[0091]存儲(chǔ)裝置1130可包括根據(jù)本發(fā)明構(gòu)思的上述實(shí)施例的非易失性存儲(chǔ)裝置中的至少一種。存儲(chǔ)裝置1130還可包括其他類型的半導(dǎo)體存儲(chǔ)裝置以及易失性隨機(jī)存取存儲(chǔ)裝置中的至少一種。
[0092]接口單元1140可將電數(shù)據(jù)傳輸至通信網(wǎng)絡(luò)和/或可接收來(lái)自通信網(wǎng)絡(luò)的電數(shù)據(jù)。
[0093]圖17是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的包括半導(dǎo)體裝置的存儲(chǔ)卡的一個(gè)示例的示意框圖。
[0094]參照?qǐng)D17，用于存儲(chǔ)高容量數(shù)據(jù)的存儲(chǔ)卡1200可包括用根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的半導(dǎo)體裝置中的至少一種來(lái)實(shí)施的閃速存儲(chǔ)裝置1210。存儲(chǔ)卡1200還可包括控制主機(jī)與閃速存儲(chǔ)裝置1210之間的數(shù)據(jù)通信的存儲(chǔ)控制器1220。
[0095]SRAM裝置1221可用作中央處理單元(CPU) 1222的工作存儲(chǔ)器。主機(jī)接口(I/F)單元1223可構(gòu)造成提供存儲(chǔ)卡1200與主機(jī)之間的數(shù)據(jù)通信協(xié)議。錯(cuò)誤檢查和糾正(ECC)區(qū)塊1224可檢查并糾正從閃速存儲(chǔ)裝置1210讀出的數(shù)據(jù)的錯(cuò)誤。存儲(chǔ)器接口單元1225可與閃速存儲(chǔ)裝置1210連接。CPU1222可控制存儲(chǔ)控制器1220的全部操作以用于交換數(shù)據(jù)。存儲(chǔ)卡1200還可包括用于與主機(jī)連接的存儲(chǔ)編碼數(shù)據(jù)的只讀存儲(chǔ)器(ROM)。
[0096]根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的半導(dǎo)體裝置和/或存儲(chǔ)系統(tǒng)可使用各種封裝技術(shù)來(lái)包封。例如，根據(jù)上述實(shí)施例的半導(dǎo)體裝置和/或存儲(chǔ)系統(tǒng)可使用層疊封裝(POP)技術(shù)、球柵陣列封裝(BGA)技術(shù)、芯片級(jí)封裝(CSP)技術(shù)、帶引線的塑料芯片載體(PLCC)技術(shù)、塑料雙列直插式封裝(PDIP)技術(shù)、華夫包裝式晶片(die in waffle pack)技術(shù)、晶圓式晶片(die in wafer form)技術(shù)、板上芯片(COB)技術(shù)、陶瓷雙列直插式封裝(CERDIP)技術(shù)、塑料公制四方扁平封裝(PMQFP)技術(shù)、塑料四方扁平封裝(PQFP)技術(shù)、小外形封裝(SOP)技術(shù)、縮小型小外形封裝(SSOP)技術(shù)、薄型小外形封裝(TSOP)技術(shù)、薄型四方扁平封裝(TQFP)技術(shù)、系統(tǒng)級(jí)封裝(SIP)技術(shù)、多芯片封裝(MCP)技術(shù)、晶圓級(jí)制造封裝(WFP)技術(shù)和晶圓級(jí)處理堆疊封裝(WSP)技術(shù)中的任意一種來(lái)包封。
[0097]根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例，外圍電路部可設(shè)置在用作用戶數(shù)據(jù)區(qū)域的第二存儲(chǔ)部下面，由此提高了半導(dǎo)體裝置的集成度。另外，用作緩沖存儲(chǔ)區(qū)域的第一存儲(chǔ)部也可設(shè)置在第二存儲(chǔ)部下面。因此，可進(jìn)一步提高半導(dǎo)體存儲(chǔ)裝置的集成度。此外，在對(duì)半導(dǎo)體裝置進(jìn)行編程的方法中，第二存儲(chǔ)部可使用第一存儲(chǔ)部進(jìn)行再編程以降低第二存儲(chǔ)部的存儲(chǔ)單元之間的耦合效應(yīng)。即，能夠提高半導(dǎo)體裝置的集成度和性能。
[0098]上面公開的主題將視為說(shuō)明性的而非限制性的，且權(quán)利要求意圖覆蓋落入真實(shí)精神和范圍內(nèi)的所有這些修改、改進(jìn)和其他實(shí)施例。因此，為了使法律允許的程度最大化，該范圍將通過(guò)權(quán)利要求和它們的等同物的最廣泛的可允許的解釋來(lái)確定，并且不應(yīng)被上述的詳細(xì)的描述約束或限制。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括: 外圍電路部和第一存儲(chǔ)部，并排在基板上；以及 第二存儲(chǔ)部，在外圍電路部和第一存儲(chǔ)部上。2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，第二存儲(chǔ)部包括: 半導(dǎo)體層，在外圍電路部和第一存儲(chǔ)部上； 有源柱，從半導(dǎo)體層突出； 字線，與有源柱的側(cè)壁相鄰；以及 位線，在有源柱上。3.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，第一存儲(chǔ)部包括: 柵電極，在基板上；以及 穿隧介電層、數(shù)據(jù)存儲(chǔ)元件和阻擋介電層，在基板與柵電極之間順序地堆疊。4.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，第一存儲(chǔ)部構(gòu)造成被用作緩沖存儲(chǔ)器。5.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，第一存儲(chǔ)部包括靜態(tài)隨機(jī)存取存儲(chǔ)器、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、磁隨機(jī)存取存儲(chǔ)器、相變隨機(jī)存取存儲(chǔ)器、鐵電隨機(jī)存取存儲(chǔ)器、電阻隨機(jī)存取存儲(chǔ)器、NOR閃速存儲(chǔ)器和NAND閃速存儲(chǔ)器中的至少一種的存儲(chǔ)器結(jié)構(gòu)。6.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，第一存儲(chǔ)部在基板上與外圍電路部的一個(gè)或更多個(gè)側(cè)相鄰。7.如權(quán)利要求1所述的半導(dǎo)體裝置， 其中，第一存儲(chǔ)部包括第一存儲(chǔ)單元， 其中，第二存儲(chǔ)部包括第二存儲(chǔ)單元， 其中，第一存儲(chǔ)單元的第一數(shù)量小于第二存儲(chǔ)單元的第二數(shù)量。8.如權(quán)利要求7所述的半導(dǎo)體裝置， 其中，每個(gè)第一存儲(chǔ)單元構(gòu)造成存儲(chǔ)一位數(shù)據(jù)， 其中，每個(gè)第二存儲(chǔ)單元構(gòu)造成存儲(chǔ)多位數(shù)據(jù)。9.如權(quán)利要求1所述的半導(dǎo)體裝置， 其中，外圍電路部包括外圍柵電極， 其中，第一存儲(chǔ)部包括單元柵電極， 其中，外圍柵電極的第一寬度比單元柵電極的第二寬度寬。10.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，第一存儲(chǔ)部和第二存儲(chǔ)部組成主存儲(chǔ)器。11.如權(quán)利要求1所述的半導(dǎo)體裝置， 其中，第一存儲(chǔ)部包括易失性存儲(chǔ)器結(jié)構(gòu)， 其中，第二存儲(chǔ)部包括非易失性存儲(chǔ)器結(jié)構(gòu)。12.如權(quán)利要求1所述的半導(dǎo)體裝置， 其中，第一存儲(chǔ)部包括:彼此平行且與基板的表面等距的第一字線， 其中，第二存儲(chǔ)部包括:彼此平行且在距基板的表面不同的各個(gè)距離處的第二字線。13.一種對(duì)半導(dǎo)體裝置進(jìn)行編程的方法，所述半導(dǎo)體裝置包括:并排在基板上的外圍電路部和第一存儲(chǔ)部；以及在外圍電路部和第一存儲(chǔ)部上的第二存儲(chǔ)部，所述方法包括下述步驟: 將數(shù)據(jù)緩沖編程到第一存儲(chǔ)部中； 將緩沖編程的數(shù)據(jù)主編程到第二存儲(chǔ)部中。14.如權(quán)利要求13所述的方法， 其中，緩沖編程步驟包括通過(guò)單一位編程方法對(duì)第一存儲(chǔ)部進(jìn)行緩沖編程， 其中，主編程步驟包括通過(guò)多位編程方法對(duì)第二存儲(chǔ)部進(jìn)行主編程。15.如權(quán)利要求13所述的方法， 其中，主編程步驟包括通過(guò)再編程方法將緩沖編程的數(shù)據(jù)主編程到第二存儲(chǔ)部中， 其中，再編程方法包括執(zhí)行多個(gè)編程操作以減小與將存儲(chǔ)的數(shù)據(jù)對(duì)應(yīng)的閾值電壓的分布的寬度。16.一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括: 存儲(chǔ)控制器和緩沖存儲(chǔ)器，并排在基板上；以及 主存儲(chǔ)器，在存儲(chǔ)控制器和緩沖存儲(chǔ)器上。17.如權(quán)利要求16所述的半導(dǎo)體裝置，其中，主存儲(chǔ)器包括三維NAND閃速存儲(chǔ)器的存儲(chǔ)單元結(jié)構(gòu)。18.如權(quán)利要求16所述的半導(dǎo)體裝置，其中，緩沖存儲(chǔ)器包括二維NAND閃速存儲(chǔ)器的存儲(chǔ)單元結(jié)構(gòu)。19.如權(quán)利要求16所述的半導(dǎo)體裝置，其中，緩沖存儲(chǔ)器包括靜態(tài)隨機(jī)存取存儲(chǔ)器、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、磁隨機(jī)存取存儲(chǔ)器、相變隨機(jī)存取存儲(chǔ)器、鐵電隨機(jī)存取存儲(chǔ)器、電阻隨機(jī)存取存儲(chǔ)器、NOR閃速存儲(chǔ)器和NAND閃速存儲(chǔ)器中的至少一種的存儲(chǔ)器結(jié)構(gòu)。20.如權(quán)利要求16所述的半導(dǎo)體裝置， 其中，緩沖存儲(chǔ)器的第一多個(gè)存儲(chǔ)單元中的每個(gè)構(gòu)造成在其中存儲(chǔ)一位數(shù)據(jù)， 其中，主存儲(chǔ)器的第二多個(gè)存儲(chǔ)單元中的每個(gè)構(gòu)造成在其中存儲(chǔ)多位數(shù)據(jù)。21.一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括: 外圍電路區(qū)，在基板上； 第一存儲(chǔ)區(qū)，在基板上的外圍電路區(qū)旁邊；以及 第二存儲(chǔ)區(qū)，與外圍電路區(qū)和第一存儲(chǔ)區(qū)疊置，第二存儲(chǔ)區(qū)包括多個(gè)多層存儲(chǔ)單元。22.如權(quán)利要求21所述的半導(dǎo)體裝置， 其中，第一存儲(chǔ)區(qū)包括第一多條字線，所述第一多條字線包括共面的各個(gè)頂表面， 其中，第二存儲(chǔ)區(qū)包括第二多條字線，所述第二多條字線在第二存儲(chǔ)區(qū)中限定階梯結(jié)構(gòu)。23.如權(quán)利要求22所述的半導(dǎo)體裝置，其中，第一存儲(chǔ)區(qū)包括多個(gè)單層存儲(chǔ)單元。24.如權(quán)利要求23所述的半導(dǎo)體裝置， 其中，與外圍電路區(qū)和第一存儲(chǔ)區(qū)疊置的第二存儲(chǔ)區(qū)包括主存儲(chǔ)區(qū)域， 其中，位于主存儲(chǔ)區(qū)域下面的第一存儲(chǔ)區(qū)包括緩沖存儲(chǔ)區(qū)域。25.如權(quán)利要求24所述的半導(dǎo)體裝置， 其中，外圍電路區(qū)的晶體管包括比緩沖存儲(chǔ)區(qū)域的第一多條字線中的每條的第二寬度寬的第一寬度。
【專利摘要】提供了一種半導(dǎo)體裝置以及相關(guān)的編程方法。所述半導(dǎo)體裝置包括并排在基板上的外圍電路區(qū)和第一存儲(chǔ)區(qū)。此外，所述半導(dǎo)體裝置包括在外圍電路區(qū)和第一存儲(chǔ)區(qū)上的第二存儲(chǔ)區(qū)。
【IPC分類】G11C11/56, G11C16/10
【公開號(hào)】CN105097019
【申請(qǐng)?zhí)枴緾N201510263862
【發(fā)明人】任峻成, 尹壯根, 趙厚成
【申請(qǐng)人】三星電子株式會(huì)社
【公開日】2015年11月25日
【申請(qǐng)日】2015年5月21日
【公告號(hào)】DE102015105858A1, US20150340366