半導(dǎo)體裝置制造方法
【專利摘要】本發(fā)明提供一種包括具有熔絲電阻的微調(diào)電路的低成本且小型的半導(dǎo)體裝置。本發(fā)明的半導(dǎo)體裝置，通過(guò)由MOSFET（11）、保護(hù)電路（17）以及熔絲電阻（3）構(gòu)成微調(diào)電路（100），能夠通過(guò)熔絲電阻（3）的熔斷使其從開路狀態(tài)變?yōu)槎搪窢顟B(tài)。另外，通過(guò)以雙層結(jié)構(gòu)形成構(gòu)成微調(diào)電路（100）的保護(hù)電路（17）以及熔絲電阻（3），可以使微調(diào)電路（100）小型化，從而可以得到具有占有面積較小的微調(diào)電路（100）的低成本且小型的半導(dǎo)體裝置（300）。
【專利說(shuō)明】半導(dǎo)體裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種具有微調(diào)電路的半導(dǎo)體裝置。

【背景技術(shù)】
[0002] 在半導(dǎo)體集成電路中，為了校正因制造偏差引起的電路特性的變化，通過(guò)微調(diào)的 方式進(jìn)行調(diào)整。作為微調(diào)用元件使用熔絲電阻或齊納擊穿二極管（Zener-zap diode)等。
[0003] 熔絲電阻通常為由多晶硅膜形成的多晶硅電阻，通過(guò)熔斷該多晶硅電阻，從而使 熔絲電阻的端子間從短路狀態(tài)變?yōu)殚_路狀態(tài)。作為該熔絲電阻的熔斷方法，有使用激光的 方法和使電流流通并利用其焦耳熱的方法。使電流流通的方法，由于可以利用外部電壓源 或集成電路內(nèi)置的電壓源而較簡(jiǎn)單地實(shí)施，因此被廣泛地應(yīng)用。
[0004] 就齊納擊穿二極管而言,施加電壓并利用雪崩電流使pn結(jié)引起短路破壞，而使陰 極端子-陽(yáng)極端子間從開路狀態(tài)變?yōu)槎搪窢顟B(tài)。
[0005] 微調(diào)電路由單獨(dú)的所述微調(diào)用元件或者包含微調(diào)元件的電路構(gòu)成，通過(guò)使作為微 調(diào)電路的輸出端子的第1端子以及第2端子之間處于短路狀態(tài)或開路狀態(tài)，從而改變電路 常數(shù)來(lái)校正半導(dǎo)體集成電路的電路特性。
[0006] 圖12是表示通過(guò)微調(diào)電路51、52來(lái)調(diào)整串聯(lián)電阻電路50的情況的電路圖，圖12 (a)是用熔絲電阻53作為微調(diào)電路51時(shí)的圖，圖12 (b)是用齊納擊穿二極管54作為微調(diào) 電路52時(shí)的圖。
[0007] 在圖12 (a)中，由5個(gè)電阻R1?R5構(gòu)成的串聯(lián)電阻電路50的一端與電源端子 61連接，另一端與地線GND連接，并且從與最上段的電阻R1和第2段的電阻R2的連接點(diǎn)連 接的參考電壓端子62輸出參考電壓VREF。將熔絲電阻53的第1端子53a和第2端子53b 分別與最下段的電阻R5的兩端連接。設(shè)計(jì)為在電源端子61施加電源電壓VDD0時(shí)，輸出參 考電壓VREF=V1。在結(jié)束制造工序，在電源端子61施加 VDD0、測(cè)定參考電壓VREF，由于制造 偏差而顯示比VI低的電壓時(shí)，熔斷微調(diào)電路51的熔絲電阻53。通過(guò)熔絲電阻53的熔斷， 從而使得第1端子53a和第2端子53b之間變?yōu)殚_路狀態(tài)，參考電壓VREF升高。由于VREF 升高，從而VREF接近設(shè)定電壓即VI而得到調(diào)整。
[0008] 在圖12 (b)中，由5個(gè)電阻R1?R5構(gòu)成的串聯(lián)電阻電路50的一端與電源端子 61連接，另一端與地線GND連接，并且從與最上段的電阻R1和第2段的電阻R2的連接點(diǎn)連 接的參考電壓端子62輸出參考電壓VREF。微調(diào)電路52的齊納擊穿二極管54的第1端子 54a和第2端子54b分別與最下段的電阻R5的兩端連接。設(shè)計(jì)為在電源端子61施加電源 電壓VDD0時(shí)，輸出參考電壓VREF=V1。結(jié)束制造工序?qū)DD0施加于電源端子61測(cè)定參考 電壓VREF，由于制造偏差而顯示比VI高的電壓時(shí)，使微調(diào)電路52的齊納擊穿二極管54短 路。通過(guò)齊納擊穿二極管54的短路，從而使得第1端子54a和第2端子54b之間變?yōu)槎搪?狀態(tài)，參考電壓VREF降低。由于VREF降低，從而VREF接近設(shè)定電壓即VI而得到調(diào)整。
[0009] 代替所述串聯(lián)電阻電路50,在串聯(lián)有M0SFET的串聯(lián)M0SFET電路的情況下，也同樣 可以進(jìn)行微調(diào)。在這種情況下，微調(diào)電路的第1端子和第2端子優(yōu)選為連接在M0SFET的漏 極和源極。
[0010] 另外，在專利文獻(xiàn)1中，記載有抑制1C芯片面積以及外部端子的增加，在最終微調(diào) 的調(diào)整結(jié)束后不重新進(jìn)行微調(diào)的半導(dǎo)體裝置及其微調(diào)方法。
[0011] 另外，在專利文獻(xiàn)2中，記載有無(wú)需設(shè)置微調(diào)的事先確認(rèn)專用電路以及用于該用 途的額外的數(shù)據(jù)輸入板就可以在進(jìn)行微調(diào)前確認(rèn)微調(diào)后的動(dòng)作狀態(tài)的半導(dǎo)體集成電路。
[0012] 在所述專利文獻(xiàn)1、2中，示出了使用多晶硅熔絲的微調(diào)電路示例。
[0013] 另外，在專利文獻(xiàn)3中，記載有在電阻體的上部層疊熔絲元件的方法。此外，還記 載有，通過(guò)使熔絲元件被激光切斷的區(qū)域下方的電阻體形成為凹形形狀，從而在小面積地 切斷熔絲元件時(shí)不對(duì)電阻體造成損傷，在各元件之間產(chǎn)生的接觸電阻等也較小，且穩(wěn)定的 半導(dǎo)體裝置及其制造方法。
[0014] 另外，在專利文獻(xiàn)4中記載有如下內(nèi)容：在高頻輸入輸出信號(hào)線和外部供給電源 VDD之間，以及在外部接地電壓GND和所述高頻輸入輸出信號(hào)線之間以使從高頻輸入輸出 信號(hào)線朝向外部供給電壓VDD的方向，以及從外部接地電壓GND朝向高頻輸入輸出信號(hào)線 的方向分別為二極管的正方向的方式形成并連接多晶硅橫向二極管。據(jù)此，可以提供一種 ESD耐受性高且非?？煽康母吖δ芨哳lSi-MOS半導(dǎo)體裝置。
[0015] 另外，在專利文獻(xiàn)5中記載有如下內(nèi)容：由以P型半導(dǎo)體薄膜形成的P型薄膜電 阻體、以及以N型半導(dǎo)體薄膜形成的N型薄膜電阻體構(gòu)成，抵消了承受了應(yīng)力時(shí)的電阻值變 化。在獲得所述效果的制造方法中，在形成NM0S晶體管的源極、漏極的工序中，同時(shí)形成N 型多晶硅電阻體內(nèi)的低電阻區(qū)域。另外，在形成PM0S晶體管區(qū)域的源極、漏極的工序中，同 時(shí)形成P型多晶硅電阻體內(nèi)的低電阻區(qū)域，從而可以提供一種具有電阻值相對(duì)于應(yīng)力不發(fā) 生變化的分泄電阻電路的半導(dǎo)體裝置。
[0016] 另外，在專利文獻(xiàn)6中記載有如下內(nèi)容：在使用具有多個(gè)柵極氧化膜的LCD控制器 1C的熔絲的微調(diào)電路中，通過(guò)在輸入電路的晶體管的柵極氧化膜中使用最薄的氧化膜以外 的氧化膜，在輸入電路的晶體管中使用在所具有的多個(gè)柵極氧化膜中最薄的氧化膜以外的 氧化膜，從而在熔絲微調(diào)時(shí)防止輸入電路的柵極氧化膜被破壞，在熔絲微調(diào)時(shí)即使施加電 壓也不使特性發(fā)生劣化。
[0017] 另外，在專利文獻(xiàn)7中，還記載有通過(guò)向微調(diào)板施加靜電而防止熔絲電阻被切斷 的方法。
[0018] 另外，在專利文獻(xiàn)8中記載有如下內(nèi)容：通過(guò)具備連接于電源端子和輸出端子之 間的第1熔絲、以及連接于接地端子和輸出端子之間的第2熔絲、邏輯電路以及電壓檢測(cè)電 路，所述邏輯電路具備在選擇輸出邏輯時(shí)第1熔絲和第2熔絲中的一種必然會(huì)被切斷的邏 輯選擇電路，從而即使選擇高電平或低電平中任意一種輸出邏輯，都可以抑制消耗電流。 [0019] 現(xiàn)有技術(shù)文獻(xiàn)
[0020] 專利文獻(xiàn)
[0021] 專利文獻(xiàn)1 :日本特開2003-110029號(hào)公報(bào)
[0022] 專利文獻(xiàn)2 :日本第2944573號(hào)公報(bào)
[0023] 專利文獻(xiàn)3 :日本特開2008-192986號(hào)公報(bào)
[0024] 專利文獻(xiàn)4 :日本特開2002-100761號(hào)公報(bào)
[0025] 專利文獻(xiàn)5 :日本特開2001-320019號(hào)公報(bào)
[0026] 專利文獻(xiàn)6 :日本特開2000-133778號(hào)公報(bào)
[0027] 專利文獻(xiàn)7 :日本特開2006-294903號(hào)公報(bào)
[0028] 專利文獻(xiàn)8 :日本特開2013-7619號(hào)公報(bào)


【發(fā)明內(nèi)容】

[0029] 技術(shù)問題
[0030] 然而，僅通過(guò)所述圖12 (a)示出的熔絲電阻53僅可以使端子53a、53b間從短路 狀態(tài)變?yōu)殚_路狀態(tài)，不能夠使其從開路狀態(tài)變?yōu)槎搪窢顟B(tài)。
[0031] 因此，在微調(diào)電路中，在需要使所述兩種狀態(tài)發(fā)生變化的半導(dǎo)體集成電路的情況 下，需要具備以下兩種電路：由可以從短路狀態(tài)變?yōu)殚_路狀態(tài)的熔絲電阻53構(gòu)成的微調(diào)電 路51，以及由可以從開路狀態(tài)變?yōu)槎搪窢顟B(tài)的齊納擊穿二極管54構(gòu)成的微調(diào)電路52。
[0032] 然而，在使用所述兩種電路時(shí)，需要具備用于使電流流過(guò)熔絲電阻53而進(jìn)行熔斷 的電壓源，以及用于擊穿齊納擊穿二極管54的pn結(jié)的電壓源。在通過(guò)集成電路的內(nèi)部電 壓源來(lái)實(shí)現(xiàn)2種電壓源時(shí)，導(dǎo)致因電路規(guī)模的增大而引起的成本增加，在通過(guò)外部電壓源 來(lái)實(shí)現(xiàn)時(shí)，導(dǎo)致因微調(diào)用設(shè)備的增加而引起的成本增加。
[0033] 另外，在熔斷熔絲電阻53時(shí)以及使齊納擊穿二極管54短路時(shí)，為了在未圖示的 微調(diào)板施加高電壓，需要具備保護(hù)連接微調(diào)電路51、52的各種電路不受該高電壓損壞的單 J Li 〇
[0034] 另外，所述齊納擊穿二極管54很難與構(gòu)成半導(dǎo)體集成電路等半導(dǎo)體裝置的其他 元件(例如M0SFET等）同時(shí)形成，制造工藝變得復(fù)雜，制造成本增加。本發(fā)明的目的在于解 決上述問題，提供一種具有微調(diào)電路的低成本且小型的半導(dǎo)體裝置，所述微調(diào)電路使用熔 絲電阻，能夠從開路狀態(tài)變?yōu)槎搪窢顟B(tài)。
[0035] 技術(shù)方案
[0036] 為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的第一形態(tài)的發(fā)明的半導(dǎo)體裝置構(gòu)成為：具備微 調(diào)電路，而所述微調(diào)電路包括：恒流電路；熔絲電阻，其一端與該恒流電路連接；微調(diào)板，其 與連接所述恒流電路和所述熔絲電阻的一端的連接點(diǎn)連接；保護(hù)電阻，其一端與所述連接 點(diǎn)連接；保護(hù)二極管，其陰極與該保護(hù)電阻的另一端連接；M0S晶體管，其柵極與所述保護(hù) 電阻的另一端連接；以及地線，所述熔絲電阻的另一端以及所述保護(hù)二極管的陽(yáng)極與其連 接，其中，所述熔絲電阻、保護(hù)電阻以及保護(hù)二極管由在半導(dǎo)體基板上隔著第1絕緣膜配置 的多晶硅層形成。
[0037] 另外，根據(jù)本發(fā)明的第二形態(tài)的發(fā)明，在所述第一形態(tài)的發(fā)明中，優(yōu)選為，形成所 述熔絲電阻的第一層多晶硅層配置在所述第1絕緣膜上，在所述第一層多晶硅層上隔著第 2絕緣膜配置有第二層多晶硅層，所述第二層多晶硅層形成所述保護(hù)電阻以及保護(hù)二極管， 在所述第二層多晶硅層上配置由第3絕緣膜。
[0038] 另外，根據(jù)本發(fā)明的第三形態(tài)的發(fā)明，在所述第二形態(tài)的發(fā)明中，優(yōu)選為，所述熔 絲電阻選擇性地形成于所述第一層多晶硅層上。
[0039] 另外，根據(jù)本發(fā)明第四形態(tài)的發(fā)明，在所述第二形態(tài)或第三形態(tài)的發(fā)明中，優(yōu)選 為，具備所述保護(hù)電阻的端部兼做所述保護(hù)二極管的陰極區(qū)域的共享區(qū)域。
[0040] 另外，根據(jù)本發(fā)明第五形態(tài)的發(fā)明，在所述第二形態(tài)至第四形態(tài)的發(fā)明中，優(yōu)選 為，包括：第1開口部，其形成于所述保護(hù)電阻，用于連接所述熔絲電阻和所述保護(hù)電阻的 第1金屬布線通過(guò)所述第1開口部；以及第2開口部，其形成于所述保護(hù)二極管的陽(yáng)極區(qū) 域，用于連接所述熔絲電阻和所述保護(hù)二極管的第3金屬布線通過(guò)所述第2開口部。
[0041] 另外，根據(jù)本發(fā)明第六形態(tài)的發(fā)明，在所述第五形態(tài)的發(fā)明中，優(yōu)選為，所述第3 絕緣膜配置在所述第1開口部以及所述第2開口部，所述第1金屬布線配置于第1接觸部， 所述第1接觸部在所述第1開口部的內(nèi)側(cè)形成于所述第3絕緣膜以及所述第2絕緣膜，所 述第3金屬布線配置于第2接觸部，所述第2接觸部在所述第2開口部的內(nèi)側(cè)形成于所述 第3絕緣膜以及所述第2絕緣膜。
[0042] 另外，根據(jù)本發(fā)明第七形態(tài)的發(fā)明，在所述第二形態(tài)至第六形態(tài)的發(fā)明中，優(yōu)選 為，所述熔絲電阻具有熔斷部以及配置在所述熔斷部的兩側(cè)且寬度比所述熔斷部的寬度寬 的第1接觸區(qū)域和第2接觸區(qū)域，所述共享區(qū)域從所述熔斷部的上部至未形成有所述熔斷 部的所述第1接觸區(qū)域和所述第2接觸區(qū)域之間的區(qū)域形成在所述第2絕緣膜上，具有連 接所述M0S晶體管的柵極和所述共享區(qū)域的第2金屬布線，所述共享區(qū)域和所述第2金屬 布線在未形成有所述熔斷部的所述第1接觸區(qū)域和所述第2接觸區(qū)域之間的區(qū)域連接。 [0043] 另外，根據(jù)本發(fā)明第八形態(tài)的發(fā)明，在所述第一形態(tài)的發(fā)明中，優(yōu)選為，形成所述 保護(hù)電阻以及保護(hù)二極管的第一層的多晶硅層配置在所述第1絕緣膜上，形成所述熔絲電 阻的第二層的多晶硅層隔著第2絕緣膜配置在所述第一層的多晶硅層上。
[0044] 另外，根據(jù)本發(fā)明第九形態(tài)的發(fā)明，在所述第八形態(tài)的發(fā)明中，優(yōu)選為，所述第一 層多晶硅層的大小為所述第二層多晶硅層的大小以上。
[0045] 有益效果
[0046] 在本發(fā)明中，通過(guò)由M0SFET、保護(hù)電路以及熔絲電阻構(gòu)成微調(diào)電路，使構(gòu)成微調(diào)電 路的保護(hù)電路以及熔絲電阻以雙層結(jié)構(gòu)形成，從而可以提供一種低成本且小型的半導(dǎo)體裝 置。

【專利附圖】

【附圖說(shuō)明】
[0047] 圖1是本發(fā)明的第1實(shí)施例的微調(diào)電路100的主要部分電路圖。
[0048] 圖2是在圖1的微調(diào)電路100中對(duì)微調(diào)前后進(jìn)行說(shuō)明的圖，圖2 (a )是微調(diào)前的 圖，圖2 (b)是微調(diào)后的圖。
[0049] 圖3是對(duì)圖1的保護(hù)電路的動(dòng)作進(jìn)行說(shuō)明的圖。
[0050] 圖4是本發(fā)明的第2實(shí)施例的半導(dǎo)體裝置200的結(jié)構(gòu)圖。
[0051] 圖5是本發(fā)明的第3實(shí)施例的半導(dǎo)體裝置300的主要部分結(jié)構(gòu)圖，圖5 (a)是俯 視圖，圖5 (b)是沿圖5 (a)的X1-X1線切斷的截面圖，圖5 (c)是沿圖5 (a)的X2-X2線 切斷的截面圖，圖5 (d)是M0SFET的截面圖。
[0052] 圖6是將圖5分解為各層的俯視圖，圖6 (a)是由下層的多晶硅形成的熔絲電阻 的圖，圖6 (b)是由上層的多晶硅形成的保護(hù)二極管和保護(hù)電阻的圖，圖6 (c)是最上層的 金屬布線的圖。
[0053] 圖7是圖5的保護(hù)二極管、保護(hù)電阻以及熔絲電阻的示意性說(shuō)明圖，圖7 (a)是截 面圖，圖7 (b)是電路圖。
[0054] 圖8是本發(fā)明的第4實(shí)施例的半導(dǎo)體裝置400的主要部分結(jié)構(gòu)圖，圖8 (a)是熔 絲電阻的俯視圖，圖8 (b)是保護(hù)二極管和保護(hù)電阻的俯視圖，圖8 (c)是沿圖8 (a)、圖8 (b)的X1-X1線切斷的截面圖，圖8 (d)是沿圖8 (a)、圖8 (b)的X2-X2線切斷的截面圖。
[0055] 圖9是本發(fā)明的第5實(shí)施例的半導(dǎo)體裝置500的主要部分結(jié)構(gòu)圖，圖9 (a)是保 護(hù)二極管和保護(hù)電阻的俯視圖，圖9 (b)是熔絲電阻的俯視圖，圖9 (c)是沿圖9 (a)、圖9 (b)的X1-X1線切斷的截面圖，圖9 (d)是沿圖9 (a)、圖9 (b)的X2-X2線切斷的截面圖。
[0056] 圖10是本發(fā)明的第6實(shí)施例的半導(dǎo)體裝置600的主要部分結(jié)構(gòu)圖，圖10(a)是保 護(hù)二極管和保護(hù)電阻的俯視圖，圖10 (b)是熔絲電阻的俯視圖，圖10 (c)是沿圖10 (a)、 圖10 (b)的X1-X1線切斷的截面圖，圖10 (d)是沿圖10 (a)、圖10 (b)的X2-X2線切斷 的截面圖。
[0057] 圖11是使用由熔絲電阻和M0SFET構(gòu)成的微調(diào)電路100以及僅有熔絲電阻的微調(diào) 電路l〇〇a的半導(dǎo)體裝置200?600的主要部分電路圖。
[0058] 圖12是表示用微調(diào)電路來(lái)調(diào)整串聯(lián)電阻電路的情況的電路圖，圖12 (a)是用熔 絲電阻作為微調(diào)電路時(shí)的圖，圖12 (b)是用齊納擊穿二極管作為微調(diào)電路時(shí)的圖。
[0059] 符號(hào)說(shuō)明
[0060] 1 電源
[0061] 2 恒流電路
[0062] 3、49 熔絲電阻
[0063] 3a 熔斷部
[0064] 3b,3c 接觸區(qū)域
[0065] 4 連接點(diǎn)
[0066] 5 微調(diào)板
[0067] 6 保護(hù)電阻
[0068] 7 保護(hù)二極管
[0069] 8 陰極
[0070] 9 陽(yáng)極
[0071] 10 M0SFET
[0072] 11 柵極
[0073] 11a 柵極氧化膜
[0074] 12 漏極
[0075] 13 源極
[0076] 14 第1端子
[0077] 15 第2端子
[0078] 16 地線
[0079] 17 保護(hù)電路
[0080] 18 保護(hù)二極管的I-V曲線(反方向）
[0081] 19 保護(hù)電阻的I-V直線(負(fù)載電阻）
[0082] 20 交點(diǎn)
[0083] 21 熔絲電阻的I-V直線
[0084] 22、31 半導(dǎo)體基板
[0085] 23、32、35 絕緣膜
[0086] 24,77,78 金屬布線
[0087] 25、34 接觸部
[0088] 33 多晶硅層
[0089] 33a 多晶硅層
[0090] 36 多晶硅層
[0091] 37,71 開口部
[0092] 38 第一 η +擴(kuò)散區(qū)域
[0093] 39 第一 η_擴(kuò)散區(qū)域
[0094] 40 第二η +擴(kuò)散區(qū)域
[0095] 41 第二rT擴(kuò)散區(qū)域
[0096] 42 P +擴(kuò)散區(qū)域
[0097] 43 層間絕緣膜
[0098] 44 第1金屬布線
[0099] 45 第2金屬布線
[0100] 46 第3金屬布線
[0101] 47 電源端子
[0102] 48 參考電壓端子
[0103] 100 微調(diào)電路
[0104] 200、300、400 半導(dǎo)體裝置

【具體實(shí)施方式】
[0105] 通過(guò)以下實(shí)施例對(duì)實(shí)施方式進(jìn)行說(shuō)明。
[0106] (實(shí)施例1)
[0107] 圖1是本發(fā)明的第1實(shí)施例的微調(diào)電路100的主要部分電路圖。
[0108] 圖1的微調(diào)電路100,具備：恒流電路2,其連接于電源1 ;烙絲電阻3,其一端連接 于恒流電路2 ;微調(diào)板5,其與連接恒流電路2和熔絲電阻3的一端的連接點(diǎn)4(節(jié)點(diǎn))連接； 保護(hù)電阻6,其一端與該連接點(diǎn)4連接；保護(hù)二極管7,其陰極8與保護(hù)電阻6的另一端連接； η溝道型M0SFET10,其柵極11與保護(hù)電阻6的另一端連接；第1端子14,其與M0SFET10的 漏極12連接；以及第2端子15,其與M0SFET10的源極13連接。所述熔絲電阻3的另一端 以及保護(hù)二極管7的陽(yáng)極9與地線16連接。所述熔絲電阻3是由多晶硅膜形成的多晶硅 電阻。Β部是由保護(hù)電阻6和保護(hù)二極管7構(gòu)成的保護(hù)電路17。
[0109] 該微調(diào)電路100采用從外部電壓源(或內(nèi)部電壓源，例如電源1)向微調(diào)板5施加 較高的電壓、通過(guò)該電壓而使電流流過(guò)熔絲電阻3并利用其焦耳熱熔斷熔絲電阻3的方式。
[0110] 圖2是對(duì)在圖1的微調(diào)電路100中進(jìn)行微調(diào)前后進(jìn)行說(shuō)明的圖，圖2 (a)是微調(diào) 前的圖，圖2 (b)是微調(diào)后的圖。
[0111] 如圖2 (a)所示，在微調(diào)前，M0SFET10的柵極11通過(guò)熔絲電阻3被下拉至地 線16。由于恒定電流源的電流值設(shè)定得十分小，因此在熔絲電阻的兩端產(chǎn)生的電壓較小， M0SFET10處于截止?fàn)顟B(tài)。因此，第1端子14和第2端子15之間處于開路狀態(tài)。
[0112] 如圖2 (b)所示，在實(shí)施微調(diào)時(shí)，通過(guò)微調(diào)板5施加高電壓，使電流流過(guò)熔絲電阻 3并使熔絲電阻3熔斷，從而進(jìn)入開路狀態(tài)。因此，在微調(diào)后，熔絲電阻3發(fā)生熔斷而處于 開路狀態(tài)，因此M0SFET10的柵極11通過(guò)恒流電路2被上拉至VDD電位。通過(guò)所述上拉， M0SFET10處于導(dǎo)通狀態(tài)，第1端子14和第2端子15之間處于短路狀態(tài)。
[0113] 施加到微調(diào)板5上的高電壓，經(jīng)過(guò)保護(hù)電路17變?yōu)榈碗妷憾┘拥組0SFET10的 柵極11上，因此M0SFET10的柵極絕緣膜不會(huì)被破壞。
[0114] 圖3是對(duì)圖1的保護(hù)電路17的動(dòng)作進(jìn)行說(shuō)明的圖。在向微調(diào)板5施加電壓（Vo) 時(shí)，由保護(hù)二極管7的I-V曲線18和保護(hù)電阻6的I-V線19 (負(fù)載直線）的交點(diǎn)20決定 施加到M0SFET10的柵極11的電壓Vgo。另外，還由熔絲電阻3的I-V直線21決定流向熔 絲電阻3的電流1〇。
[0115] 在圖3中，流過(guò)熔絲電阻3的電流Ιο為熔絲熔斷電流Im以上，并且使施加到 M0SFET10的柵極11的電壓Vgo為M0SFET10的柵極氧化膜的破壞電壓Vb以下。也就是說(shuō)， 根據(jù)保護(hù)二極管7和保護(hù)電阻6的效果，同時(shí)實(shí)現(xiàn)熔絲電阻3的熔斷和M0SFET10的柵極氧 化膜的保護(hù)。
[0116] 為了適當(dāng)?shù)乇Ｗo(hù)柵極氧化膜，需要能夠滿足圖3所示的關(guān)系的高電阻的保護(hù)電阻 6和/或工作電阻小的保護(hù)二極管7。
[0117] (實(shí)施例2)
[0118] 圖4是本發(fā)明的第2實(shí)施例的半導(dǎo)體裝置200的結(jié)構(gòu)圖。該圖示出微調(diào)電路100 的A部的主要部分俯視圖和電路結(jié)構(gòu)圖。
[0119] 該半導(dǎo)體裝置200具有在半導(dǎo)體基板22上配置的L0C0S氧化膜等未圖示的絕緣 膜，而在該絕緣膜上配置有保護(hù)二極管7、保護(hù)電阻6以及熔絲電阻3。此外，還包括：與電 源1連接的恒流電路2、微調(diào)板5和第1端子14以及第2端子15。
[0120] 熔絲電阻3、保護(hù)電阻6以及保護(hù)二極管7分別隔著用虛線表示的接觸部25與用 虛線表示的金屬布線24連接。在這里，僅對(duì)構(gòu)成半導(dǎo)體裝置200的微調(diào)電路100的A部用 布置圖（layout)來(lái)表示，其他用電路表示。
[0121] 保護(hù)二極管7和保護(hù)電阻6以及熔絲電阻3由1層的多晶硅層形成。為使熔絲電 阻3容易熔斷，其中央部的寬度W設(shè)定為較窄。恒流電路2,例如由耗盡型M0SFET構(gòu)成。電 源1為在半導(dǎo)體裝置200內(nèi)形成的內(nèi)部電源。
[0122] 通過(guò)將Vo的電壓施加到微調(diào)板5,并使電流Ιο流過(guò)熔絲電阻3,從而使熔絲電阻 3熔斷。通過(guò)熔絲電阻3的熔斷，使M0SFET10的第1端子14和第2端子15之間從開路狀 態(tài)變?yōu)槎搪窢顟B(tài)。根據(jù)該狀態(tài)變化，與第1端子14和第2端子15連接的構(gòu)成未圖示的半 導(dǎo)體集成電路的電阻和M0SFET被微調(diào)(調(diào)整)。
[0123] 通過(guò)熔絲電阻3的熔斷而施加的高電壓Vo通過(guò)構(gòu)成保護(hù)電路17的保護(hù)電阻6和 保護(hù)二極管7而被抑制，因此在M0SFET10的柵極11施加低電壓Vgo,保護(hù)其不受高電壓Vo 損壞。
[0124] 其次，對(duì)使微調(diào)電路100的A部的占有面積減小的實(shí)施例進(jìn)行說(shuō)明。
[0125] (實(shí)施例3)
[0126] 圖5是本發(fā)明的第3實(shí)施例的半導(dǎo)體裝置300的主要部分結(jié)構(gòu)圖，圖5 (a)是俯 視圖，圖5 (b)是沿圖5 (a)的X1-X1線切斷的截面圖，圖5 (c)是沿圖5 (a)的X2-X2線 切斷的截面圖，圖5 (d)是M0SFET10的截面圖。該圖是微調(diào)電路100的A部的俯視圖和截 面圖、以及形成于與所述A部不同區(qū)域且形成于同一半導(dǎo)體基板31上的M0SFET10的截面 圖。
[0127] 圖6是對(duì)圖5 (a)的各層進(jìn)行分解的俯視圖，圖6 (a)是由多晶硅層33形成的熔 絲電阻3的圖，圖6 (b)是由多晶硅層36形成的保護(hù)二極管7和保護(hù)電阻6的圖，圖6 (c) 是最上層的金屬布線44、45、46的圖。
[0128] 圖7是圖5的保護(hù)二極管7、保護(hù)電阻6以及熔絲電阻3的示意性說(shuō)明圖，圖7(a) 是截面圖，圖7 (b)是電路圖。
[0129] 利用圖5?圖7,對(duì)在圖5所示的半導(dǎo)體裝置300上形成的微調(diào)電路100的主要部 分結(jié)構(gòu)進(jìn)行說(shuō)明。
[0130] 在半導(dǎo)體基板31上形成的絕緣膜（L0C0S氧化膜)32上配置有由多晶硅層33形成 的熔絲電阻3 (多晶硅熔絲)。熔絲電阻3由寬度W較狹窄的熔斷部3a與在其兩端以比熔 斷部的寬度W寬的寬度形成的接觸區(qū)域3b、3c構(gòu)成從而使其易于熔斷。熔絲電阻3的接觸 區(qū)域3b、3c分別通過(guò)接觸部34而與上部的金屬布線44?46連接。多晶娃層33是成膜時(shí) 摻雜了高濃度磷的摻雜多晶硅，其被設(shè)計(jì)為在不增大熔絲電阻3的面積（電流通路的寬度） 的情況下而具有較小的電阻值。圖5 (d)所示的M0SFET10的柵極11也由較小電阻值的摻 雜多晶硅制成，因此可以同時(shí)形成多晶硅層33與柵極11。具體地說(shuō)，可以在半導(dǎo)體基板31 上形成柵極氧化膜11a以及由L0C0S氧化膜等構(gòu)成的比柵極氧化膜11a厚的絕緣膜32之 后再形成多晶娃層33。
[0131] 在多晶硅層33上形成有絕緣膜35，并且在其上配置有多晶硅層36。在圖示的示例 中，作為多晶硅層33與多晶硅層36之間的絕緣膜35使用HT0(High Temperature Oxide)。 多晶硅層36配置成覆蓋由所述多晶硅層33形成的熔絲電阻3的整體。但是，在多晶硅層 36上形成有暴露絕緣膜35的開口部37。在多晶硅層36上形成的第一 η +擴(kuò)散區(qū)域38、第 一 ιΓ擴(kuò)散區(qū)域39、第二η +擴(kuò)散區(qū)域40、第二η_擴(kuò)散區(qū)域41以及ρ +擴(kuò)散區(qū)域42通過(guò)離子 注入而形成。
[0132] 第一 η +、第二η +擴(kuò)散區(qū)域38、40成為保護(hù)電阻6的兩個(gè)端子，與被這些所夾持的 第一 η_擴(kuò)散區(qū)域39 -起構(gòu)成保護(hù)電阻6。通過(guò)使第一 ιΓ擴(kuò)散區(qū)域39的雜質(zhì)濃度降低并 使薄膜電阻值升高，從而實(shí)現(xiàn)高電阻且小尺寸的保護(hù)電阻6。
[0133] 另外，第二η+擴(kuò)散區(qū)域40、第二ιΓ擴(kuò)散區(qū)域41、ρ +擴(kuò)散區(qū)域42,構(gòu)成以ρ +擴(kuò)散區(qū) 域42為陽(yáng)極9、以第二η+擴(kuò)散區(qū)域40為陰極8的保護(hù)二極管7 (多晶硅二極管)。通過(guò)在 第二η +擴(kuò)散區(qū)域40和ρ +擴(kuò)散區(qū)域42之間形成第二ιΓ擴(kuò)散區(qū)域41，與用η +擴(kuò)散區(qū)域和 Ρ+擴(kuò)散區(qū)域形成二極管的情況相比，可以使其具有較高的擊穿電壓，提高設(shè)計(jì)的自由度。在 這里，第二ιΓ擴(kuò)散區(qū)域41的濃度被設(shè)定為，在擊穿時(shí)不流過(guò)過(guò)多的電流、并且擊穿電壓不 超過(guò)柵極氧化膜的破壞耐壓的適當(dāng)?shù)臐舛?。該濃度例如?X 1016cnT3?1X 1018cnT3左右。
[0134] 另外，在圖示的示例中，為了減小A部的占有面積，保護(hù)電阻6 (多晶硅電阻）的一 側(cè)的端子和保護(hù)二極管7的陰極8為作為第2n+擴(kuò)散區(qū)域40共享的共享區(qū)域，各擴(kuò)散區(qū)域 形成于多晶娃層36。
[0135] 在多晶硅層36上形成有層間絕緣膜43,并且在其上形成有金屬布線44?46。在 圖示的示例中，層間絕緣膜43使用了 BPSG (硼磷玻璃)。
[0136] 第一金屬布線44,如圖5 (c)所示，配置于在層間絕緣膜43以及絕緣膜35形成 的接觸部34,與多晶硅層33的熔絲電阻3的一個(gè)端子連接。該接觸部34形成于在作為保 護(hù)電阻6的一個(gè)端子的第一 ιΓ擴(kuò)散區(qū)域39上形成的開口部37的內(nèi)側(cè)。此外，還配置于在 層間絕緣膜43形成的其他接觸部34,并且與多晶硅層36的保護(hù)電阻6的一個(gè)端子即第一 η +擴(kuò)散區(qū)域38連接。
[0137] 雖然在圖5中未進(jìn)行圖示，但是第1金屬布線44與圖1所示的微調(diào)電路100的微 調(diào)板5連接。
[0138] 第2金屬布線45,如圖5 (b)所示，配置于在層間絕緣膜43形成的接觸部34,并 且與多晶硅層36的第二n+擴(kuò)散區(qū)域40連接。也就是說(shuō)，第2金屬布線45與保護(hù)電阻6 的另一個(gè)端子和保護(hù)二極管7的陰極8共享的第二η +擴(kuò)散區(qū)域40連接。用于連接第2金 屬布線45和第二η+擴(kuò)散區(qū)域40的接觸部34被配置為避開熔絲電阻3的熔斷部3a的上 方。在熔斷部3a的上方形成接觸部34,使在熔斷部所產(chǎn)生的熱量很容易通過(guò)接觸部散放至 布線，因此熔絲不容易發(fā)生熔斷，從而不優(yōu)選。另外，根據(jù)接觸部的寬度和熔斷部的寬度，在 具有階梯差的地方形成接觸部，在從加工性方面考慮也不優(yōu)選。第2金屬布線45電連接于 圖5 (d)所示的柵極11。
[0139] 第3金屬布線46,如圖5 (c)所示，配置于在層間絕緣膜43以及絕緣膜35形成的 接觸部34,并且與多晶硅層33的熔絲電阻3的另一個(gè)端子連接。該接觸部34,形成于在作 為保護(hù)二極管的陽(yáng)極9的p +擴(kuò)散區(qū)域42上形成的開口部37的內(nèi)側(cè)。此外，還配置于在層 間絕緣膜43形成的其他接觸部34,并且與多晶硅層36的保護(hù)二極管7的陽(yáng)極9即p +擴(kuò)散 區(qū)域42連接。
[0140] 雖然在圖5中未進(jìn)行圖示，但是第3金屬布線46與圖1所示的微調(diào)電路100的地 線16 (GND)連接。
[0141] 圖5 (d)的M0SFET10具有在半導(dǎo)體基板31的表面層擴(kuò)散形成的漏極12以及源 極13。此外，還具有在半導(dǎo)體基板31的表面形成的柵極氧化膜11a以及由多晶硅層33形 成的柵極11。此外，還具有覆蓋該柵極11而形成的絕緣膜35以及層間絕緣膜43、與漏極 12連接的金屬布線77以及與源極13連接的金屬布線78。
[0142] 在本發(fā)明中，由保護(hù)二極管7以及保護(hù)電阻6構(gòu)成的保護(hù)電路17,全部由多晶硅層 36形成，通過(guò)層疊在形成熔絲電阻3的多晶硅層33上而構(gòu)成。根據(jù)這樣的構(gòu)成，以比圖4 的A部還小的面積實(shí)現(xiàn)圖1的微調(diào)電路100的A部。圖5的示例，使保護(hù)電阻6和保護(hù)二 極管7的端子共享，由多晶硅層36形成各擴(kuò)散區(qū)域，但是也可以分別由其他多晶硅層形成 而用金屬布線進(jìn)行連接。
[0143] 在圖5的示例中，為了縮小由保護(hù)二極管7和保護(hù)電阻6構(gòu)成的保護(hù)電路17 (多 晶硅保護(hù)元件）的面積，通過(guò)橫向擴(kuò)散較少的離子注入來(lái)形成擴(kuò)散區(qū)域。但是，也可以通過(guò) 氣相擴(kuò)散來(lái)形成這些。
[0144] 在圖5的示例中，采用了保護(hù)電阻6為η + /n7n +、保護(hù)二極管7為η + ΑΓ/P +的 構(gòu)成，但是各元件的擴(kuò)散區(qū)域濃度并不限定于此。
[0145] 在圖5的示例中，除接觸部34之外，用多晶硅層36覆蓋了多晶硅層33的整面，但 也可以是多晶娃層36與多晶娃層33部分地重疊。
[0146] 在圖5的示例中，使多晶硅層33與多晶硅層36之間的絕緣膜35為ΗΤ0 (High Temperature Oxide),但是絕緣膜35并不限定于此。另外，多晶娃層33的烙絲電阻3的形 狀以及多晶硅層36的保護(hù)電阻6與保護(hù)二極管7的形狀并不限定于圖5所示的示例。
[0147] 通過(guò)使微調(diào)電路100為雙層結(jié)構(gòu)，從而可以減小微調(diào)電路100的占有面積。另外， 可以減小具有該微調(diào)電路100的半導(dǎo)體裝置300的占有面積，從而可實(shí)現(xiàn)低成本化。
[0148] 另外，除了所述M0SFET10,通過(guò)在絕緣膜32 (L0C0S氧化膜)上形成熔絲電阻3、保 護(hù)電阻6以及保護(hù)二極管7,從而能夠在施加微調(diào)電壓時(shí)抑制在半導(dǎo)體基板31內(nèi)形成的其 他元件(設(shè)備）的寄生故障。
[0149] (實(shí)施例4)
[0150] 圖8是本發(fā)明的第4實(shí)施例的半導(dǎo)體裝置400的主要部分結(jié)構(gòu)圖，圖8 (a)是熔 絲電阻的俯視圖，圖8 (b)是保護(hù)二極管和保護(hù)電阻的俯視圖，圖8 (c)是沿圖8 (a)、圖8 (b)的X1-X1線切斷的截面圖，圖8 (d)是沿圖8 (a)、圖8 (b)的X2-X2線切斷的截面圖。 該圖是圖1所示的微調(diào)電路100的A部的主要部分俯視圖和主要部分截面圖。
[0151] 與圖5的半導(dǎo)體裝置300的區(qū)別點(diǎn)在于，使用掩模選擇性地將雜質(zhì)離子注入到多 晶硅層33a來(lái)形成與圖5同樣形狀的熔絲電阻3,該多晶硅層33a由與M0SFET10的柵極11 分別形成的無(wú)摻雜多晶硅構(gòu)成。使多晶硅層33a的大小為多晶硅層36的大小以上。據(jù)此， 在多晶硅層36的中央部不會(huì)形成階梯差，多晶硅層36與第2金屬布線45很難由階梯差部 分而造成斷線。
[0152] 此外，在實(shí)施例3和實(shí)施例4中，調(diào)換第一層的多晶硅層33、33a和第二層的多晶 硅層36而形成微調(diào)電路100,也可以得到同樣的效果。在以下實(shí)施例中，對(duì)在第一層上形成 多晶硅層36、在第二層上形成多晶硅層33、33a的情況進(jìn)行說(shuō)明。
[0153] (實(shí)施例5)
[0154] 圖9是本發(fā)明的第5實(shí)施例的半導(dǎo)體裝置500的主要部分結(jié)構(gòu)圖，圖9 (a)是保 護(hù)二極管和保護(hù)電阻的俯視圖，圖9 (b)是熔絲電阻的俯視圖，圖9 (c)是沿圖9 (a)、圖9 (b)的X1-X1線切斷的截面圖，圖9 (d)是沿圖9 (a)、圖9 (b)的X2-X2線切斷的截面圖。 該圖是圖1所述的微調(diào)電路100的A部的主要部分俯視圖和主要部分截面圖。
[0155] 該實(shí)施例，與圖5同樣由摻雜多晶硅形成熔絲電阻3,通過(guò)向多晶硅層36離子注入 雜質(zhì)而形成保護(hù)電阻6以及保護(hù)二極管7。與圖5的區(qū)別點(diǎn)在于，在多晶硅層36上隔著絕 緣膜形成多晶硅層33。另外，在多晶硅層36上未形成有開口部37。
[0156] 第1金屬布線44,如圖9 (d)所示，配置于在層間絕緣膜43形成的接觸部34,并 且與多晶硅層33的熔絲電阻3的一個(gè)端子連接。此外，還配置于在層間絕緣膜43以及絕 緣膜35形成的其他接觸部34,并且與多晶硅層36的保護(hù)電阻6的一個(gè)端子即第一 η +擴(kuò)散 區(qū)域38連接。
[0157] 第2金屬布線45,如圖9 (c)所示，配置于在層間絕緣膜43以及絕緣膜35形成的 接觸部34,并且與多晶硅層36的第二η +擴(kuò)散區(qū)域40連接。用于連接第2金屬布線45和 第二η +擴(kuò)散區(qū)域40的接觸部34被配置為避開熔絲電阻3的熔斷部3a的上方。
[0158] 第3金屬布線46,如圖9 (d)所示，配置于在層間絕緣膜43形成的接觸部34,并 且與多晶硅層33的熔絲電阻3的另一個(gè)端子連接。此外，還配置于在層間絕緣膜43以及 絕緣膜35形成的其他接觸部34,并且與多晶硅層36的保護(hù)二極管7的陽(yáng)極9即p +擴(kuò)散區(qū) 域42連接。
[0159] (實(shí)施例6)
[0160] 圖10是本發(fā)明的第6實(shí)施例的半導(dǎo)體裝置600的主要部分結(jié)構(gòu)圖，圖10(a)是保 護(hù)二極管和保護(hù)電阻的俯視圖，圖10 (b)是熔絲電阻的俯視圖，圖10 (C)是沿圖10 (a)、 圖10 (b)的X1-X1線切斷的截面圖，圖10 (d)是沿圖10 (a)、圖10 (b)的X2-X2線切斷 的截面圖。該圖是圖1所述的微調(diào)電路100的A部的主要部分俯視圖和主要部分截面圖。
[0161] 該實(shí)施例，與圖8同樣通過(guò)向由無(wú)摻雜多晶硅構(gòu)成的多晶硅層33a離子注入雜質(zhì) 而形成熔絲電阻3,通過(guò)向多晶硅層36離子注入雜質(zhì)而形成保護(hù)電阻6以及保護(hù)二極管7。 與圖8的區(qū)別點(diǎn)在于，在多晶硅層36上隔著絕緣膜形成多晶硅層33a。通過(guò)將多晶硅層33a 形成為第二層，從而在多晶硅層33a形成露出絕緣膜35的開口部71。
[0162] 第1金屬布線44,如圖10 (d)所示，配置于在層間絕緣膜43形成的接觸部34,并 且與多晶硅層33a的熔絲電阻3的一個(gè)端子連接。此外，還配置于在層間絕緣膜43以及絕 緣膜35形成的其他接觸部34,并且與多晶硅層36的保護(hù)電阻6的一個(gè)端子即第一 η +擴(kuò)散 區(qū)域38連接。
[0163] 第2金屬布線45,如圖10 (c)所示，在開口部71的內(nèi)側(cè)配置于在層間絕緣膜43 以及絕緣膜35形成的接觸部34,并且與多晶硅層36的第2η +擴(kuò)散區(qū)域40連接。用于連接 第2金屬布線45和第2η +擴(kuò)散區(qū)域40的接觸部34被配置為避開熔絲電阻3的熔斷部3a 的上方。
[0164] 第3金屬布線46,如圖10 (d)所示，配置于在層間絕緣膜43形成的接觸部34,并 且與多晶硅層33a的熔絲電阻3的另一個(gè)端子連接。此外，還配置于在層間絕緣膜43以及 絕緣膜35形成的其他接觸部34,并且與多晶硅層36的保護(hù)二極管7的陽(yáng)極9即p +擴(kuò)散區(qū) 域42連接。
[0165] 圖11是具備微調(diào)電路100和僅有熔絲電阻49的微調(diào)電路100a的半導(dǎo)體裝置 200?600的主要部分電路圖。利用該圖對(duì)微調(diào)電路100、100a的動(dòng)作進(jìn)行說(shuō)明。
[0166] 例如，由5個(gè)電阻R1?R5構(gòu)成的串聯(lián)電阻電路的一端與電源端子47連接，另一 端與地線連接，從最上段的電阻R1和第2段的電阻R2的連接點(diǎn)輸出參考電壓VREF。微調(diào) 電路100a與從最上段開始計(jì)算的第5段的電阻R5并聯(lián)，在從最上段開始計(jì)算的第4段的 電阻R4的兩端連接微調(diào)電路100的第1端子14和第2端子15。設(shè)計(jì)為在向電源端子47 施加電源電壓VDD0時(shí)，參考電壓VREF=V1從參考電壓端子48輸出。
[0167] 在結(jié)束制造工序，在電源端子47施加 VDD0,測(cè)定參考電壓端子48的參考電壓 VREF而顯示比VI低的電壓時(shí)，熔斷微調(diào)電路100a的熔絲電阻49。通過(guò)熔絲電阻49的熔 斷，從而使短路了的R5工作，參考電壓VREF升高。由于VREF升高，從而VREF接近設(shè)定電 壓即VI而得到調(diào)整。
[0168] 另一方面，在結(jié)束制造工序，向電源端子47施加 VDD0,測(cè)定參考電壓VREF而顯示 比VI高的電壓時(shí)，熔斷微調(diào)電路100的熔絲電阻3。通過(guò)熔絲電阻3的熔斷，M0SFET10處 于導(dǎo)通狀態(tài)，第1端子14和第2端子15之間處于短路狀態(tài)。其結(jié)果，參考電壓VREF升高， 由于VREF升高，從而VREF接近設(shè)定電壓即VI而得到調(diào)整。
[0169] 這樣，通過(guò)使用僅有熔絲電阻49的微調(diào)電路100a以及由熔絲電阻3和M0SFET10 構(gòu)成的微調(diào)電路100兩者，可以僅通過(guò)熔絲電阻3、49的熔斷來(lái)進(jìn)行從短路狀態(tài)到開路狀態(tài) 的微調(diào)以及從開路狀態(tài)到短路狀態(tài)的微調(diào)這兩種狀態(tài)的微調(diào)。因此，在微調(diào)板5施加電壓 的電源電壓有一個(gè)即可，例如，通過(guò)將微調(diào)電路l〇〇a的內(nèi)部電源電壓應(yīng)用于微調(diào)電路100， 從而可使集成電路整體小型化。
[0170] 另外，構(gòu)成微調(diào)電路100的M0SFET10,由于能夠與構(gòu)成半導(dǎo)體裝置200?600的其 他M0SFET同時(shí)形成，因此與用齊納擊穿二極管構(gòu)成微調(diào)電路的情況相比可以降低制造成 本。
[0171] 另外，由于具有保護(hù)電路17,因此不會(huì)向構(gòu)成微調(diào)電路100的M0SFET10的柵極11 施加高電壓，可以防止破壞M0SFET10的柵極絕緣膜的絕緣性。
[0172] 此外，在所述實(shí)施例2?6的半導(dǎo)體裝置200?600中，構(gòu)成微調(diào)電路100的恒流 電路2,例如在耗盡型M0SFET的情況下形成于半導(dǎo)體基板31。另外，構(gòu)成微調(diào)電路100的 M0SFET10也形成于半導(dǎo)體基板31。
【權(quán)利要求】
1. 一種半導(dǎo)體裝置，其特征在于，具備微調(diào)電路， 所述微調(diào)電路包括： 恒流電路； 熔絲電阻，其一端與該恒流電路連接； 微調(diào)板，其與連接所述恒流電路和所述熔絲電阻的一端的連接點(diǎn)連接； 保護(hù)電阻，其一端與所述連接點(diǎn)連接； 保護(hù)二極管，其陰極與該保護(hù)電阻的另一端連接； MOS晶體管，其柵極與所述保護(hù)電阻的另一端連接；以及 地線，所述熔絲電阻的另一端以及所述保護(hù)二極管的陽(yáng)極與所述地線連接， 其中，所述熔絲電阻、保護(hù)電阻以及保護(hù)二極管由在半導(dǎo)體基板上隔著第1絕緣膜配 置的多晶硅層形成。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 形成所述熔絲電阻的第一層多晶硅層配置在所述第1絕緣膜上，在所述第一層多晶硅 層上隔著第2絕緣膜配置有第二層多晶硅層，所述第二層多晶硅層形成所述保護(hù)電阻以及 保護(hù)二極管，在所述第二層多晶硅層上配置有第3絕緣膜。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 所述熔絲電阻選擇性地形成于所述第一層多晶硅層上。
4. 根據(jù)權(quán)利要求2或3所述的半導(dǎo)體裝置，其特征在于，具備： 所述保護(hù)電阻的端部兼做所述保護(hù)二極管的陰極區(qū)域的共享區(qū)域。
5. 根據(jù)權(quán)利要求2至4的任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，包括： 第1開口部，其形成于所述保護(hù)電阻，用于連接所述熔絲電阻和所述保護(hù)電阻的第1金 屬布線通過(guò)所述第1開口部；以及 第2開口部，其形成于所述保護(hù)二極管的陽(yáng)極區(qū)域，用于連接所述熔絲電阻和所述保 護(hù)二極管的第3金屬布線通過(guò)所述第2開口部。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于， 所述第3絕緣膜配置于所述第1開口部以及所述第2開口部， 所述第1金屬布線配置于第1接觸部，所述第1接觸部在所述第1開口部的內(nèi)側(cè)形成 于所述第3絕緣膜以及所述第2絕緣膜， 所述第3金屬布線配置于第2接觸部，所述第2接觸部在所述第2開口部的內(nèi)側(cè)形成 于所述第3絕緣膜以及所述第2絕緣膜。
7. 根據(jù)權(quán)利要求2至6的任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于， 所述熔絲電阻具有熔斷部以及配置在所述熔斷部?jī)蓚?cè)且寬度比所述熔斷部的寬度寬 的第1接觸區(qū)域和第2接觸區(qū)域， 所述共享區(qū)域從所述熔斷部的上部至未形成有所述熔斷部的所述第1接觸區(qū)域和所 述第2接觸區(qū)域之間的區(qū)域形成在所述第2絕緣膜上， 具有連接所述MOS晶體管的柵極和所述共享區(qū)域的第2金屬布線， 所述共享區(qū)域和所述第2金屬布線在未形成有所述熔斷部的所述第1接觸區(qū)域和所述 第2接觸區(qū)域之間的區(qū)域連接。
8. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 形成所述保護(hù)電阻以及保護(hù)二極管的第一層多晶硅層配置在所述第1絕緣膜上，形成 所述熔絲電阻的第二層多晶硅層隔著第2絕緣膜配置在所述第一層的多晶硅層上。
9.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于， 所述第一層多晶硅層的大小為所述第二層多晶硅層的大小以上。
【文檔編號(hào)】H03K19/0944GK104113323SQ201410151818
【公開日】2014年10月22日 申請(qǐng)日期:2014年4月16日 優(yōu)先權(quán)日:2013年4月16日
【發(fā)明者】豐田善昭 申請(qǐng)人:富士電機(jī)株式會(huì)社