半導(dǎo)體裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體裝置，特別是涉及使用了寬帶隙半導(dǎo)體的半導(dǎo)體裝置。
【背景技術(shù)】
[0002]關(guān)于具有使用了寬帶隙半導(dǎo)體、特別是碳化硅(SiC)的金屬/氧化物/半導(dǎo)體的結(jié)(junct1n)構(gòu)造(MOS)的場(chǎng)效應(yīng)型晶體管(SiC-MOSFET)，與使用了硅(Si)的M0SFET(S1-MOSFET)相比，能夠降低漏極-源極間的正向電壓降(導(dǎo)通電壓)，因此，與S1-MOSFET相比能夠減少單位單元(unit cell)數(shù)，能夠縮小芯片尺寸。例如，如果能夠?qū)?dǎo)通電阻減半，則能夠使單位單元數(shù)減半，能夠使芯片尺寸減半。
[0003]與其相伴，存在下述問題，即，在SiC-MOSFET中柵極的面積變小，因此柵極-源極間的電容成分變小，柵極-源極間的靜電破壞耐量(ESD)下降。
[0004]通常，在S1-MOSFET中，作為靜電破壞對(duì)策，例如如專利文獻(xiàn)I公開所示，采用下述結(jié)構(gòu)，即，使用形成單位單元時(shí)的源極形成工序(η型擴(kuò)散層形成工序)和P+擴(kuò)散工序(P型擴(kuò)散層形成工序)，在作為柵極電極材料的多晶硅(Poly-Si)層之上形成ρη結(jié)層而得到齊納二極管(多晶(poly)齊納二極管)，內(nèi)置了連接在柵極和源極之間的齊納二極管。
[0005]專利文獻(xiàn)I:日本特開2002-208702號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0006]可以想到作為靜電破壞對(duì)策而將多晶齊納二極管內(nèi)置這一做法對(duì)于SiC-MOSFET等寬帶隙半導(dǎo)體裝置也有效，但在溫度特性方面，多晶齊納二極管在高溫環(huán)境下控制性低，可以想到其不適合于預(yù)期在高溫環(huán)境下使用的寬帶隙半導(dǎo)體裝置。
[0007]本發(fā)明就是為了解決如上所述的問題而提出的，其目的在于提供一種能夠防止SiC-MOSFET等寬帶隙半導(dǎo)體裝置的柵極-源極間的靜電破壞的半導(dǎo)體裝置。
[0008]本發(fā)明所涉及的半導(dǎo)體裝置的方式具有:第I導(dǎo)電型的第IMOS晶體管，其第I主電極與第I電位連接，第2主電極與第2電位連接；以及第2導(dǎo)電型的第2M0S晶體管，其第I主電極與所述第IMOS晶體管的控制電極連接，第2主電極與所述第2電位連接，所述第IMOS晶體管的所述控制電極和所述第2M0S晶體管的控制電極被共通地連接，所述第I以及第2M0S晶體管形成于共通的寬帶隙半導(dǎo)體襯底之上，所述第IMOS晶體管構(gòu)成為，主電流相對(duì)于所述寬帶隙半導(dǎo)體襯底的主面而在垂直方向上流動(dòng)，所述第2M0S晶體管構(gòu)成為，主電流相對(duì)于所述寬帶隙半導(dǎo)體襯底的主面而在水平方向上流動(dòng)。
[0009]發(fā)明的效果
[0010]根據(jù)上述半導(dǎo)體裝置，在SiC-MOSFET等寬帶隙半導(dǎo)體裝置的柵極-源極間施加有負(fù)的過電壓的情況下，能夠防止柵極-源極間的靜電破壞等過電壓破壞。
【附圖說明】
[0011]圖1是表示本發(fā)明涉及的實(shí)施方式I的Si C-MOSFET的電路結(jié)構(gòu)的圖。
[0012]圖2是表示橫向型M0SFETLM的剖面結(jié)構(gòu)的圖。
[0013]圖3是表示SiC-MOSFETSM的剖面結(jié)構(gòu)的圖。
[0014]圖4是說明賦予至橫向型M0SFETLM的電位的圖。
[0015]圖5是表示在SiC-MOSFETSM的柵極-源極間施加有負(fù)的過電壓的情況下的柵極電流的路徑的圖。
[0016]圖6是表示在Si C-MOSFET的柵極-源極間施加有負(fù)的過電壓的情況下的柵極電流的流向的圖。
[0017]圖7是示意性地表示本發(fā)明涉及的實(shí)施方式2的SiC-MOSFETSM的頂面結(jié)構(gòu)的俯視圖。
[0018]圖8是表示本發(fā)明涉及的實(shí)施方式2的SiC-MOSFETSM的剖面結(jié)構(gòu)的圖。
[0019]圖9是示意性地表示本發(fā)明涉及的實(shí)施方式3的SiC-MOSFETSM的頂面結(jié)構(gòu)的俯視圖。
[0020]圖10是表示本發(fā)明涉及的實(shí)施方式3的SiC-MOSFETSM的剖面結(jié)構(gòu)的圖。
[0021]圖11是示意性地表示本發(fā)明涉及的實(shí)施方式4的SiC-M0SFETSM的頂面結(jié)構(gòu)的俯視圖。
[0022]圖12是表示本發(fā)明涉及的實(shí)施方式4的SiC-MOSFETSM的剖面結(jié)構(gòu)的圖。
[0023]圖13是表示本發(fā)明涉及的實(shí)施方式5的SiC-MOSFET的電路結(jié)構(gòu)的圖。
[0024]圖14是示意性地表示本發(fā)明涉及的實(shí)施方式5的SiC-MOSFETSM的頂面結(jié)構(gòu)的俯視圖。
[0025]圖15是表示本發(fā)明涉及的實(shí)施方式5的SiC-MOSFETSM的剖面結(jié)構(gòu)的圖。
【具體實(shí)施方式】
[0026]< 前言 >
[0027]“M0S”這一用語以前用于金屬/氧化物/半導(dǎo)體的結(jié)構(gòu)造，采用了 Metal-Oxide-Semiconductor的第一個(gè)字母。然而，特別是對(duì)于具有MOS構(gòu)造的場(chǎng)效應(yīng)晶體管(下面，簡(jiǎn)稱為“M0S晶體管”)，從近年來的集成化及制造工藝的改善等角度出發(fā)，對(duì)柵極絕緣膜、柵極電極的材料進(jìn)行了改善。
[0028]例如，在MOS晶體管中，主要從以自對(duì)準(zhǔn)的方式形成源極和漏極的角度出發(fā)，取代金屬而采用多晶硅作為柵極電極的材料。另外，從改善電氣特性的角度出發(fā)，采用高介電常數(shù)的材料作為柵極絕緣膜的材料，但該材料并非必須限定于氧化物。
[0029]因此，“M0S”這一用語不是必須僅限定于金屬/氧化物/半導(dǎo)體的層疊構(gòu)造才被采用的用語，在本說明書中也不以上述限定為前提。即，鑒于技術(shù)常識(shí)，這里“M0S”不限定于因其詞源而產(chǎn)生的縮略語，廣義上具有還包含導(dǎo)電體/絕緣體/半導(dǎo)體的層疊構(gòu)造的含義。
[0030]<實(shí)施方式1>
[0031]圖1是表示SiC-MOSFET的電路結(jié)構(gòu)的圖，該SiC-MOSFET內(nèi)置有用于靜電破壞對(duì)策的橫向型MOSFET。
[0032]如圖1所示，在η溝道型的SiC-MOSFETSM的柵極(G)-源極(S)間連接有P溝道型的橫向型M0SFETLM，將SiC-MOSFETSM的柵極和橫向型M0SFETLM的柵極共通地連接。此外，SiC-M0SFETSM和橫向型M0SFETLM的源極接地。
[0033]在圖2中示出P溝道型的橫向型M0SFETLM的剖面結(jié)構(gòu)。如圖2所示，橫向型M0SFETLM具有:以較高濃度將η型雜質(zhì)導(dǎo)入至碳化硅襯底而得到的n+緩沖層I;在n+緩沖層I之上形成的、η型雜質(zhì)為較低濃度的η—層2;以及在η—層2的上層部形成的、具有P型雜質(zhì)的P基極層3。
[0034]并且，在P基極層3的表面內(nèi)選擇性地形成具有η型雜質(zhì)的η基極層4，在η基極層4的表面內(nèi)以成對(duì)的方式選擇性地形成多個(gè)P+層5，該P(yáng)+層5以較高濃度具有P型雜質(zhì)。此外，η+緩沖層1、η—層2、ρ基極層3、η基極層4以及P+層5包含于碳化硅襯底，因此將它們總稱為襯底部SB。
[0035]在襯底部SB之上形成有場(chǎng)氧化膜11，在場(chǎng)氧化膜11形成有接觸孔CHl以及CH2，該接觸孔CHl以及CH2在厚度方向上貫穿場(chǎng)氧化膜11而到達(dá)P+層5的表面。
[0036]并且，在接觸孔CHl的內(nèi)壁和場(chǎng)氧化膜11之上形成有多晶硅膜13，以將多晶硅膜13之上覆蓋的方式形成有層間絕緣膜14。另外，在層間絕緣膜14之上形成有柵極電極16，柵極電極16在與接觸孔CHl相對(duì)應(yīng)的部分處也填充于接觸孔CHll，該接觸孔CHll貫穿層間絕緣膜14而到達(dá)P+層5的表面。此外，在接觸孔CHll的底部的P+層5之上形成有例如由NiSi等硅化物構(gòu)成的硅化物膜1，柵極電極16與硅化物膜1連接。
[0037]另外，在接觸孔CH2的底部的P+層5之上形成有例如由NiSi等硅化物構(gòu)成的硅化物膜10，從接觸孔CH2的與接觸孔CHl相反側(cè)的內(nèi)壁至場(chǎng)氧化膜11之上為止形成有源極電極15，源極電極15與硅化物膜10的端緣部連接。另外，在襯底部SB的η+緩沖層I側(cè)的主面設(shè)置有漏極電極17。
[0038]在圖3中示出SiC-MOSFETSM的剖面結(jié)構(gòu)。SiC-MOSFETSM的襯底部SB與橫向型M0SFETLM是共通的