部金屬層形成螺旋電 感器，所述底部金屬層作為螺旋電感器的底層等。
[0045] 其中，所述底部金屬層選用金屬材料A1，其厚度為3um，所述金屬材料A1的沉積方 法可以為化學氣相沉積（CVD)法、物理氣相沉積（PVD)法或原子層沉積（ALD)法等形成的低 壓化學氣相沉積（LPCVD)、激光燒蝕沉積（LAD)以及選擇外延生長（SEG)中的一種，在本發(fā) 明中優(yōu)選為物理氣相沉積（PVD)法。
[0046] 為了克服所述底部金屬層周圍以及上方的介電層在形成通孔時容易碎裂的問題， 改進現(xiàn)有技術(shù)中單一的氧化物作為介電層的技術(shù)方案，選用正硅酸乙酯層（TE0S) +氧化物 +覆蓋層的技術(shù)方案，具體地，在所述襯底201和所述底部金屬層上沉積增強正硅酸乙酯層 (PETE0S)203,所述PETEOS也可以選用TEOS代替，所述的厚度為10K埃-30K埃，優(yōu)選為20K 埃，但并不局限于20K埃，在20K埃左右一定幅度內(nèi)進行調(diào)整仍然可以獲得良好的效果，例 如18-22K埃都具有非常好的效果。
[0047] 其中，所述等離子增強正硅酸乙酯層（PETEOS) 203的沉積方法可以選用化學氣相 沉積（CVD)法、物理氣相沉積（PVD)法或原子層沉積（ALD)法等形成的低壓化學氣相沉積 (LPCVD)、激光燒蝕沉積（LAD)以及選擇外延生長（SEG)中的一種。本發(fā)明中優(yōu)選化學氣相 沉積（CVD)法。
[0048] 所述等離子增強正硅酸乙酯層（PETEOS) 203在所述底部金屬層上方形成臺階覆 蓋性良好的致密氧化物層，同時能夠很好地填充所述底部金屬層之間的間隙而且在填充過 程中不會出現(xiàn)孔洞，可以取得其他材料無法取得的良好填充效果。
[0049] 參照圖3b，在所述等離子增強正硅酸乙酯層（PETEOS) 203上形成高密度等離子體 氧化物層（HDPoxide) 204,進一步填充在所述等離子增強正硅酸乙酯層（PETEOS) 203中的 間隙（gap)，其中，所述高密度等離子體氧化物層（HDPoxide) 204的形成方法為高密度等 離子體化學氣相淀積（HDPCVD)。
[0050] 在本發(fā)明的一具體地實施方式中，在所述HDP CVD過程中同時包含了沉積和蝕刻 工藝，在沉積過程中通常選用SiH4和02來實現(xiàn)反應，在蝕刻工藝中個通常選用Ar和02的 濺射來完成。在HDP CVD反應腔中控制等離子體的密度在10n-1012/cm3 (2-10mT)，同時施 加偏壓來控制等離子的轟擊能量，使所述HDP CVD能夠填充深寬比為4:1甚至更高的間隙， 而不會出現(xiàn)孔洞。
[0051] 同時控制所述沉積溫度低于400°C，以避免對所述底部金屬層造成損傷，同時高的 熱負荷會引起襯底201的熱應力，因此控制所述高密度等離子體氧化物層（HDPoxide) 204 的沉積溫度在400°C以下。
[0052] 作為優(yōu)選，所述高密度等離子體氧化物層（HDPoxide) 204的厚度為5-20K埃，優(yōu) 選為10K埃，在10K埃時能獲得更好的效果，但是并不局限于10K埃這一數(shù)值，在10K埃左 右一定幅度內(nèi)進行調(diào)整仍然可以獲得良好的效果，例如8-12K埃都具有非常好的效果。
[0053] 然后在所述高密度等離子體氧化物層（HDPoxide) 204上形成覆蓋層205,所述覆 蓋層205的厚度優(yōu)選為10K埃。
[0054] 所述覆蓋層205可以為氧化物層，例如二氧化硅等材料層，所述覆蓋層205可以選 用化學氣相沉積（CVD)法、物理氣相沉積（PVD)法或原子層沉積（ALD)法等形成的低壓化學 氣相沉積（LPCVD)、激光燒蝕沉積（LAD)以及選擇外延生長（SEG)中的一種，作為優(yōu)選，在本 發(fā)明中選用物理氣相沉積（PVD)法。
[0055] 參照圖3c，執(zhí)行平坦化步驟至所述等離子增強正硅酸乙酯層（PETEOS) 203,同時 保留部分所述高密度等離子體氧化物層（HDPoxide)204和覆蓋層205,例如位于所述底部 金屬層之間用于填充間隙的高密度等離子體氧化物層（HDPoxide) 204。
[0056] 進一步，所述方法還包括圖案化所述等離子增強正硅酸乙酯層（PETEOS) 203,形成 開口，然后在所述開口中填充金屬層以形成金屬通孔的步驟，或者在所述底部金屬層上形 成MIM的電容器。
[0057] 在形成底部金屬層以及位于底部金屬層周圍和上方的等離子增強正硅酸乙酯層 (PETEOS) 203后可以進一步在所述底部金屬層上形成MM以及無源電阻元件，以及螺旋電 感等器件。
[0058] 具體地，所述底部金屬層包括第一底部金屬層20和第二底部金屬層21，所述第一 底部金屬層20通常接地或者作為金屬-絕緣層-金屬電容（MIM)的底部電極，在該結(jié)構(gòu)中 所述MM包括絕緣層，以及位于絕緣層上下的金屬層和第一底部金屬層20,所述iro中還可 以形成第一金屬層以及頂部金屬層（圖中未示出），其中所述第一金屬層和底部金屬層之間 通過金屬通孔連接，所述第一金屬層為互連線，所述第一金屬層的上方為頂部金屬層，其中 位于所述第二底部金屬層21上方的為第二頂部金屬層（圖中未示出），所述第二頂部金屬層 結(jié)合所述第二底部金屬層21形成無源電感元件，例如形成螺旋電感器等。
[0059] 現(xiàn)有技術(shù)中如圖1所示，在形成所述底部金屬層102后，在所述襯底101以及底 部金屬層102上形成介電層高密度等離子體氧化物層（HDPoxide) 106和覆蓋層，具體地為 HDP10Koxide+lOKCapoxide;根據(jù)機臺能力HDP工藝分為3步沉積或者一步沉積，過長的 沉積時間會造成腔室溫度過高。通過該方法得到的HDPoxide的表面如圖2右側(cè)的圖形所 示，其表面呈凸起狀，如圖2右側(cè)圖形所示，由于所述HDPoxide中間凸起，在遭受較強的拉 應力，在蝕刻后有可能造成氧化層與底部金屬層102之間的開裂。特別是在底部金屬層102 尖角位置為應力最強，該處的介電層也更加容易斷裂。
[0060] 本發(fā)明為了解決該問題，將現(xiàn)有技術(shù)中位于底部金屬層周圍和上方的介電層的形 成工藝順序以及厚度進行了調(diào)整，以消除現(xiàn)有技術(shù)中容易碎裂的問題，其中所述多層介電 層的形成順序以及厚度并非任意的，是發(fā)明人通過大量實現(xiàn)以及總結(jié)得出的，發(fā)明人通過 大量的實驗以及總結(jié)，得到下述表格：
[0061] 表1不同介電層的沉積順序以及厚度對性能的影響
【主權(quán)項】
1. 一種集成無源器件的制備方法，包括： 提供襯底，在所述襯底上形成有相互隔離的第一底部金屬層和第二底部金屬層，所述 第一底部金屬層和第二底部金屬層之間形成有間隙； 在所述襯底上和底部金屬層上沉積PETEOS層，W填充所述間隙； 在所述PETEOS層上沉積高密度等離子體氧化物層； 執(zhí)行平坦化步驟至所述PETEOS層。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，在執(zhí)行平坦化步驟之前，所述方法還包括 在所述高密度等離子體氧化物層上形成覆蓋層的步驟。
3. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述PETEOS層的厚度為10-30千埃。
4. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述高密度等離子體氧化物層的厚度為 5-20千埃。
5. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述PETEOS層的厚度為18-22千埃，所述 高密度等離子體氧化物層的厚度為8-12千埃。
6. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述底部金屬層選用金屬鉛。
7. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述PETEOS層與所述高密度等離子體氧 化物層的厚度比例為2:1。
8. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括W下步驟： 在所述PETEOS層中形成露出所述底部金屬層的金屬通孔的步驟。
9. 根據(jù)權(quán)利要求8所述的方法，其特征在于，所述金屬通孔中包含金屬銅。
10. 根據(jù)權(quán)利要求1所述的方法，其特征在于，執(zhí)行平坦化步驟至所述PETEOS層的頂 部。
【專利摘要】本發(fā)明涉及一種集成無源器件的制備方法，包括：提供襯底，在所述襯底上形成有相互隔離的第一底部金屬層和第二底部金屬層，所述底部金屬層之間形成有間隙；在所述襯底上和底部金屬層上沉積PETEOS層，以填充所述間隙；在所述正硅酸乙酯層上沉積高密度等離子體氧化物層；執(zhí)行平坦化步驟至所述正硅酸乙酯層。在本發(fā)明中選用PETEOS？20K+10K？HDP工藝，雖然在HDP氧化物沉積后由于HDP也會帶來較大的應力，但是由于在后續(xù)的CMP過程中，絕大多數(shù)的HDP氧化物層都會被研磨掉，最終只保留下TEOS層和極少的HDP氧化物，所以相比其它條件，在通孔蝕刻后，不會造成介電層的碎裂，很好的解決了現(xiàn)有技術(shù)中存在的問題。
【IPC分類】H01L21-70, H01L21-768
【公開號】CN104576497
【申請?zhí)枴緾N201310493375
【發(fā)明人】戚德奎, 張海芳
【申請人】中芯國際集成電路制造(上海)有限公司
【公開日】2015年4月29日
【申請日】2013年10月18日