一種集成無(wú)源器件的制備方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種集成無(wú)源器件的制備方法。
【背景技術(shù)】
[0002] 對(duì)于高容量的半導(dǎo)體存儲(chǔ)裝置需求的日益增加，這些半導(dǎo)體存儲(chǔ)裝置的集成密度 受到人們的關(guān)注，為了增加半導(dǎo)體存儲(chǔ)裝置的集成密度，現(xiàn)有技術(shù)中采用了許多不同的方 法，例如通過(guò)減小晶片尺寸和/或改變內(nèi)結(jié)構(gòu)單元而在單一晶片上形成多個(gè)存儲(chǔ)單元，對(duì) 于通過(guò)改變單元結(jié)構(gòu)增加集成密度的方法來(lái)說(shuō)，已經(jīng)進(jìn)行嘗試溝通過(guò)改變有源區(qū)的平面布 置或改變單元布局來(lái)減小單元面積。
[0003] 隨著半導(dǎo)體技術(shù)的不斷發(fā)展集成電路以及大型的集成電路得到廣泛的應(yīng)用，組成 集成電路的元器件中可以是無(wú)源的或者是有源的，當(dāng)所述元器件為無(wú)源器件時(shí)成為集成無(wú) 源器件（integratedpassivedevice,IPDXIH)提供高精度電容及高性能電感等無(wú)源器件 的集成，目前在射頻上的應(yīng)用成為新熱點(diǎn)。
[0004] 現(xiàn)有技術(shù)中所述IPD中無(wú)源器件包括無(wú)源電阻器、無(wú)源電容器以及無(wú)源電感器中 的多種集成，IH)工藝中高性能電感器件主要是由于在IH)工藝金屬層（metal)均采用厚鋁 /厚銅（3um)工藝，金屬層的疊加厚度可大于lOum，遠(yuǎn)遠(yuǎn)高于傳統(tǒng)邏輯工藝中電感的線圈厚 度。工藝主要是由2層厚鋁和2層厚銅疊加，其結(jié)構(gòu)示意圖如圖1 :
[0005] 所述IPD結(jié)構(gòu)中包括襯底101，所述襯底101可以選用標(biāo)準(zhǔn)的氧化物隔離硅圓片、 高電阻率硅圓片、玻璃圓片和原來(lái)為薄膜顯示器行業(yè)研制的玻璃材料。在所述襯底101上 形成底部金屬層102,所述底部金屬層102通常接地或者作為金屬-絕緣層-金屬電容 (MM)的底部電極，在該結(jié)構(gòu)中所述MM包括絕緣層108,以及位于金屬層上下的金屬層107 和底部金屬層102,所述底部金屬層102為金屬錯(cuò)，所述IPD中還包括第一金屬層104以及 頂部金屬層105,其中所述第一金屬層104和底部金屬層102之間通過(guò)金屬通孔103連接， 所述第一金屬層104為互連線，所述第一金屬層104的上方為頂部金屬層105,所述頂部金 屬層105結(jié)合所述底部金屬層102形成無(wú)源電感元件，其中所述底部金屬層102之間填充 有介電層106。
[0006] 由于金屬及介質(zhì)厚度的增加，在進(jìn)行封裝過(guò)程中在芯片中經(jīng)常發(fā)現(xiàn)由于局部應(yīng)力 過(guò)大而導(dǎo)致介質(zhì)層開(kāi)裂的現(xiàn)象發(fā)生，從WAT及XSEM分析結(jié)果可知，所述開(kāi)裂現(xiàn)象一般發(fā)生 在底部金屬層102或MIM上方，導(dǎo)致金屬通孔103打開(kāi)，從而導(dǎo)致芯片失效。
[0007] 封裝過(guò)程中斷裂發(fā)生在所述底部金屬層102或MM上方的原因是：由于目前底部 金屬層102之間最小間距為4um，所以目前IH)工藝中底部金屬層102的介質(zhì)層106主要是 采用HDP方式填充，才能得到臺(tái)階覆蓋良好的無(wú)孔致密氧化層，直接采用其它CVD方式無(wú)法 得到良好的填充效果。但是HDP相比其它方法的缺點(diǎn)是HDP氧化層具有較高的應(yīng)力。
[0008] 因此需要對(duì)目前IPD中多層金屬化結(jié)構(gòu)工藝進(jìn)行改進(jìn)，以便消除上述問(wèn)題，提高 器件的良率。

【發(fā)明內(nèi)容】

[0009] 在
【發(fā)明內(nèi)容】
部分中引入了一系列簡(jiǎn)化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn) 一步詳細(xì)說(shuō)明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的 關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0010] 本發(fā)明為了克服目前存在問(wèn)題，提供了一種集成無(wú)源器件的制備方法，包括：
[0011] 提供襯底，在所述襯底上形成有相互隔離的第一底部金屬層和第二底部金屬層， 所述底部金屬層之間形成有間隙；
[0012] 在所述襯底上和底部金屬層上沉積PETE0S層，以填充所述間隙；
[0013] 在所述正硅酸乙酯層上沉積高密度等離子體氧化物層；
[0014] 執(zhí)行平坦化步驟至所述PETE0S層。
[0015] 作為優(yōu)選，在執(zhí)行平坦化步驟之前，所述方法還包括在所述高密度等離子體氧化 物層上形成覆蓋層的步驟。
[0016] 作為優(yōu)選，所述PETE0S層的厚度為10-30千埃。
[0017] 作為優(yōu)選，所述高密度等離子體氧化物層的厚度為5-20千埃。
[0018] 作為優(yōu)選，所述底部金屬層選用金屬錯(cuò)，其厚度為3um。
[0019] 作為優(yōu)選，所述PETE0S與所述高密度等離子體氧化物層的厚度比例為2:1。
[0020] 作為優(yōu)選，所述方法還包括以下步驟：
[0021] 在所述PETE0S層中形成露出所述底部金屬層的金屬通孔的步驟。
[0022] 作為優(yōu)選，所述金屬通孔中包含金屬銅，其厚度為3um。
[0023] 作為優(yōu)選，執(zhí)行平坦化步驟至所述PETE0S層的頂部。
[0024] 在本發(fā)明中選用PETE0S20K+10KHDP工藝，雖然在HDP氧化物沉積后由于HDP也會(huì) 帶來(lái)較大的應(yīng)力，但是由于在后續(xù)的CMP過(guò)程中，絕大多數(shù)的HDP氧化物層都會(huì)被研磨掉， 最終只保留下TE0S層和極少的HDP氧化物，所以相比其它條件，在通孔蝕刻后，不會(huì)造成介 電層的碎裂，很好的解決了現(xiàn)有技術(shù)中存在的問(wèn)題。
【附圖說(shuō)明】
[0025] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的裝置及原理。在附圖中，
[0026] 圖1為現(xiàn)有技術(shù)中一種集成無(wú)源器件的結(jié)構(gòu)示意圖；
[0027] 圖2中左側(cè)為現(xiàn)有技術(shù)中集成無(wú)源器件的應(yīng)力示意圖，右側(cè)現(xiàn)有技術(shù)中得到的 HDPoxide的表面形狀示意圖；
[0028] 圖3a_c為本發(fā)明一具體地實(shí)施方式中集成無(wú)源器件的制備過(guò)程示意圖；
[0029] 圖4為本發(fā)明一具體地實(shí)施方式中集成無(wú)源器件的制備流程示意圖。
【具體實(shí)施方式】
[0030] 在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然 而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以 實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn) 行描述。
[0031] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本發(fā)明提出 的一種集成無(wú)源器件的制備方法。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員 所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明 還可以具有其他實(shí)施方式。
[0032] 應(yīng)當(dāng)理解的是，當(dāng)在本說(shuō)明書(shū)中使用術(shù)語(yǔ)"包含"和/或"包括"時(shí)，其指明存在所 述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整 體、步驟、操作、元件、組件和/或它們的組合接下來(lái)，將結(jié)合附圖更加完整地描述本發(fā)明。
[0033] 本發(fā)明為了解決現(xiàn)有技術(shù)中底部金屬層處或者底部金屬層上的MM周圍的介電 層容易發(fā)生碎裂的問(wèn)題，提供了一種新的制備方法，所述方法至少包括：
[0034] 提供襯底；
[0035] 在所述襯底上形成多個(gè)相互隔離的底部金屬層，所述底部金屬層之間形成有間 隙；
[0036] 在所述襯底上沉積正硅酸乙酯層，以填充所述底部金屬層之間的間隙；
[0037] 在所述正硅酸乙酯層上形成氧化物層以及覆蓋層；
[0038] 執(zhí)行平坦化步驟至所述正硅酸乙酯層。
[0039] 本發(fā)明中通過(guò)優(yōu)化Ml介質(zhì)填充的工藝，采用高密度等離子（HDP)和等離子增強(qiáng)正 硅酸乙酯（PETE0S)工藝相結(jié)合，通過(guò)調(diào)整兩層介電層不同沉積順序及厚度比例，得到最佳 組合，不僅有效改善了應(yīng)力問(wèn)題，而其消除了碎裂問(wèn)題。
[0040] 具體地，本發(fā)明采用HDP和PETE0S工藝相結(jié)合，通過(guò)調(diào)整兩層介電層不同沉積順 序及厚度比例，得到最優(yōu)選的實(shí)施方式20KTE0S層以及10KHDP氧化物層+10K覆蓋層的 工藝條件，不僅有效改善了應(yīng)力問(wèn)題，而其消除了碎裂問(wèn)題。
[0041] 下面結(jié)合附圖3a_3c對(duì)本發(fā)明所述集成無(wú)源器件的制備方法做進(jìn)一步的說(shuō)明。
[0042] 首先參照?qǐng)D3a，提供襯底201，所述集成無(wú)源器件的襯底201和集成有源器件的半 導(dǎo)體襯底是不同的，所述襯底201是制作集成薄膜無(wú)源元件的基礎(chǔ)，通常采用標(biāo)準(zhǔn)的氧化 物隔離硅圓片、高電阻率硅圓片、玻璃圓片和原來(lái)為薄膜顯示器行業(yè)研制的LAP玻璃材料。 在本發(fā)明的一具體地實(shí)施方式中所述襯底201優(yōu)選為氧化物隔離硅圓片。
[0043] 然后在所述襯底201上形成多個(gè)底部金屬層，所述多個(gè)底部金屬層相互隔離，之 間形成有間隙，所述間隙的最小關(guān)鍵尺寸為4um，但是并不局限于該數(shù)值范圍，所述底部金 屬層位于所述襯底201之上，可以充當(dāng)接地層，還可以在所述底部金屬層上形成MM電容器 元件，所述底部金屬層則作為所述MIM電容器元件的下極板。
[0044] 此外，還可以在所述底部金屬層上形成電阻層，以形成無(wú)源電阻器件，或者在所述 底部金屬層上形成通孔，然后在所述通孔上形成另外金屬層，結(jié)合底