專利名稱：嵌入mram的集成電路及該集成電路的制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及磁性隨機(jī)訪問存儲(chǔ)器(MRAM)技術(shù)領(lǐng)域，尤其涉及一種嵌入MRAM的集成電路及該集成電路的制備方法。
背景技術(shù)：
磁性隨機(jī)訪問存儲(chǔ)器(MRAM, Magnetic Random Access Memory)是一種非揮發(fā)性的存儲(chǔ)器，所謂“非揮發(fā)性”是指關(guān)掉電源后，仍可以保持記憶完整。在性能方面，MRAM擁有靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)的高速讀取寫入能力，以及動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)的高集成度，而且基本上可以無限次地重復(fù)寫入，是一種“全功能”的固態(tài)存儲(chǔ)器。因而，其應(yīng)用前景非?？捎^，有望主導(dǎo)下一代存儲(chǔ)器市場。MRAM不僅可以作為單獨(dú)的存儲(chǔ)器，還可以作為其它電路嵌入至相同的集成電路。通常來說，MRAM包括多個(gè)磁性存儲(chǔ)器單元或磁性存儲(chǔ)器單元陣列，所述磁性存儲(chǔ)器單元一般包括控制晶體管以及插在兩條金屬線之間的磁阻隧道結(jié)(MTJ，Magnetic Tunnel Junction)。并且，為了使MRAM工藝與CMOS工藝相兼容，同時(shí)也為了降低成本，所述MTJ通常形成CMOS電路的兩層金屬層之間，例如形成在第一層金屬層與第二層金屬層之間。請(qǐng)參考圖1，圖1為MRAM的磁性存儲(chǔ)器單元的結(jié)構(gòu)示意圖，如圖1所示，MRAM的磁性存儲(chǔ)單元100包括控制晶體管102以及MTJ109，所述MTJ109形成在第一層金屬108與第二層金屬112之間。其中，所述控制晶體管102制備在半導(dǎo)體襯底101上，所述控制晶體管包括源極103、漏極104以及柵極105 ；所述控制晶體管102上淀積有第一層間電介質(zhì)(ILD， hter-LayerDielectric)106，所述第一 ILD106中設(shè)有接觸孔107，所述接觸孔107內(nèi)填充有導(dǎo)電材料，所述漏極104通過所述接觸孔107與所述第一層金屬108相連，所述第一層金屬108位于所述第一 ILD106內(nèi)；所述柵極105作為該磁性存儲(chǔ)單元100的字線；所述 MTJ109沉積在所述第一層金屬108上，所述MTJ109上及所述第一層金屬108上淀積有第二 ILDllO ；所述第二 ILDllO中設(shè)有通孔111，所述通孔111內(nèi)填充有導(dǎo)電材料，所述MTJ109 通過所述通孔111與所述第二層金屬112相連，所述第二層金屬112位于所述第二 ILDllO 內(nèi)；所述第二層金屬112作為該磁性存儲(chǔ)單元100的位線?，F(xiàn)有的MRAM與CMOS集成電路的集成方法通常是在同一半導(dǎo)體襯底上先制備CMOS 集成電路的各種半導(dǎo)體器件，然后進(jìn)行CMOS集成電路的后端金屬互連，并在金屬互連的過程中在兩層金屬之間淀積MTJ。但是，通常來說，在淀積MTJ后，還存在一些其它的工藝步驟，例如沉積介質(zhì)層以制備其它層金屬等，并且沉積介質(zhì)層的工藝需要高達(dá)400°C左右的處理溫度，而當(dāng)溫度高于 350°C后，MTJ的磁性會(huì)衰減，從而嚴(yán)重影響MRAM的性能。因此，如何在低于350°C的溫度下，將MRAM集成到CMOS集成電路中，成為目前業(yè)界亟需解決的技術(shù)問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種嵌入MRAM的集成電路及該集成電路的制備方法，以解決現(xiàn)有的MRAM與CMOS電路制備在同一半導(dǎo)體襯底上，淀積完MTJ后還需進(jìn)行一些其它的工藝步驟，并且這些工藝步驟需要高達(dá)400°C左右的處理溫度，從而造成MTJ的磁性會(huì)衰減，嚴(yán)重影響MRAM性能的問題。為解決上述問題，本發(fā)明提出一種嵌入MRAM的集成電路，用于集成MRAM與CMOS 電路，所述MRAM包括多個(gè)磁性存儲(chǔ)單元，所述磁性存儲(chǔ)單元包括控制晶體管及形成于兩層金屬之間的MTJ單元，該嵌入MRAM的集成電路包括第一半導(dǎo)體襯底，所述第一半導(dǎo)體襯底上制備有半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一層金屬； 第二半導(dǎo)體襯底，所述第二半導(dǎo)體襯底上制備有第N層金屬及第N+1層金屬，所述第N層金屬與所述第N+1層金屬之間制備有MTJ單元；第三半導(dǎo)體襯底，所述第三半導(dǎo)體襯底上制備有用于所述半導(dǎo)體器件互連的第 N+2層金屬至最后層金屬；其中，所述第一半導(dǎo)體襯底內(nèi)的金屬與所述第二半導(dǎo)體襯底內(nèi)的金屬之間通過第一穿透硅通孔電性相連，所述第二半導(dǎo)體襯底內(nèi)的金屬與所述第三半導(dǎo)體襯底內(nèi)的金屬之間通過第二穿透硅通孔電性相連?？蛇x的，所述第一半導(dǎo)體襯底上還制備有第二層金屬至第N-I層金屬。可選的，所述第二半導(dǎo)體襯底上還制備有第二層金屬至第N-I層金屬?？蛇x的，所述第一穿透硅通孔位于所述第二半導(dǎo)體襯底內(nèi)，且穿通所述第二半導(dǎo)體襯底的正反面；所述第二穿透硅通孔位于所述第三半導(dǎo)體襯底內(nèi)，且穿通所述第三半導(dǎo)體襯底的正反面?？蛇x的，所述第一半導(dǎo)體襯底與所述第二半導(dǎo)體襯底之間以及所述第二半導(dǎo)體襯底與所述第三半導(dǎo)體襯底之間淀積有絕緣介質(zhì)，所述第一層金屬至所述最后層金屬制備在所述絕緣介質(zhì)中，且所述絕緣介質(zhì)中開有第一通孔及第二通孔，所述控制晶體管的漏極與所述第一層金屬之間通過所述第一通孔電性相連，所述第一半導(dǎo)體襯底內(nèi)的各層金屬之間、所述第二半導(dǎo)體襯底內(nèi)的各層金屬之間以及所述第三半導(dǎo)體襯底內(nèi)的各層金屬之間通過所述第二通孔電性相連。可選的，所述MTJ單元制備在所述第N層金屬上，并通過所述第二通孔與所述第 N+1層金屬電性相連。可選的，所述第一穿透硅通孔、所述第二穿透硅通孔以及所述第一通孔中淀積有第一導(dǎo)電材料?？蛇x的，所述第一導(dǎo)電材料為鎢?？蛇x的，所述第二通孔中淀積有第二導(dǎo)電材料。可選的，所述第二導(dǎo)電材料為銅。同時(shí)，為解決上述問題，本發(fā)明還提出一種嵌入MRAM的集成電路的制備方法，該方法包括如下步驟提供第一半導(dǎo)體襯底；在所述第一半導(dǎo)體襯底上制備半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一層金屬；提供第二半導(dǎo)體襯底，在所述第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔，并在所述第一穿透硅通孔中沉積第一導(dǎo)電材料；在所述第二半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第二層金屬至第N層金屬，所述第二層金屬與所述第一層金屬通過所述第一穿透硅通孔電性相連；在所述第N層金屬上制備MTJ單元；在所述MTJ單元上制備第N+1層金屬；提供第三半導(dǎo)體襯底，在所述第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔，并在所述第二穿透硅通孔中沉積第一導(dǎo)電材料；以及在所述第三半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第N+2層金屬至最后層金屬，所述第N+1層金屬與所述第N+2層金屬通過所述第二穿透硅通孔電性相連?？蛇x的，所述在第N層金屬上制備MTJ單元包括如下步驟在所述第N層金屬上淀積MTJ膜；對(duì)所述MTJ膜進(jìn)行光刻和刻蝕，形成多個(gè)MTJ單元；以及沉積絕緣介質(zhì)，所述絕緣介質(zhì)覆蓋所述MTJ單元及MTJ單元之間的間隙。可選的，所述第N+1層金屬位于所述絕緣介質(zhì)中，且所述絕緣介質(zhì)中開有所述第二通孔，所述MTJ單元通過所述第二通孔與所述第N+1層金屬電性相連?？蛇x的，所述在第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔包括如下步驟從所述第二半導(dǎo)體襯底的正面上開設(shè)第一初級(jí)硅通孔；以及對(duì)所述第二半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第一初級(jí)硅通孔穿通所述第二半導(dǎo)體襯底的正反兩面，形成第一穿透硅通孔?？蛇x的，所述在第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔包括如下步驟從所述第三半導(dǎo)體襯底的正面上開設(shè)第二初級(jí)硅通孔；以及對(duì)所述第三半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第二初級(jí)硅通孔穿通所述第三半導(dǎo)體襯底的正反兩面，形成第二穿透硅通孔。同時(shí)，為解決上述問題，本發(fā)明還提出一種嵌入MRAM的集成電路的制備方法，該方法包括如下步驟提供第一半導(dǎo)體襯底；在所述第一半導(dǎo)體襯底上制備半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一層金屬至第N-I層金屬；提供第二半導(dǎo)體襯底，在所述第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔，并在所述第一穿透硅通孔中沉積第一導(dǎo)電材料；在所述第二半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第N層金屬，所述第N 層金屬與所述第N-I層金屬通過所述第一穿透硅通孔電性相連；在所述第N層金屬上制備MTJ單元；在所述MTJ單元上制備第N+1層金屬；提供第三半導(dǎo)體襯底，在所述第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔，并在所述第二穿透硅通孔中沉積第一導(dǎo)電材料；以及在所述第三半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第N+2層金屬至最后層金屬，所述第N+1層金屬與所述第N+2層金屬通過所述第二穿透硅通孔電性相連?？蛇x的，所述在第N層金屬上制備MTJ單元包括如下步驟在所述第N層金屬上淀積MTJ膜；對(duì)所述MTJ膜進(jìn)行光刻和刻蝕，形成多個(gè)MTJ單元；以及沉積絕緣介質(zhì)，所述絕緣介質(zhì)覆蓋所述MTJ單元及MTJ單元之間的間隙?？蛇x的，所述第N+1層金屬位于所述絕緣介質(zhì)中，且所述絕緣介質(zhì)中開有所述第二通孔，所述MTJ單元通過所述第二通孔與所述第N+1層金屬電性相連?？蛇x的，所述在第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔包括如下步驟從所述第二半導(dǎo)體襯底的正面上開設(shè)第一初級(jí)硅通孔；以及對(duì)所述第二半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第一初級(jí)硅通孔穿通所述第二半導(dǎo)體襯底的正反兩面，形成第一穿透硅通孔?？蛇x的，所述在第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔包括如下步驟從所述第三半導(dǎo)體襯底的正面上開設(shè)第二初級(jí)硅通孔；以及對(duì)所述第三半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第二初級(jí)硅通孔穿通所述第三半導(dǎo)體襯底的正反兩面，形成第二穿透硅通孔。本發(fā)明由于采用以上的技術(shù)方案，使之與現(xiàn)有技術(shù)相比，具有以下的優(yōu)點(diǎn)和積極效果(1)本發(fā)明通過將MTJ單元及MTJ單元之后的互連層金屬分別制備在不同的半導(dǎo)體襯底上，從而避免了制備MTJ單元之后的互連層金屬的高溫處理對(duì)MTJ單元造成的影響， 提高了 MRAM的性能；(2)本發(fā)明通過將MTJ單元及半導(dǎo)體器件分別制備在不同的半導(dǎo)體襯底上，從而可方便地將MTJ單元所在的半導(dǎo)體襯底劃分成多個(gè)塊，使每個(gè)塊中包含不同數(shù)量的MTJ單元，并進(jìn)一步將各個(gè)塊與第一半導(dǎo)體襯底中的半導(dǎo)體器件及第三半導(dǎo)體中的后續(xù)金屬互連層進(jìn)行集成，以實(shí)現(xiàn)不同存儲(chǔ)密度的MRAM產(chǎn)品。


圖1為MRAM的磁性存儲(chǔ)器單元的結(jié)構(gòu)示意圖；圖2為本發(fā)明第一個(gè)實(shí)施例提供的嵌入MRAM的集成電路的結(jié)構(gòu)示意圖；圖3為本發(fā)明第一個(gè)實(shí)施例提供的嵌入MRAM的集成電路的制備方法步驟流程圖；圖4為本發(fā)明第二個(gè)實(shí)施例提供的嵌入MRAM的集成電路的結(jié)構(gòu)示意圖；圖5為本發(fā)明第二個(gè)實(shí)施例提供的嵌入MRAM的集成電路的制備方法步驟流程圖。
具體實(shí)施例方式0071]以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明提出的嵌入MRAM的集成電路及該集成電路的制備方法作進(jìn)一步詳細(xì)說明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準(zhǔn)的比率，僅用于方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。本發(fā)明的核心思想在于，提供一種嵌入MRAM的集成電路，該集成電路將MTJ單元及MTJ單元之后的互連層金屬分別制備在不同的半導(dǎo)體襯底上，并通過穿透硅通孔(TSV， Through Silicon Via)實(shí)現(xiàn)電性連接，從而避免了制備MTJ單元之后的互連層金屬的高溫處理對(duì)MTJ單元造成的影響，提高了 MRAM的性能；同時(shí)，還提供一種嵌入MRAM的集成電路的制備方法，該方法將半導(dǎo)體器件、MTJ單元以及MTJ單元之后的互連層金屬制備在不同的半導(dǎo)體襯底上，并通過在半導(dǎo)體襯底上開設(shè)穿透硅通孔實(shí)現(xiàn)MRAM與CMOS電路的三維集成， 該方法避免了高溫對(duì)MTJ單元造成的影響，提高了 MRAM的性能。實(shí)施例1請(qǐng)參考圖2，圖2為本發(fā)明第一個(gè)實(shí)施例提供的嵌入MRAM的集成電路的結(jié)構(gòu)示意圖，該集成電路用于集成MRAM與CMOS電路，所述MRAM包括多個(gè)磁性存儲(chǔ)單元，所述磁性存儲(chǔ)單元包括控制晶體管及形成于兩層金屬之間的MTJ單元，如圖2所示，本發(fā)明第一個(gè)實(shí)施例提供的嵌入MRAM的集成電路包括第一半導(dǎo)體襯底100，所述第一半導(dǎo)體襯底100上制備有半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一層金屬140 ；第二半導(dǎo)體襯底200，所述第二半導(dǎo)體襯底200上制備有第二層金屬220至第N+1 層金屬250，所述第N+1層金屬250與第N層金屬230之間制備有MTJ單元MO ；第三半導(dǎo)體襯底300，所述第三半導(dǎo)體襯底上制備有用于所述半導(dǎo)體器件互連的第N+2層金屬320至最后層金屬330 ；其中，所述第一半導(dǎo)體襯底100內(nèi)的金屬與所述第二半導(dǎo)體襯底200內(nèi)的金屬之間通過第一穿透硅通孔210電性相連，所述第二半導(dǎo)體襯底200內(nèi)的金屬與所述第三半導(dǎo)體襯底300內(nèi)的金屬之間通過第二穿透硅通孔310電性相連。進(jìn)一步地，所述第一穿透硅通孔210位于所述第二半導(dǎo)體襯底200內(nèi)，且穿通所述第二半導(dǎo)體襯底200的正反面；所述第二穿透硅通孔310位于所述第三半導(dǎo)體襯底300內(nèi)， 且穿通所述第三半導(dǎo)體襯底300的正反面。進(jìn)一步地，所述控制晶體管110包括柵極111、漏極113以及源極112，所述漏極 113與所述第N層金屬230電性相連；所述柵極111作為所述磁性存儲(chǔ)單元的字線。進(jìn)一步地，所述第一半導(dǎo)體襯底100與所述第二半導(dǎo)體襯底200之間以及所述第二半導(dǎo)體襯底200與所述第三半導(dǎo)體襯底300之間淀積有絕緣介質(zhì)120，所述第一層金屬 140至所述最后層金屬330制備在所述絕緣介質(zhì)120中，且所述絕緣介質(zhì)120中開有第一通孔130及第二通孔131，所述控制晶體管110的漏極113與所述第一層金屬140之間通過所述第一通孔130電性相連，所述第一半導(dǎo)體襯底100內(nèi)的各層金屬之間、所述第二半導(dǎo)體襯底200內(nèi)的各層金屬之間以及所述第三半導(dǎo)體襯底300內(nèi)的各層金屬之間通過所述第二通孔131電性相連。進(jìn)一步地，所述MTJ單元240制備在所述第N層金屬230上，并通過所述通孔130 與所述第N+1層金屬250電性相連；所述第N+1層金屬250作為所述磁性存儲(chǔ)單元的位線。進(jìn)一步地，所述第一穿透硅通孔210、所述第二穿透硅通孔310以及所述第一通孔 130中淀積有第一導(dǎo)電材料。進(jìn)一步地，所述第一導(dǎo)電材料為鎢。進(jìn)一步地，所述第二通孔131中淀積有第二導(dǎo)電材料。進(jìn)一步地，所述第二導(dǎo)電材料為銅。
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請(qǐng)繼續(xù)參考圖3，圖3為本發(fā)明第一個(gè)實(shí)施例提供的嵌入MRAM的集成電路的制備方法步驟流程圖，如圖3所示，本發(fā)明第一個(gè)實(shí)施例提出的嵌入MRAM的集成電路的制備方法包括如下步驟提供第一半導(dǎo)體襯底；在所述第一半導(dǎo)體襯底上制備半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一
層金屬；提供第二半導(dǎo)體襯底，在所述第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔，并在所述第一穿透硅通孔中沉積第一導(dǎo)電材料；在所述第二半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第二層金屬至第N層金屬，所述第二層金屬與所述第一層金屬通過所述第一穿透硅通孔電性相連；在所述第N層金屬上制備MTJ單元；在所述MTJ單元上制備第N+1層金屬；提供第三半導(dǎo)體襯底，在所述第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔，并在所述第二穿透硅通孔中沉積第一導(dǎo)電材料；以及在所述第三半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第N+2層金屬至最后層金屬，所述第N+1層金屬與所述第N+2層金屬通過所述第二穿透硅通孔電性相連。進(jìn)一步地，所述在第N層金屬上制備MTJ單元包括如下步驟在所述第N層金屬上淀積MTJ膜；對(duì)所述MTJ膜進(jìn)行光刻和刻蝕，形成多個(gè)MTJ單元；以及沉積絕緣介質(zhì)，所述絕緣介質(zhì)覆蓋所述MTJ單元及MTJ單元之間的間隙。進(jìn)一步地，所述第N+1層金屬位于所述絕緣介質(zhì)中，且所述絕緣介質(zhì)中開有所述第二通孔，所述MTJ單元通過所述第二通孔與所述第N+1層金屬電性相連。進(jìn)一步地，所述在第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔包括如下步驟從所述第二半導(dǎo)體襯底的正面上開設(shè)第一初級(jí)硅通孔；以及對(duì)所述第二半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第一初級(jí)硅通孔穿通所述第二半導(dǎo)體襯底的正反兩面，形成第一穿透硅通孔。進(jìn)一步地，所述在第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔包括如下步驟從所述第三半導(dǎo)體襯底的正面上開設(shè)第二初級(jí)硅通孔；以及對(duì)所述第三半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第二初級(jí)硅通孔穿通所述第三半導(dǎo)體襯底的正反兩面，形成第二穿透硅通孔。實(shí)施例2請(qǐng)參考圖4，圖4為本發(fā)明第二個(gè)實(shí)施例提供的嵌入MRAM的集成電路的結(jié)構(gòu)示意圖，該集成電路用于集成MRAM與CMOS電路，所述MRAM包括多個(gè)磁性存儲(chǔ)單元，所述磁性存儲(chǔ)單元包括控制晶體管及形成于兩層金屬之間的MTJ單元，如圖4所示，本發(fā)明第二個(gè)實(shí)施例提供的嵌入MRAM的集成電路包括第一半導(dǎo)體襯底100，所述第一半導(dǎo)體襯底100上制備有半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一層金屬140以及第二層金屬150至第N-I層金屬160 ；第二半導(dǎo)體襯底200，所述第二半導(dǎo)體襯底200上制備有第N層金屬230至第N+1 層金屬250，所述第N+1層金屬250與第N層金屬230之間制備有MTJ單元MO ；
第三半導(dǎo)體襯底300，所述第三半導(dǎo)體襯底上制備有用于所述半導(dǎo)體器件互連的第N+2層金屬320至最后層金屬330 ；其中，所述第一半導(dǎo)體襯底100內(nèi)的金屬與所述第二半導(dǎo)體襯底200內(nèi)的金屬之間通過第一穿透硅通孔210電性相連，所述第二半導(dǎo)體襯底200內(nèi)的金屬與所述第三半導(dǎo)體襯底300內(nèi)的金屬之間通過第二穿透硅通孔310電性相連。進(jìn)一步地，所述第一穿透硅通孔210位于所述第二半導(dǎo)體襯底200內(nèi)，且穿通所述第二半導(dǎo)體襯底200的正反面；所述第二穿透硅通孔310位于所述第三半導(dǎo)體襯底300內(nèi)， 且穿通所述第三半導(dǎo)體襯底300的正反面。進(jìn)一步地，所述控制晶體管110包括柵極111、漏極113以及源極112，所述漏極 113與所述第N層金屬230電性相連；所述柵極111作為所述磁性存儲(chǔ)單元的字線。進(jìn)一步地，所述第一半導(dǎo)體襯底100與所述第二半導(dǎo)體襯底200之間以及所述第二半導(dǎo)體襯底200與所述第三半導(dǎo)體襯底300之間淀積有絕緣介質(zhì)120，所述第一層金屬 140至所述最后層金屬330制備在所述絕緣介質(zhì)120中，且所述絕緣介質(zhì)120中開有第一通孔130及第二通孔131，所述控制晶體管110的漏極113與所述第一層金屬140之間通過所述第一通孔130電性相連，所述第一半導(dǎo)體襯底100內(nèi)的各層金屬之間、所述第二半導(dǎo)體襯底200內(nèi)的各層金屬之間以及所述第三半導(dǎo)體襯底300內(nèi)的各層金屬之間通過所述第二通孔131電性相連。進(jìn)一步地，所述MTJ單元240制備在所述第N層金屬230上，并通過所述通孔130 與所述第N+1層金屬250電性相連；所述第N+1層金屬250作為所述磁性存儲(chǔ)單元的位線。進(jìn)一步地，所述第一穿透硅通孔210、所述第二穿透硅通孔310以及所述第一通孔 130中淀積有第一導(dǎo)電材料。進(jìn)一步地，所述第一導(dǎo)電材料為鎢。進(jìn)一步地，所述第二通孔131中淀積有第二導(dǎo)電材料。進(jìn)一步地，所述第二導(dǎo)電材料為銅。請(qǐng)繼續(xù)參考圖5，圖5為本發(fā)明第二個(gè)實(shí)施例提供的嵌入MRAM的集成電路的制備方法步驟流程圖，如圖5所示，本發(fā)明第二個(gè)實(shí)施例提供的嵌入MRAM的集成電路的制備方法包括如下步驟提供第一半導(dǎo)體襯底；在所述第一半導(dǎo)體襯底上制備半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一層金屬至第N-I層金屬；提供第二半導(dǎo)體襯底，在所述第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔，并在所述第一穿透硅通孔中沉積第一導(dǎo)電材料；在所述第二半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第N層金屬，所述第N 層金屬與所述第N-I層金屬通過所述第一穿透硅通孔電性相連；在所述第N層金屬上制備MTJ單元；在所述MTJ單元上制備第N+1層金屬；提供第三半導(dǎo)體襯底，在所述第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔，并在所述第二穿透硅通孔中沉積第一導(dǎo)電材料；以及在所述第三半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第N+2層金屬至最后層金屬，所述第N+1層金屬與所述第N+2層金屬通過所述第二穿透硅通孔電性相連。進(jìn)一步地，所述在第N層金屬上制備MTJ單元包括如下步驟在所述第N層金屬上淀積MTJ膜；對(duì)所述MTJ膜進(jìn)行光刻和刻蝕，形成多個(gè)MTJ單元；以及沉積絕緣介質(zhì)，所述絕緣介質(zhì)覆蓋所述MTJ單元及MTJ單元之間的間隙。進(jìn)一步地，所述第N+1層金屬位于所述絕緣介質(zhì)中，且所述絕緣介質(zhì)中開有所述第二通孔，所述MTJ單元通過所述第二通孔與所述第N+1層金屬電性相連。進(jìn)一步地，所述在第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔包括如下步驟從所述第二半導(dǎo)體襯底的正面上開設(shè)第一初級(jí)硅通孔；以及對(duì)所述第二半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第一初級(jí)硅通孔穿通所述第二半導(dǎo)體襯底的正反兩面，形成第一穿透硅通孔。進(jìn)一步地，所述在第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔包括如下步驟從所述第三半導(dǎo)體襯底的正面上開設(shè)第二初級(jí)硅通孔；以及對(duì)所述第三半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第二初級(jí)硅通孔穿通所述第三半導(dǎo)體襯底的正反兩面，形成第二穿透硅通孔。綜上所述，本發(fā)明提供了一種嵌入MRAM的集成電路，該集成電路將MTJ單元及MTJ 單元之后的互連層金屬分別制備在不同的半導(dǎo)體襯底上，并通過穿透硅通孔(TSV，ThroUgh Silicon Via)實(shí)現(xiàn)電性連接，從而避免了制備MTJ單元之后的互連層金屬的高溫處理對(duì) MTJ單元造成的影響，提高了 MRAM的性能；同時(shí)，還提供一種嵌入MRAM的集成電路的制備方法，該方法將半導(dǎo)體器件、MTJ單元以及MTJ單元之后的互連層金屬制備在不同的半導(dǎo)體襯底上，并通過在半導(dǎo)體襯底上開設(shè)穿透硅通孔實(shí)現(xiàn)MRAM與CMOS電路的三維集成，該方法避免了高溫對(duì)MTJ單元造成的影響，提高了 MRAM的性能。顯然，本領(lǐng)域的技術(shù)人員可以對(duì)發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
1.一種嵌入MRAM的集成電路，用于集成MRAM與CMOS電路，所述MRAM包括多個(gè)磁性存儲(chǔ)單元，所述磁性存儲(chǔ)單元包括控制晶體管及形成在兩層金屬之間的MTJ單元，其特征在于，該嵌入MRAM的集成電路包括第一半導(dǎo)體襯底，所述第一半導(dǎo)體襯底上制備有半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一層金屬；第二半導(dǎo)體襯底，所述第二半導(dǎo)體襯底上制備有第N層金屬及第N+1層金屬，所述第N 層金屬與所述第N+1層金屬之間制備有MTJ單元；第三半導(dǎo)體襯底，所述第三半導(dǎo)體襯底上制備有用于所述半導(dǎo)體器件互連的第N+2層金屬至最后層金屬；其中，所述第一半導(dǎo)體襯底內(nèi)的金屬與所述第二半導(dǎo)體襯底內(nèi)的金屬之間通過第一穿透硅通孔電性相連，所述第二半導(dǎo)體襯底內(nèi)的金屬與所述第三半導(dǎo)體襯底內(nèi)的金屬之間通過第二穿透硅通孔電性相連。
2.如權(quán)利要求1所述的嵌入MRAM的集成電路，其特征在于，所述第一半導(dǎo)體襯底上還制備有第二層金屬至第N-I層金屬。
3.如權(quán)利要求1所述的嵌入MRAM的集成電路，其特征在于，所述第二半導(dǎo)體襯底上還制備有第二層金屬至第N-I層金屬。
4.如權(quán)利要求1所述的嵌入MRAM的集成電路，其特征在于，所述第一穿透硅通孔位于所述第二半導(dǎo)體襯底內(nèi)，且穿通所述第二半導(dǎo)體襯底的正反面；所述第二穿透硅通孔位于所述第三半導(dǎo)體襯底內(nèi)，且穿通所述第三半導(dǎo)體襯底的正反面。
5.如權(quán)利要求1所述的嵌入MRAM的集成電路，其特征在于，所述第一半導(dǎo)體襯底與所述第二半導(dǎo)體襯底之間以及所述第二半導(dǎo)體襯底與所述第三半導(dǎo)體襯底之間淀積有絕緣介質(zhì)，所述第一層金屬至所述最后層金屬制備在所述絕緣介質(zhì)中，且所述絕緣介質(zhì)中開有第一通孔及第二通孔，所述控制晶體管的漏極與所述第一層金屬之間通過所述第一通孔電性相連，所述第一半導(dǎo)體襯底內(nèi)的各層金屬之間、所述第二半導(dǎo)體襯底內(nèi)的各層金屬之間以及所述第三半導(dǎo)體襯底內(nèi)的各層金屬之間通過所述第二通孔電性相連。
6.如權(quán)利要求5所述的嵌入MRAM的集成電路，其特征在于，所述MTJ單元制備在所述第N層金屬上，并通過所述第二通孔與所述第N+1層金屬電性相連。
7.如權(quán)利要求5所述的嵌入MRAM的集成電路，其特征在于，所述第一穿透硅通孔、所述第二穿透硅通孔以及所述第一通孔中淀積有第一導(dǎo)電材料。
8.如權(quán)利要求7所述的嵌入MRAM的集成電路，其特征在于，所述第一導(dǎo)電材料為鎢。
9.如權(quán)利要求5所述的嵌入MRAM的集成電路，其特征在于，所述第二通孔中淀積有第二導(dǎo)電材料。
10.如權(quán)利要求9所述的嵌入MRAM的集成電路，其特征在于，所述第二導(dǎo)電材料為銅。
11.一種如權(quán)利要求1至10中任一項(xiàng)所述的嵌入MRAM的集成電路的制備方法，其特征在于，包括如下步驟提供第一半導(dǎo)體襯底；在所述第一半導(dǎo)體襯底上制備半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一層金屬；提供第二半導(dǎo)體襯底，在所述第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔，并在所述第一穿透硅通孔中沉積第一導(dǎo)電材料；在所述第二半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第二層金屬至第N層金屬， 所述第二層金屬與所述第一層金屬通過所述第一穿透硅通孔電性相連； 在所述第N層金屬上制備MTJ單元； 在所述MTJ單元上制備第N+1層金屬；提供第三半導(dǎo)體襯底，在所述第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔，并在所述第二穿透硅通孔中沉積第一導(dǎo)電材料；以及在所述第三半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第N+2層金屬至最后層金屬，所述第N+1層金屬與所述第N+2層金屬通過所述第二穿透硅通孔電性相連。
12.如權(quán)利要求11所述的嵌入MRAM的集成電路的制備方法，其特征在于，所述在第N 層金屬上制備MTJ單元包括如下步驟在所述第N層金屬上淀積MTJ膜；對(duì)所述MTJ膜進(jìn)行光刻和刻蝕，形成多個(gè)MTJ單元；以及沉積絕緣介質(zhì)，所述絕緣介質(zhì)覆蓋所述MTJ單元及MTJ單元之間的間隙。
13.如權(quán)利要求12所述的嵌入MRAM的集成電路的制備方法，其特征在于，所述第N+1 層金屬位于所述絕緣介質(zhì)中，且所述絕緣介質(zhì)中開有所述第二通孔，所述MTJ單元通過所述第二通孔與所述第N+1層金屬電性相連。
14.如權(quán)利要求11所述的嵌入MRAM的集成電路的制備方法，其特征在于，所述在第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔包括如下步驟從所述第二半導(dǎo)體襯底的正面上開設(shè)第一初級(jí)硅通孔；以及對(duì)所述第二半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第一初級(jí)硅通孔穿通所述第二半導(dǎo)體襯底的正反兩面，形成第一穿透硅通孔。
15.如權(quán)利要求11所述的嵌入MRAM的集成電路的制備方法，其特征在于，所述在第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔包括如下步驟從所述第三半導(dǎo)體襯底的正面上開設(shè)第二初級(jí)硅通孔；以及對(duì)所述第三半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第二初級(jí)硅通孔穿通所述第三半導(dǎo)體襯底的正反兩面，形成第二穿透硅通孔。
16.一種如權(quán)利要求1至10中任一項(xiàng)所述的嵌入MRAM的集成電路的制備方法，其特征在于，包括如下步驟提供第一半導(dǎo)體襯底；在所述第一半導(dǎo)體襯底上制備半導(dǎo)體器件以及用于所述半導(dǎo)體器件互連的第一層金屬至第N-I層金屬；提供第二半導(dǎo)體襯底，在所述第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔，并在所述第一穿透硅通孔中沉積第一導(dǎo)電材料；在所述第二半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第N層金屬，所述第N層金屬與所述第N-I層金屬通過所述第一穿透硅通孔電性相連； 在所述第N層金屬上制備MTJ單元； 在所述MTJ單元上制備第N+1層金屬；提供第三半導(dǎo)體襯底，在所述第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔，并在所述第二穿透硅通孔中沉積第一導(dǎo)電材料；以及在所述第三半導(dǎo)體襯底上制備用于所述半導(dǎo)體器件互連的第N+2層金屬至最后層金屬，所述第N+1層金屬與所述第N+2層金屬通過所述第二穿透硅通孔電性相連。
17.如權(quán)利要求16所述的嵌入MRAM的集成電路的制備方法，其特征在于，所述在第N 層金屬上制備MTJ單元包括如下步驟在所述第N層金屬上淀積MTJ膜；對(duì)所述MTJ膜進(jìn)行光刻和刻蝕，形成多個(gè)MTJ單元；以及沉積絕緣介質(zhì)，所述絕緣介質(zhì)覆蓋所述MTJ單元及MTJ單元之間的間隙。
18.如權(quán)利要求17所述的嵌入MRAM的集成電路的制備方法，其特征在于，所述第N+1 層金屬位于所述絕緣介質(zhì)中，且所述絕緣介質(zhì)中開有所述第二通孔，所述MTJ單元通過所述第二通孔與所述第N+1層金屬電性相連。
19.如權(quán)利要求16所述的嵌入MRAM的集成電路的制備方法，其特征在于，所述在第二半導(dǎo)體襯底上開設(shè)第一穿透硅通孔包括如下步驟從所述第二半導(dǎo)體襯底的正面上開設(shè)第一初級(jí)硅通孔；以及對(duì)所述第二半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第一初級(jí)硅通孔穿通所述第二半導(dǎo)體襯底的正反兩面，形成第一穿透硅通孔。
20.如權(quán)利要求16所述的嵌入MRAM的集成電路的制備方法，其特征在于，所述在第三半導(dǎo)體襯底上開設(shè)第二穿透硅通孔包括如下步驟從所述第三半導(dǎo)體襯底的正面上開設(shè)第二初級(jí)硅通孔；以及對(duì)所述第三半導(dǎo)體襯底的反面進(jìn)行減薄，使所述第二初級(jí)硅通孔穿通所述第三半導(dǎo)體襯底的正反兩面，形成第二穿透硅通孔。
全文摘要
本發(fā)明公開了一種嵌入MRAM的集成電路，該集成電路將MTJ單元及MTJ單元之后的互連層金屬分別制備在不同的半導(dǎo)體襯底上，并通過穿透硅通孔(TSV，Through Silicon Via)實(shí)現(xiàn)電性連接，從而避免了制備MTJ單元之后的互連層金屬的高溫處理對(duì)MTJ單元造成的影響，提高了MRAM的性能；同時(shí)，還提供一種嵌入MRAM的集成電路的制備方法，該方法將半導(dǎo)體器件、MTJ單元以及MTJ單元之后的互連層金屬制備在不同的半導(dǎo)體襯底上，并通過在半導(dǎo)體襯底上開設(shè)穿透硅通孔實(shí)現(xiàn)MRAM與CMOS電路的三維集成，該方法避免了高溫對(duì)MTJ單元造成的影響，提高了MRAM的性能。
文檔編號(hào)H01L21/768GK102376737SQ201010261538
公開日2012年3月14日 申請(qǐng)日期2010年8月24日 優(yōu)先權(quán)日2010年8月24日
發(fā)明者倪景華, 吳金剛, 朱虹, 金正起 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司