專利名稱：半導(dǎo)體封裝用基板及半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種半導(dǎo)體封裝用基板及半導(dǎo)體裝置，特別關(guān)于一種具靜電防護(hù)功能的半導(dǎo)體封裝用基板及半導(dǎo)體裝置。
背景技術(shù)：
隨著集成電路高度集成化以及消費(fèi)市場的需求，半導(dǎo)體裝置的尺寸亦漸趨向于輕薄短小，而且在半導(dǎo)體封裝技術(shù)中已發(fā)展出許多類型的封裝型態(tài)。舉例比如，目前最常見的封裝型態(tài)有針柵陣列封裝(PGA)、球柵陣列封裝(BGA)、晶圓級尺寸封裝等。
在前述的封裝型態(tài)中，球柵陣列式半導(dǎo)體裝置1(如圖1所示)因有效利用封裝基板11的面積而可以具有較多的凸塊13，以便經(jīng)由設(shè)于封裝基板11上的電跡線(trace line)及墊部(pad)電連接至晶片12的墊部，因此，在球柵陣列式半導(dǎo)體裝置1中，晶片12能夠透過凸塊13進(jìn)行大量的信號收發(fā)。
請參照圖2所示，上述的封裝基板11包括一第一配線層(wiring layer)21、一接地內(nèi)配線層22、一電源內(nèi)配線層23以及一第二配線層24。它們是依序堆疊形成封裝基板11，其中，第一配線層21的上表面具有復(fù)數(shù)個(gè)第一墊部(Pad)211，其是用以與晶片12的墊部電性連接；另外，第一配線層21中形成有復(fù)數(shù)條第一電跡線212，其一端是分別連設(shè)至各第一墊部211。
接地內(nèi)配線層22與電源內(nèi)配線層23是分別電性連接位于第一配線層21的特定墊部(即接地環(huán))與第二配線層24的特定墊部(即電壓源環(huán))，以便從外部電路提供接地電位及電壓源電位給晶片12。
第二配線層24的下表面具有復(fù)數(shù)個(gè)第二墊部241，其上分別形成有一凸塊13；另外，第二配線層24中形成復(fù)數(shù)條第二電跡線242，其一端分別連接至各第二墊部241。此外，各第一電跡線212的另一端分別透過一通路孔(via hole)(圖中未顯示)與各第二電跡線242的另一端電性連接。因此，晶片12的各墊部是透過第一墊部211、第一電跡線212、通路孔、第二電跡線242、第二墊部241及凸塊13，與外部電路進(jìn)行信號收發(fā)。
承上所述，由于封裝基板11所能提供給凸塊13連接的第二墊部241的數(shù)量通常超過晶片12的墊部的數(shù)量，所以部分的凸塊13并未與晶片12的墊部電性連接，這些凸塊13亦稱為NC Ball；更詳細(xì)地說，與NC Ball連接的第二墊部通常未與第二電跡線連接，所以NC Ball便不會與晶片12的墊部電性連接。預(yù)留這些NC Ball主要是為了因應(yīng)半導(dǎo)體裝置(如前述的球柵陣列式半導(dǎo)體裝置1)的功能提升時(shí)，能夠提供所需的輸出入端子。然而，在前述的球柵陣列式半導(dǎo)體裝置1進(jìn)行操作時(shí)，這些NC Ball會處于浮置(floating)狀態(tài)，此時(shí)，若是針對此NC Ball進(jìn)行靜電放電(ESD)測試時(shí)，則靜電可能會流向此NC Ball周圍的的凸塊，接著，靜電可能會一路流至晶片中，結(jié)果會引起其他功能腳(fuctionalpin)被靜電破壞，造成球柵陣列式半導(dǎo)體裝置1的功能失常。
因此，如何提供一種能夠提升NC Ball的抗靜電放電能力的半導(dǎo)體封裝用基板及半導(dǎo)體裝置，正是當(dāng)前半導(dǎo)體封裝技術(shù)的重要課題之一。

發(fā)明內(nèi)容
針對上述問題，本發(fā)明的目的是提供一種能夠提升抗靜電放電能力的半導(dǎo)體封裝用基板及半導(dǎo)體裝置。
本發(fā)明提供一種半導(dǎo)體封裝用基板，其包含一第一配線層(wiring layer)，其上表面具有復(fù)數(shù)個(gè)第一墊部，一第二配線層，其下表面具有復(fù)數(shù)個(gè)第二墊部，該等第二墊部是以陣列(array)方式排列；以及一內(nèi)配線層，其位于該第一配線層的下表面與該第二配線層的上表面之間，至少該等第二墊部之一是電性連接至該內(nèi)配線層且未與該等第一墊部電性連接。
所述的半導(dǎo)體封裝用基板，其還包含復(fù)數(shù)個(gè)絕緣層，其是分別位于該第一配線層與該內(nèi)配線層之間，以及位于該第二配線層與該內(nèi)配線層之間。
本發(fā)明提供一種半導(dǎo)體裝置，其包含一基板，其具有一第一配線層，其上表面具有復(fù)數(shù)個(gè)第一墊部，一第二配線層，其下表面具有復(fù)數(shù)個(gè)第二墊部，及一內(nèi)配線層，其是位于該第一配線層的下表面與該第二配線層的上表面之間，至少該等第二墊部之一是電性連接至該內(nèi)配線層且未與該等第一墊部電性連接以及一晶片，其是設(shè)置于該基板的該第一配線層上，且該晶片的墊部是與該等第一墊部電性連接。
所述的半導(dǎo)體裝置，其中該等第二墊部是以陣列方式排列，且該等第二墊部上設(shè)置有復(fù)數(shù)個(gè)凸塊。
所述的半導(dǎo)體裝置，其中該晶片是以覆晶(flip-chip)方式設(shè)置于該基板上。
所述的半導(dǎo)體裝置，其中該晶片是以打線接合(wire bonding)方式設(shè)置于該基板上，該半導(dǎo)體裝置還包含復(fù)數(shù)條導(dǎo)電線，其是接合該晶片的墊部與該等第一墊部；以及一封膠體，其是包覆該晶片及該等導(dǎo)電線。
所述的半導(dǎo)體裝置，其中該基板還包含復(fù)數(shù)個(gè)絕緣層，其分別位于該第一配線層與該內(nèi)配線層之間，以及位于該第二配線層與該內(nèi)配線層之間。
另一種半導(dǎo)體裝置，其包含一基板，其具有一第一配線層，其上表面具有復(fù)數(shù)個(gè)第一墊部，一第二配線層，其下表面具有復(fù)數(shù)個(gè)第二墊部以及至少一遮蔽部，至少該等第二墊部之一是未與該等第一墊部電性連接，該遮蔽部是位于未與該等第一墊部電性連接的該第二墊部周圍，及一內(nèi)配線層，其位于該第一配線層的下表面與該第二配線層的上表面之間，該遮蔽部是電性連接至該內(nèi)配線層；以及一晶片，其設(shè)置于該基板的該第一配線層上，且該晶片的墊部是與該等第一墊部電性連接。
所述的另一種半導(dǎo)體裝置，其中該等第二墊部以陣列方式排列，且該等第二墊部上設(shè)置有復(fù)數(shù)個(gè)凸塊。
所述的另一種半導(dǎo)體裝置，其中該晶片是以打線接合方式設(shè)置于該基板上，該半導(dǎo)體裝置還包含復(fù)數(shù)條導(dǎo)電線，其是接合該晶片的墊部與該等第一墊部以及一封膠體，其是包覆該晶片及該等導(dǎo)電線。
所述的另一種半導(dǎo)體裝置，其中該基板還包含復(fù)數(shù)個(gè)絕緣層，其是分別位于該第一配線層與該內(nèi)配線層之間，以及位于該第二配線層與該內(nèi)配線層之間。
如前所述，由于依本發(fā)明的半導(dǎo)體封裝用基板及半導(dǎo)體裝置提供內(nèi)配線層的電位給未與第一墊部電性連接的第二墊部，或是提供內(nèi)配線層的接地電位或電壓源電位給遮蔽部以便遮蔽未與第一墊部電性連接的第二墊部，因此未與第一墊部電性連接的第二墊部用以連接前述的NC Ball的第二墊部，所以能夠有效地提高半導(dǎo)體裝置的抗靜電放電能力。


圖1為現(xiàn)有技術(shù)中球柵陣列式半導(dǎo)體裝置的示意圖；圖2為現(xiàn)有技術(shù)中球柵陣列式半導(dǎo)體裝置中的封裝基板的分解圖；圖3為本發(fā)明較佳實(shí)施例的半導(dǎo)體封裝用基板的示意圖；圖4為本發(fā)明較佳實(shí)施例的半導(dǎo)體裝置的示意圖，其具有如圖3所示的半導(dǎo)體封裝用基板；圖5為本發(fā)明另一較佳實(shí)施例的半導(dǎo)體裝置的示意圖，其具有如圖3所示的半導(dǎo)體封裝用基板；圖6為本發(fā)明另一較佳實(shí)施例的半導(dǎo)體封裝用基板的示意圖；圖7A-7C為本發(fā)明的顯示遮蔽部的形式的示意圖；圖8A為本發(fā)明另一較佳實(shí)施例的半導(dǎo)體裝置的示意圖，其具有如圖6所示的半導(dǎo)體封裝用基板；圖8B為本發(fā)明又一較佳實(shí)施例的半導(dǎo)體裝置的示意圖，其具有如圖6所示的半導(dǎo)體封裝用基板。
圖號說明1半導(dǎo)體裝置11 封裝基板12 晶片13 凸塊21 第一配線層211 第一墊部212 第一電跡線22 接地內(nèi)配線層23 電源內(nèi)配線層24 第二配線層241 第二墊部242 第二電跡線3半導(dǎo)體封裝用基板31 第一配線層311 第一墊部312 第一電跡線
32 第二配線層321 第二墊部322 第二電跡線33 內(nèi)配線層34 通路孔34’ 通路孔4半導(dǎo)體裝置42 晶片43 凸塊44 導(dǎo)電線45 封膠體5半導(dǎo)體裝置6半導(dǎo)體封裝用基板61 第一配線層611 第一墊部612 第一電跡線62 第二配線層621 第二墊部622 第二電跡線623 遮蔽部63 內(nèi)配線層64 通路孔64’ 通路孔7半導(dǎo)體裝置72 晶片8半導(dǎo)體裝置
具體實(shí)施例方式
以下將結(jié)合說明書附圖來說明本發(fā)明較佳實(shí)施例的半導(dǎo)體封裝用基板及半導(dǎo)體裝置，其中相同的元件將以相同的參照符號加以說明。
請參照圖3所示，其為本發(fā)明較佳實(shí)施例的半導(dǎo)體封裝用基板3，包括一第一配線層31、一第二配線層32以及一內(nèi)配線層33。
第一配線層31的上表面具有復(fù)數(shù)個(gè)第一墊部311，其是用以與一晶片的墊部電性連接(圖中未顯示)；另外，第一配線層31中還形成有復(fù)數(shù)條第一電跡線312。各第一電跡線312的一端是分別連設(shè)至各第一墊部311，而其另一端是分別連接至一通路孔34。
第二配線層32的下表面具有復(fù)數(shù)個(gè)第二墊部321，而第二墊部321上是用以形成凸塊；另外，第二配線層32中形成有復(fù)數(shù)條第二電跡線322，其一端是分別連接至各第二墊部321，而其另一端是分別透過上述的通路孔34分別與各第一電跡線312的另一端電性連接。在本實(shí)施例中，至少一第二墊部321是未與任一第一墊部311電性連接；另外，該等第二墊部321是以陣列(array)方式排列，而半導(dǎo)體封裝用基板3是為一球柵陣列式(BGA)基板。
內(nèi)配線層33是位于第一配線層31的下表面與第二配線層32的上表面間。在本實(shí)施例中，未與任一第一墊部311電性連接的第二墊部321是透過通路孔34’電性連接至內(nèi)配線層33。此時(shí)，內(nèi)配線層33可以是電性連接至一接地端，以便提供接地電位給第二墊部321；而內(nèi)配線層33亦可以是電性連接至一電壓源，以便提供電壓源電位給第二墊部321。凡熟悉該項(xiàng)技術(shù)者應(yīng)當(dāng)了解，半導(dǎo)體封裝用基板3中可以具有一個(gè)以上的內(nèi)配線層，例如，其可以同時(shí)具有一電性連接至電壓源的內(nèi)配線層，以及一電性連接至接地端的內(nèi)配線層。
這里需注意，為了確保各配線層之間的電性獨(dú)立，所以，在各配線層之間通常會設(shè)有一層絕緣層，而僅有通路孔34、34’穿過各絕緣層，以便電性連接上述的第一電跡線312與第二電跡線322，以及未電性連接至第一墊部311之第二墊部321與內(nèi)配線層33。
請參照圖4所示，依本發(fā)明較佳實(shí)施例的半導(dǎo)體裝置4是由上述的半導(dǎo)體封裝用基板3所構(gòu)成，其包括一半導(dǎo)體封裝用基板3以及一晶片42。
在本實(shí)施例中，半導(dǎo)體封裝用基板3如前所述，不再贅述；另外，半導(dǎo)體封裝用基板3下設(shè)置有復(fù)數(shù)個(gè)凸塊43，其分別連設(shè)于各第二墊部321上。晶片42是粘置于半導(dǎo)體封裝用基板3的第一配線層31上，且晶片42的墊部是與該等第一墊部311電性連接的。
需注意，在本實(shí)施例中，晶片42是以覆晶(flip-chip)方式設(shè)置于半導(dǎo)體封裝用基板3上，即晶片42的墊部是透過復(fù)數(shù)個(gè)凸塊與第一墊部311電性連接；此外，晶片42可以利用打線接合(wire bonding)方式設(shè)置于半導(dǎo)體封裝用基板3上，如圖5所示，在本發(fā)明另一較佳實(shí)拖例的半導(dǎo)體裝置5中，晶片42的墊部是透過復(fù)數(shù)條導(dǎo)電線44與第一墊部311電性連接，而為了保護(hù)晶片42與導(dǎo)電線44，所以利用一封膠體45來包覆晶片42與導(dǎo)電線44。
另外，請參照圖6所示，本發(fā)明另一較佳實(shí)施例的半導(dǎo)體封裝用基板6包括一第一配線層61、一第二配線層62以及一內(nèi)配線層63。
第一配線層61的上表面具有復(fù)數(shù)個(gè)第一墊部611和復(fù)數(shù)條第一電跡線612，第一墊部611是用以與一晶片的墊部電性連接(圖中未顯示)，而各第一電跡線612的一端是分別連設(shè)至各第一墊部611，其另一端是分別連接至一通路孔64。
第二配線層62的下表面具有復(fù)數(shù)個(gè)第二墊部621、復(fù)數(shù)條第二電跡線622以及至少一遮蔽部623；在本實(shí)施例中，第二墊部621上是用以形成凸塊，第二電跡線622的一端分別連接至各第二墊部621，而其另一分端是分別透過通路孔64分別與各第一電跡線612的另一踹電性連接。在本實(shí)施例中，至少一第二墊部621是未與任一第一墊部611電性連接，而遮蔽部623是位于未與第一墊部611電性連接的第二墊部621的周圍。另外，該等第二墊部621是以陣列方式排列的，此時(shí)半導(dǎo)體封裝用基板6為一球柵陣列式基板；此外，遮蔽部623可以利用任意形式設(shè)置于未與第一墊部611電性連接的第二墊部621的周圍，舉例而言，遮蔽部623的形式是如圖7A-7C所示。
內(nèi)配線層63位于第一配線層61的下表面與第二配線層62的上表面。在本實(shí)施例中，遮蔽部623透過通路孔64’電性連接至內(nèi)配線層63。此時(shí)，內(nèi)配線層63可以是電性連接至一接地端，以便提供接地電位給遮蔽部623；而內(nèi)配線層63可以電性連接至一電壓源，以便提供電壓源電位給遮蔽部623。凡熟悉該項(xiàng)技術(shù)者應(yīng)當(dāng)了解，半導(dǎo)體封裝用基板6中可以具有一個(gè)以上的內(nèi)配線層，例如，其可以同時(shí)具有一電性連接至電壓源的內(nèi)配線層，以及一電性連接至接地端的內(nèi)配線層。
需注意，為了確保各配線層之間的電性獨(dú)立，所以，在各配線層之間通常會設(shè)有如前所述的絕緣層，故此不再闡述。
請參照圖8A與8B，在本發(fā)明另一較佳實(shí)施例的半導(dǎo)體裝置7、8中，晶片72是由上述的半導(dǎo)體封裝用基板6所承載，而在半導(dǎo)體裝置7中，晶片72是以覆晶方式設(shè)置的，在半導(dǎo)體裝置8中，晶片72是以打線接合方式設(shè)置的。
綜上所述，由于本發(fā)明較佳實(shí)施例的半導(dǎo)體封裝用基板及半導(dǎo)體裝置提供內(nèi)配線層的接地電位或電壓源電位給未與第一墊部電性連接的第二墊部，或是提供內(nèi)配線層的接地電位或電壓源電位給遮蔽部以便遮蔽未與第一墊部電性連接的第二墊部，所以能夠避免靜電自未與第一墊部電性連接的第二墊部流向鄰近的第二墊部，進(jìn)而能夠有效地提高半導(dǎo)體裝置的抗靜電放電能力。
以上所述，僅為本發(fā)明較佳的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉該技術(shù)的人在本發(fā)明所揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體封裝用基板，其特征在于包含一第一配線層(wiring layer)，其上表面具有復(fù)數(shù)個(gè)第一墊部(pad)，一第二配線層，其下表面具有復(fù)數(shù)個(gè)第二墊部，該等第二墊部是以陣列(array)方式排列；以及一內(nèi)配線層，其位于該第一配線層的下表面與該第二配線層的上表面之間，至少該等第二墊部之一是電性連接至該內(nèi)配線層且未與該等第一墊部電性連接。
2.如權(quán)利要求1所述的半導(dǎo)體封裝用基板，其特征在于還包含復(fù)數(shù)個(gè)絕緣層，其分別位于該第一配線層與該內(nèi)配線層之間，以及位于該第二配線層與該內(nèi)配線層之間。
3.一種半導(dǎo)體裝置，其特征在于包含一基板，其具有一第一配線層，其上表面具有復(fù)數(shù)個(gè)第一墊部，一第二配線層，其下表面具有復(fù)數(shù)個(gè)第二墊部，及一內(nèi)配線層，其位于該第一配線層的下表面與該第二配線層的上表面之間，至少該等第二墊部之一是電性連接至該內(nèi)配線層且未與該等第一墊部電性連接以及一晶片，其設(shè)置于該基板的該第一配線層上，且該晶片的墊部是與該等第一墊部電性連接。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于其中該等第二墊部是以陣列方式排列，且該等第二墊部上設(shè)置有復(fù)數(shù)個(gè)凸塊。
5.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于其中該晶片是以覆晶(flip-chip)方式設(shè)置于該基板上。
6.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于該晶片是以打線接合(wirebonding)方式設(shè)置于該基板上，該半導(dǎo)體裝置還包含復(fù)數(shù)條導(dǎo)電線，其接合該晶片的墊部與該等第一墊部；以及一封膠體，其是包覆該晶片及該等導(dǎo)電線。
7.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于該基板還包含復(fù)數(shù)個(gè)絕緣層，其分別位于該第一配線層與該內(nèi)配線層之間，以及位于該第二配線層與該內(nèi)配線層之間。
8.一種半導(dǎo)體裝置，其特征在于包含一基板，其具有一第一配線層，其上表面具有復(fù)數(shù)個(gè)第一墊部，一第二配線層，其下表面具有復(fù)數(shù)個(gè)第二墊部以及至少一遮蔽部，至少該等第二墊部之一是未與該等第一墊部電性連接，該遮蔽部是位于未與該等第一墊部電性連接的該第二墊部周圍，及一內(nèi)配線層，其位于該第一配線層的下表面與該第二配線層的上表面之間，該遮蔽部是電性連接至該內(nèi)配線層；以及一晶片，其設(shè)置于該基板的該第一配線層上，且該晶片的墊部是與該等第一墊部電性連接。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于該等第二墊部以陣列方式排列，且該等第二墊部上設(shè)置有復(fù)數(shù)個(gè)凸塊。
10.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于該晶片是以打線接合方式設(shè)置于該基板上，該半導(dǎo)體裝置還包含復(fù)數(shù)條導(dǎo)電線，其接合該晶片的墊部與該等第一墊部以及一封膠體，其包覆該晶片及該等導(dǎo)電線。
11.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于該基板還包含復(fù)數(shù)個(gè)絕緣層，其分別位于該第一配線層與該內(nèi)配線層之間，以及位于該第二配線層與該內(nèi)配線層之間。
全文摘要
本發(fā)明涉及一種半導(dǎo)體封裝用基板，其能夠有效地提高半導(dǎo)體裝置的抗靜電放電能力。一種半導(dǎo)體封裝用基板，其包含一第一配線層(wiring layer)，一第二配線層，一內(nèi)配線層。一種半導(dǎo)體裝置，其包含一基板，其具有一第一配線層，一第二配線層，一內(nèi)配線層；以及一晶片，其設(shè)置于該基板的該第一配線層上，且該晶片的墊部是與該等第一墊部電性連接。另一種半導(dǎo)體裝置，其包含一基板，其具有一第一配線層，一第二配線層，其下表面具有復(fù)數(shù)個(gè)第二墊部以及至少一遮蔽部，至少該等第二墊部之一是未與該等第一墊部電性連接，該遮蔽部是位于未與該等第一墊部電性連接的該第二墊部周圍，及一內(nèi)配線層；以及一晶片。
文檔編號H01L23/12GK1499614SQ0214932
公開日2004年5月26日 申請日期2002年11月7日 優(yōu)先權(quán)日2002年11月7日
發(fā)明者林蔚峰, 吳忠儒, 羅文裕, 顏文東 申請人:矽統(tǒng)科技股份有限公司