孔2系用于讓M2層可耦接M3層。
[0064]可發(fā)現(xiàn)在存儲(chǔ)器單元401a內(nèi)，M3層實(shí)質(zhì)上布線為字元線WL。字元線WL的寬度可能需要延伸。通過增加字元線WL的寬度可減少字元線WL的電阻。因?yàn)樽衷€WL的電阻減少，通過字元線WL的信號(hào)的RC時(shí)間延遲可能應(yīng)需要地降低。假如字元線是耦接大數(shù)目的存儲(chǔ)器單元，例如128、256或更多存儲(chǔ)器單元，RC時(shí)間延遲的降低可實(shí)質(zhì)上達(dá)到。因此，存儲(chǔ)器電路400的速度可應(yīng)需要地增強(qiáng)。須注意到存儲(chǔ)器單元401a可包括在M3層之上的額外的金屬層和/或介電層。也須注意到上述層數(shù)目以及金屬與介孔的層的數(shù)目僅僅是范例。本發(fā)明領(lǐng)域中技術(shù)人員可變更它們達(dá)到存儲(chǔ)器電路的需要的布線。
[0065]圖5A為顯示包括范例的存儲(chǔ)器電路的一部分的阱層、氧化定義層、多晶層、接觸層以及第一導(dǎo)電層例如金屬I(Ml)層的另一電路布局的電路圖。圖5A中參考數(shù)字所指示的元件類似于圖4A所顯示以100遞增的參考數(shù)字。圖5A中，Ml層可布線為位元線BL與反位元線BLB。布線為位元線BL與反位元線BLB的Ml層可設(shè)置成分別相鄰于Ml層的著陸墊521a與521b。在一個(gè)或更多實(shí)施例中，布線為位元線BL的Ml層可位于布線成著路墊(landing pad) 521a與節(jié)點(diǎn)513a的Ml層之間。布線為反位元線的Ml層可位于Ml層的著路墊521a與節(jié)點(diǎn)531a之間。
[0066]圖5B為顯不包括金屬I (Ml)層、介孔I層、第二導(dǎo)電層例如金屬2 (M2)層、介孔2層以及第3導(dǎo)電層例如金屬3 (M3)層的另一電路布局。圖5B中，Ml層可布線成位元線BL與BLB。M2層可布線為電壓線150與155。布線為字元線L的M3具有大約存儲(chǔ)器單元501a的短邊的50%的寬度Ww或更大寬度Wc。在一個(gè)或更多實(shí)施例中，M2層可包括耦接介孔2(未顯示)的著路墊515a與515b，介孔2用于耦接M2層與M3層。
[0067]可發(fā)現(xiàn)到存儲(chǔ)器單元501a內(nèi)的位元線BL與反位元線BLB利用Ml層布線。在Ml層內(nèi)的位元線BL與反位元線BLB的配置可應(yīng)需要地降低位元線的耦合電容。需注意到存儲(chǔ)器單元501a可包括M3層上額外的金屬層和/或介電層。也需注意到上述層數(shù)目以及金屬與介孔的層的數(shù)目僅僅是范例。該領(lǐng)域中技術(shù)人員可變更他們達(dá)到存儲(chǔ)器電路需要的布線。
[0068]圖6為顯示包括范例的存儲(chǔ)器電路的系統(tǒng)的示意圖。在圖6中，系統(tǒng)600可能包括耦接存儲(chǔ)器電路100的處理器610。處理器610能存取存儲(chǔ)在存儲(chǔ)器電路的存儲(chǔ)器單元1la的數(shù)據(jù)(圖1所示)。在一個(gè)或更多實(shí)施例中，處理器610可能是處理器單位、中央處理器單元、數(shù)字信號(hào)處理器或適用于存取存儲(chǔ)器電路數(shù)據(jù)的其他處理器。
[0069]在一個(gè)或更多實(shí)施例中，處理器610與存儲(chǔ)器電路100可以形成在一個(gè)系統(tǒng)之中，且可以物理上或電路上耦接印刷電路板(PCB)以形成電子配件。電子配件可能是電子系統(tǒng)例如計(jì)算機(jī)、無線通信裝置、計(jì)算機(jī)相關(guān)周邊、娛樂裝置或其類似裝置的一部分。
[0070]在一個(gè)或更多實(shí)施例中，包括存儲(chǔ)器電路100的系統(tǒng)600可能提供整體系統(tǒng)在一個(gè)IC中，所謂系統(tǒng)芯片(SOC)或系統(tǒng)集成電路(SOIC)裝置。這些SOC裝置可能提供例如實(shí)施蜂窩式電話、個(gè)人數(shù)字助理(PDA)、數(shù)字VCR、數(shù)字?jǐn)z錄象機(jī)、數(shù)字?jǐn)z影機(jī)、MP3播放器或其類似裝置的所有電路在一個(gè)單一集成電路中。
[0071]最后，本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明所附權(quán)利要求的精神下，可以本發(fā)明所揭示的概念及實(shí)施例為基礎(chǔ)，輕易地設(shè)計(jì)及修改其他用以實(shí)現(xiàn)與本發(fā)明目標(biāo)相同的架構(gòu)。
【主權(quán)項(xiàng)】
1.一種存儲(chǔ)器電路，包括： 至少一個(gè)存儲(chǔ)器單元，用于存儲(chǔ)數(shù)據(jù)，該存儲(chǔ)器單元親接字元線、位元線、反位元線、第一電壓線以及第二電壓線；以及 第一導(dǎo)電層、第二導(dǎo)電層以及第三導(dǎo)電層，排列在不同層并且布線為定義所述字元線、所述位元線、所述反位元線、所述第一電壓線以及所述第二電壓線； 其中所述第二導(dǎo)電層電耦接所述第一導(dǎo)電層； 所述第三導(dǎo)電層電耦接所述第二導(dǎo)電層；以及 所述第三導(dǎo)電層布線為所述字元線并且未包括該存儲(chǔ)器單元內(nèi)的所述位元線、所述反位元線、所述第一電壓線以及所述第二電壓線；以及 其中布線為該存儲(chǔ)器單元中的所述字元線的所述第三導(dǎo)電層的寬度約為所述存儲(chǔ)器單元的短邊的寬度的50%或50%以上。2.根據(jù)權(quán)利要求I所述的存儲(chǔ)器電路，其中該第二導(dǎo)電層布線為所述位元線、所述反位元線、所述第一電壓線以及所述第二電壓線，并且所述第二導(dǎo)電線位于所述第一導(dǎo)電層上方。3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器電路，其中所述位元線配置于該第一電壓線與該第二電壓線之間。4.根據(jù)權(quán)利要求2所述的存儲(chǔ)器電路，其中所述第二電壓線配置于所述位元線與所述第一電壓線之間。5.根據(jù)權(quán)利要求I所述的存儲(chǔ)器電路，其中該第一電壓線是Vdd線并且該第二電壓線是Vss線，并且所述字元線正交于所述Vss線。6.根據(jù)權(quán)利要求I所述的存儲(chǔ)器電路，其中，所述存儲(chǔ)器單元的長邊的長度為所述存儲(chǔ)器單元的短邊的寬度的至少2. 5倍。7.根據(jù)權(quán)利要求I所述的存儲(chǔ)器電路，其中，所述字元線的長度為所述位元線的長度的至少2. 5倍。8.一種存儲(chǔ)器電路，包括： 至少一個(gè)存儲(chǔ)器單元，用于存儲(chǔ)數(shù)據(jù)，該存儲(chǔ)器單元親接字元線、位元線、反位元線、第一電壓線以及第二電壓線； 第一金屬層； 第二金屬層，電耦接所述第一金屬層，所述第二金屬層布線為所述第一電壓線以及所述第二電壓線；以及 一第三金屬層，電耦接所述第二金屬層，所述第三金屬層布線為所述存儲(chǔ)器單元中的所述字元線并且未包括該存儲(chǔ)器單元內(nèi)的所述位元線、所述反位元線、所述第一電壓線以及所述第二電壓線，其中所述第三金屬層位于所述第二金屬層上， 其中布線為所述存儲(chǔ)器單元內(nèi)的所述第三金屬層的寬度為所述存儲(chǔ)器單元的短邊的寬度的50%或50%以上， 其中，所述位元線和所述反位元線均設(shè)置在所述第一電壓線以及所述第二電壓線之間。9.根據(jù)權(quán)利要求8所述的存儲(chǔ)器電路，其中所述第二金屬層還布線為所述位元線與所述反位元線。10.根據(jù)權(quán)利要求8所述的存儲(chǔ)器電路，其中所述第一電壓線是Vdd線以及所述第二電壓線是Vss線，并且所述字元線是正交于所述Vss線。11.根據(jù)權(quán)利要求8所述的存儲(chǔ)器電路，其中，布線為所述字元線的所述第三金屬層未包括該存儲(chǔ)器單元內(nèi)的所述位元線、所述反位元線、所述第一電壓線以及所述第二電壓線。12.根據(jù)權(quán)利要求8所述的存儲(chǔ)器電路，其中，所述存儲(chǔ)器單元的長邊的長度為所述存儲(chǔ)器單元的短邊的寬度的至少2. 5倍。13.一種存儲(chǔ)器電路，包括： 至少一個(gè)存儲(chǔ)器單元，用于存儲(chǔ)數(shù)據(jù)，所述存儲(chǔ)器單元親接字元線、位元線、反位元線、第一電壓線以及第二電壓線； 第一金屬層，限定所述存儲(chǔ)器單元內(nèi)的電連接件； 第二金屬層，與所述第一金屬層電連接； 第三金屬層，與所述第二金屬層電連接，其中布線為所述存儲(chǔ)器單元內(nèi)的所述字元線的所述第三金屬層的寬度為所述存儲(chǔ)器單元的短邊的寬度的50%或50%以上。14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器電路，其中，所述第二金屬層布線為所述第一電壓線和所述第二電壓線，所述第二金屬層位于所述第三金屬層之下。15.根據(jù)權(quán)利要求13所述的存儲(chǔ)器電路，其中，所述第二金屬層還布線為所述位元線和所述反位元線。16.根據(jù)權(quán)利要求13所述的存儲(chǔ)器電路，其中，所述第一電壓線為Vdd線和所述第二電壓線為Vss線，并且所述字元線正交于所述Vss線。17.根據(jù)權(quán)利要求13所述的存儲(chǔ)器電路，其中，所述第一金屬層布線為所述位元線以及所述反位元線，并且所述第一金屬層位于所述第二金屬層之下。18.根據(jù)權(quán)利要求17所述的存儲(chǔ)器電路，其中，所述第一金屬層限定所述存儲(chǔ)器單元內(nèi)的電連接件；以及所述第二金屬層位于所述第一金屬層之上。
【專利摘要】本發(fā)明提供一種存儲(chǔ)器電路，包括至少一個(gè)存儲(chǔ)器單元，用于存儲(chǔ)數(shù)據(jù)，該存儲(chǔ)器單元耦接字元線、位元線、反位元線、第一電壓線以及第二電壓線；以及第一導(dǎo)電層、第二導(dǎo)電層以及第三導(dǎo)電層，排列在不同層并且布線為定義所述字元線、所述位元線、所述反位元線、所述第一電壓線以及所述第二電壓線；其中所述第二導(dǎo)電層電耦接所述第一導(dǎo)電層；所述第三導(dǎo)電層電耦接所述第二導(dǎo)電層；以及所述第三導(dǎo)電層布線為所述字元線并且未包括該存儲(chǔ)器單元內(nèi)的所述位元線、所述反位元線、所述第一電壓線以及所述第二電壓線。本發(fā)明具有布線合理及其所帶來的字元線電阻降低、RC時(shí)間延遲縮短等優(yōu)點(diǎn)。
【IPC分類】H01L27/02, G11C11/412
【公開號(hào)】CN105097013
【申請(qǐng)?zhí)枴緾N201510442737
【發(fā)明人】廖忠志
【申請(qǐng)人】臺(tái)灣積體電路制造股份有限公司
【公開日】2015年11月25日
【申請(qǐng)日】2010年1月15日
【公告號(hào)】CN101783169A, US8737107, US20100177545, US20140232009