本發(fā)明涉及一種異或電路，尤其是一種柵壓自舉異或/同或電路及柵壓自舉一位全加器。

背景技術(shù)：
異或門屬于應(yīng)用較為廣泛的門電路之一，往往需要對(duì)其進(jìn)行低功耗的設(shè)計(jì)。全加器作為電子系統(tǒng)的基本運(yùn)算單元，在很多VLSI系統(tǒng)中具有非常廣泛的應(yīng)用，如在高性能微處理器和DSP處理器中，一位全加器的運(yùn)算能力至關(guān)重要。一位全加器運(yùn)算常常處于高性能處理器系統(tǒng)部件的關(guān)鍵路徑中，尤其是在算術(shù)邏輯單元中一位全加器的運(yùn)算性能對(duì)處理器的性能起著非常關(guān)鍵的作用。隨著微處理器的運(yùn)算速度越來(lái)越快，對(duì)快速一位全加器的需求也越來(lái)越高。其速度和功耗以及面積等的性能將直接影響到整個(gè)集成電路的整體性能。延時(shí)、功耗和功耗-延時(shí)積是體現(xiàn)一位全加器性能的主要三個(gè)因素，優(yōu)化這三個(gè)因素可以優(yōu)化全加器的性能從而提高整體系統(tǒng)的性能，其中，功耗-延時(shí)積為功耗和延時(shí)的乘積，單位為焦耳，因此功耗-延時(shí)積是能量的衡量，可以作為一個(gè)開(kāi)關(guān)器件性能的度量。許多學(xué)者提出多種使用不同邏輯的一位全加器(見(jiàn)文獻(xiàn)A.M.Shams,T.K.DarwishandM.A.Bayoumi,“Performanceanalysisoflow-power1-bitCMOSfulladdercells,”IEEETrans.VeryLargeScaleIntegr.(VLSI)Syst.,vol.10,2002,pp20-29.)，這些一位全加器雖都有一定效果卻也存在明顯缺點(diǎn)，第一，存在閾值電壓損耗，非全擺幅輸出；第二，功耗或者功耗-延時(shí)積較大。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種電路延時(shí)、功耗和功耗-延時(shí)積均較小的柵壓自舉異或/同或電路及柵壓自舉一位全加器。本發(fā)明解決上述技術(shù)問(wèn)題所采用的技術(shù)方案為：一種柵壓自舉異或/同或電路，包括柵壓自舉同或產(chǎn)生電路和反相器，所述的柵壓自舉同或產(chǎn)生電路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一PMOS管的源極與外部電源的正極相連，所述的第一PMOS管的漏極與所述的第二PMOS管的源極相連，所述的第一PMOS管的柵極分別與所述的第一NMOS管的源極及所述的第三NMOS管的源極相連，所述的第二PMOS管的襯底與外部電源的正極相連，所述的第二PMOS管的柵極分別與所述的第二NMOS管的源極及所述的第四NMOS管的源極相連，所述的第二PMOS管的漏極分別與所述的第一NMOS管的漏極、所述的第二NMOS管的漏極及所述的反相器的輸入端相連，所述的第二PMOS管的漏極作為柵壓自舉異或/同或電路的同或輸出端，所述的反相器的輸出端作為柵壓自舉異或/同或電路的異或輸出端，所述的第一NMOS管的柵極與所述的第四NMOS管的漏極相連，所述的第一NMOS管的襯底接地，所述的第三NMOS管的柵極與外部電源的正極相連，所述的第三NMOS管的漏極與所述的第二NMOS管的柵極相連，所述的第二NMOS管的襯底接地，所述的第四NMOS管的柵極與外部電源的正極相連。所述的反相器包括第三PMOS管和第五NMOS管，所述的第三PMOS管的柵極分別與所述的第二PMOS管的漏極及所述的第五NMOS管的柵極相連，所述的第三PMOS管的源極與外部電源的正極相連，所述的第三PMOS管的漏極與所述的第五NMOS管的漏極相連，所述的第三PMOS管的漏極作為柵壓自舉異或/同或電路的異或輸出端，所述的第五NMOS管的源極接地。使用上述柵壓自舉異或/同或電路組成的柵壓自舉一位全加器，包括柵壓自舉異或/同或電路、求和信號(hào)產(chǎn)生電路和進(jìn)位信號(hào)產(chǎn)生電路，所述的求和信號(hào)產(chǎn)生電路包括第四PMOS管、第五PMOS管、第六NMOS管和第七NMOS管，所述的進(jìn)位信號(hào)產(chǎn)生電路包括第六PMOS管、第七PMOS管、第八NMOS管和第九NMOS管，所述的第四PMOS管的柵極分別與所述的第三PMOS管的漏極、所述的第五PMOS管的源極、所述的第八NMOS管的柵極及所述的第七PMOS管的柵極相連，所述的第四PMOS管的源極分別與所述的第六NMOS管的源極、所述的第七NMOS管的柵極、所述的第五PMOS管的柵極、所述的第六PMOS管的源極及所述的第八NMOS管的源極相連，所述的第四PMOS管的源極作為柵壓自舉一位全加器的進(jìn)位輸入端，所述的第六NMOS管的襯底接地，所述的第四PMOS管的漏極分別與所述的第六NMOS管的漏極、所述的第七NMOS管的漏極及所述的第五PMOS管的漏極相連，所述的第四PMOS管的漏極作為柵壓自舉一位全加器的求和輸出端，所述的第四PMOS管的襯底與外部電源的正極相連，所述的第五PMOS管的襯底與外部電源的正極相連，所述的第六NMOS管的柵極分別與所述的第七NMOS管的源極、所述的第二PMOS管的漏極、所述的第六PMOS管的柵極及所述的第九NMOS管的柵極相連，所述的第七NMOS管的襯底接地，所述的第七PMOS管的源極分別與所述的第九NMOS管的源極及所述的第三NMOS管的源極相連，所述的第六PMOS管的漏極分別與所述的第八NMOS管的漏極、所述的第七PMOS管的漏極及所述的第九NMOS管的漏極相連，所述的第六PMOS管的漏極作為柵壓自舉一位全加器的進(jìn)位輸出端，所述的第六PMOS管的襯底及所述的第七PMOS管的襯底均與外部電源的正極相連，所述的第八NMOS管的襯底與所述的第九NMOS管的襯底均接地。上述柵壓自舉一位全加器的內(nèi)部節(jié)點(diǎn)都達(dá)到全擺幅，提高了驅(qū)動(dòng)下一級(jí)的能力，易于在低電壓工作條件下使用，且不會(huì)引起邏輯混亂。所述的第一PMOS管的溝道長(zhǎng)度、所述的第二PMOS管的溝道長(zhǎng)度、所述的第三PMOS管的溝道長(zhǎng)度、所述的第四PMOS管的溝道長(zhǎng)度、所述的第五PMOS管的溝道長(zhǎng)度、所述的第六PMOS管的溝道長(zhǎng)度、所述的第七PMOS管的溝道長(zhǎng)度、所述的第一NMOS管的溝道長(zhǎng)度、所述的第二NMOS管的溝道長(zhǎng)度、所述的第三NMOS管的溝道長(zhǎng)度、所述的第四NMOS管的溝道長(zhǎng)度、所述的第五NMOS管的溝道長(zhǎng)度、所述的第六NMOS管的溝道長(zhǎng)度、所述的第七NMOS管的溝道長(zhǎng)度、所述的第八NMOS管的溝道長(zhǎng)度和所述的第九NMOS管的溝道長(zhǎng)度均為標(biāo)準(zhǔn)工藝下最小溝道長(zhǎng)度的1～1.2倍。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于將異或/同或電路連接成柵壓自舉電路結(jié)構(gòu)，通過(guò)柵極自舉效應(yīng)，提高了第三NMOS管或第四NMOS管的柵極電壓，進(jìn)而使高電平順利通過(guò)第一NMOS管或第二NMOS管，電路輸出達(dá)到全擺幅，提高了驅(qū)動(dòng)下一級(jí)的能力，增大了整體電路的運(yùn)行速度；全擺幅降低了電路的漏功耗，提高了電路的性能，最終有效地降低了整體電路的延時(shí)、功耗及功耗-延時(shí)積。附圖說(shuō)明圖1為基于CMOS互補(bǔ)邏輯結(jié)構(gòu)的異或/同或(CCMOS-XX)電路的結(jié)構(gòu)圖；圖2為基于傳輸門邏輯結(jié)構(gòu)的異或/同或(TG-XX)電路的結(jié)構(gòu)圖；圖3為基于傳輸管邏輯結(jié)構(gòu)的異或/同或(CPL-XX)電路的結(jié)構(gòu)圖；圖4為求和信號(hào)產(chǎn)生電路單元結(jié)構(gòu)圖；圖5為進(jìn)位信號(hào)產(chǎn)生電路單元結(jié)構(gòu)圖；圖6為基于CMOS互補(bǔ)邏輯結(jié)構(gòu)的異或/同或電路單元的一位全加器(CCMOS-XX-ADDER)的電路結(jié)構(gòu)圖；圖7為基于傳輸門邏輯異或/同或電路單元的一位全加器(TG-XX-ADDER)的電路結(jié)構(gòu)圖；圖8為基于傳輸管邏輯異或/同或電路單元的一位全加器(CPL-XX-ADDER)的電路結(jié)構(gòu)圖；圖9為本發(fā)明的柵壓自舉異或/同或電路的結(jié)構(gòu)圖；圖10為本發(fā)明的柵壓自舉一位全加器的電路結(jié)構(gòu)圖；圖11為本發(fā)明的柵壓自舉一位全加器的基于SMIC130nm標(biāo)準(zhǔn)工藝仿真波形圖；圖12為本發(fā)明的柵壓自舉一位全加器的基于PTM90nm標(biāo)準(zhǔn)工藝仿真波形圖；圖13為本發(fā)明的柵壓自舉一位全加器的基于PTM45nm標(biāo)準(zhǔn)工藝仿真波形圖。具體實(shí)施方式以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。實(shí)施例一：如圖9所示，一種柵壓自舉異或/同或電路，包括柵壓自舉同或產(chǎn)生電路和反相器，柵壓自舉同或產(chǎn)生電路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，反相器包括第三PMOS管(圖未顯示)和第五NMOS管(圖未顯示)，第一PMOS管的源極與外部電源的正極相連，第一PMOS管的漏極與第二PMOS管的源極相連，第一PMOS管的柵極分別與第一NMOS管的源極及第三NMOS管的源極相連，第二PMOS管的襯底與外部電源的正極相連，第二PMOS管的柵極分別與第二NMOS管的源極及第四NMOS管的源極相連，第二PMOS管的漏極分別與第一NMOS管的漏極、第二NMOS管的漏極、第三PMOS管的柵極及第五NMOS管的柵極相連，第二PMOS管的漏極作為柵壓自舉異或/同或電路的同或輸出端，第三PMOS管的源極與外部電源的正極相連，第三PMOS管的漏極與第五NMOS管的漏極相連，第三PMOS管的漏極作為柵壓自舉異或/同或電路的異或輸出端，第五NMOS管的源極接地，第一NMOS管的柵極與第四NMOS管的漏極相連，第一NMOS管的襯底接地，第三NMOS管的柵極與外部電源的正極相連，第三NMOS管的漏極與第二NMOS管的柵極相連，第二NMOS管的襯底接地，第四NMOS管的柵極與外部電源的正極相連。第一PMOS管的溝道長(zhǎng)度、第二PMOS管的溝道長(zhǎng)度、第三PMOS管的溝道長(zhǎng)度、第四PMOS管的溝道長(zhǎng)度、第五PMOS管的溝道長(zhǎng)度、第六PMOS管的溝道長(zhǎng)度、第七PMOS管的溝道長(zhǎng)度、第一NMOS管的溝道長(zhǎng)度、第二NMOS管的溝道長(zhǎng)度、第三NMOS管的溝道長(zhǎng)度、第四NMOS管的溝道長(zhǎng)度、第五NMOS管的溝道長(zhǎng)度、第六NMOS管的溝道長(zhǎng)度、第七NMOS管的溝道長(zhǎng)度、第八NMOS管的溝道長(zhǎng)度和第九NMOS管在SMIC130nm標(biāo)準(zhǔn)工藝下的溝道長(zhǎng)度均為130nm。實(shí)施例二：其余部分與實(shí)施例一相同，其不同之處在于第一PMOS管的溝道長(zhǎng)度、第二PMOS管的溝道長(zhǎng)度、第三PMOS管的溝道長(zhǎng)度、第四PMOS管的溝道長(zhǎng)度、第五PMOS管的溝道長(zhǎng)度、第六PMOS管的溝道長(zhǎng)度、第七PMOS管的溝道長(zhǎng)度、第一NMOS管的溝道長(zhǎng)度、第二NMOS管的溝道長(zhǎng)度、第三NMOS管的溝道長(zhǎng)度、第四NMOS管的溝道長(zhǎng)度、第五NMOS管的溝道長(zhǎng)度、第六NMOS管的溝道長(zhǎng)度、第七NMOS管的溝道長(zhǎng)度、第八NMOS管的溝道長(zhǎng)度和第九NMOS管在PTM90nm標(biāo)準(zhǔn)工藝下的溝道長(zhǎng)度均為90nm。實(shí)施例三：其余部分與實(shí)施例一相同，其不同之處在于第一PMOS管的溝道長(zhǎng)度、第二PMOS管的溝道長(zhǎng)度、第三PMOS管的溝道長(zhǎng)度、第四PMOS管的溝道長(zhǎng)度、第五PMOS管的溝道長(zhǎng)度、第六PMOS管的溝道長(zhǎng)度、第七PMOS管的溝道長(zhǎng)度、第一NMOS管的溝道長(zhǎng)度、第二NMOS管的溝道長(zhǎng)度、第三NMOS管的溝道長(zhǎng)度、第四NMOS管的溝道長(zhǎng)度、第五NMOS管的溝道長(zhǎng)度、第六NMOS管的溝道長(zhǎng)度、第七NMOS管的溝道長(zhǎng)度、第八NMOS管的溝道長(zhǎng)度和第九NMOS管在PTM45nm標(biāo)準(zhǔn)工藝下的溝道長(zhǎng)度均為50nm。為了比較本發(fā)明所提出的柵壓自舉異或/同或電路分別在SMIC130nm、PTM90nm及PTM45nm這三種標(biāo)準(zhǔn)工藝下相對(duì)于基于CMOS互補(bǔ)邏輯結(jié)構(gòu)的異或/同或(CCMOS-XX)電路、基于傳輸門邏輯結(jié)構(gòu)的異或/同或(TG-XX)電路和基于傳輸管邏輯結(jié)構(gòu)的異或/同或(CPL-XX)電路這三種傳統(tǒng)的異或/同或電路的性能特點(diǎn)，使用電路仿真工具HSPICE在電路的輸入頻率為100Mhz的條件下對(duì)四種電路結(jié)構(gòu)進(jìn)行了仿真比較分析，對(duì)應(yīng)的電源電壓分別為1.2V、1V、1V。表1在SMIC130nm標(biāo)準(zhǔn)工藝下本發(fā)明的柵壓自舉異或/同或電路與三種傳統(tǒng)的異或/同或電路的性能比較從表1中可以得出：本發(fā)明的柵壓自舉異或/同或電路與三種傳統(tǒng)的異或/同或電路在SMIC130nm標(biāo)準(zhǔn)工藝下相比，延時(shí)分別降低了25.4％、8.4％及44.8％，平均總功耗分別降低了42.2％、9.1％及14％，功耗-延時(shí)積分別降低了56.9％、16.7％及52.6％。表2在PTM90nm標(biāo)準(zhǔn)工藝下本發(fā)明的柵壓自舉異或/同或電路與三種傳統(tǒng)的異或/同或電路的性能比較從表2中可以得出：本發(fā)明的柵壓自舉異或/同或電路與三種傳統(tǒng)的異或/同或電路在PTM90nm標(biāo)準(zhǔn)工藝下相比，延時(shí)分別降低了19％、7.8％及56.1％，平均總功耗分別降低了38.4％、12.2％及13.4％，功耗-延時(shí)積分別降低了50.1％、19％及62％。表3在PTM45nm標(biāo)準(zhǔn)工藝下本發(fā)明的柵壓自舉異或/同或電路與三種傳統(tǒng)的異或/同或電路的性能比較從表3中可以得出：從表2中可以得出：本發(fā)明的柵壓自舉異或/同或電路與三種傳統(tǒng)的異或/同或電路在PTM45nm標(biāo)準(zhǔn)工藝下相比，延時(shí)分別降低了30.9％、17.1％及64％，平均總功耗分別降低了33.5％、8.6％及9.7％，功耗-延時(shí)積分別降低了54％、24.3％及67.5％。由上述的比較數(shù)據(jù)可見(jiàn)，在不影響電路性能的前提下，本發(fā)明所提出的柵壓自舉異或/同或電路較以上所述的三種傳統(tǒng)的異或/同或電路具有延時(shí)小、平均總功耗低及功耗-延時(shí)積較小的優(yōu)點(diǎn)。實(shí)施例四：如圖10所示，使用實(shí)施例一的柵壓自舉異或/同或電路組成的柵壓自舉一位全加器，包括柵壓自舉異或/同或電路、求和信號(hào)產(chǎn)生電路和進(jìn)位信號(hào)產(chǎn)生電路，求和信號(hào)產(chǎn)生電路包括第四PMOS管、第五PMOS管、第六NMOS管和第七NMOS管，進(jìn)位信號(hào)產(chǎn)生電路包括第六PMOS管、第七PMOS管、第八NMOS管和第九NMOS管，第四PMOS管的柵極分別與第三PMOS管的漏極、第五PMOS管的源極、第八NMOS管的柵極及第七PMOS管的柵極相連，第四PMOS管的源極分別與第六NMOS管的源極、第七NMOS管的柵極、第五PMOS管的柵極、第六PMOS管的源極及第八NMOS管的源極相連，第四PMOS管的源極作為柵壓自舉一位全加器的進(jìn)位輸入端，第六NMOS管的襯底接地，第四PMOS管的漏極分別與第六NMOS管的漏極、第七NMOS管的漏極及第五PMOS管的漏極相連，第四PMOS管的漏極作為柵壓自舉一位全加器的求和輸出端，第四PMOS管的襯底與外部電源的正極相連，第五PMOS管的襯底與外部電源的正極相連，第六NMOS管的柵極分別與第七NMOS管的源極、第二PMOS管的漏極、第六PMOS管的柵極及第九NMOS管的柵極相連，第七NMOS管的襯底接地，第七PMOS管的源極分別與第九NMOS管的源極及第三NMOS管的源極相連，第六PMOS管的漏極分別與第八NMOS管的漏極、第七PMOS管的漏極及第九NMOS管的漏極相連，第六PMOS管的漏極作為柵壓自舉一位全加器的進(jìn)位輸出端，第六PMOS管的襯底及第七PMOS管的襯底均與外部電源的正極相連，第八NMOS管的襯底與第九NMOS管的襯底均接地。實(shí)施例四的柵壓自舉一位全加器中的柵壓自舉異或/同或電路還可采用實(shí)施例二或?qū)嵤├碾娐方Y(jié)構(gòu)。為了比較本發(fā)明所提出的柵壓自舉一位全加器分別在SMIC130nm、PTM90nm及PTM45nm這三種標(biāo)準(zhǔn)工藝下相對(duì)于基于CMOS互補(bǔ)邏輯結(jié)構(gòu)的異或/同或電路單元的一位全加器(CCMOS-XX-ADDER)、基于傳輸門邏輯異或/同或電路單元的一位全加器(TG-XX-ADDER)和基于傳輸管邏輯異或/同或電路單元的一位全加器(CPL-XX-ADDER)這三種傳統(tǒng)的一位全加器的性能特點(diǎn)，使用電路仿真工具HSPICE在電路的輸入頻率為100Mhz的條件下對(duì)四種全加器的電路結(jié)構(gòu)進(jìn)行了仿真比較分析，對(duì)應(yīng)的電源電壓分別為1.2V、1V、1V。表4在SMIC130nm標(biāo)準(zhǔn)工藝下本發(fā)明的柵壓自舉一位全加器與三種傳統(tǒng)的一位全加器的性能比較從表4中可以得出：本發(fā)明的柵壓自舉一位全加器與三種傳統(tǒng)的一位全加器在SMIC130nm工藝下的延時(shí)分別降低了19.4％、12％及38.2％，平均總功耗分別降低了15.5％、3.6％及4.6％，功耗-延時(shí)積分別降低了31.9％、15.2％及41％。表5在PTM90nm標(biāo)準(zhǔn)工藝下本發(fā)明的柵壓自舉一位全加器與三種傳統(tǒng)的一位全加器的性能比較從表5中可以得出：本發(fā)明的柵壓自舉一位全加器與三種傳統(tǒng)的一位全加器在PTM90nm工藝下的延時(shí)分別降低了8.3％、0.7％及32.2％，平均總功耗分別降低了27.1％、13.4％及12.8％，功耗-延時(shí)積分別降低了33.2％、14％及40.9％。表6在PTM45nm標(biāo)準(zhǔn)工藝下本發(fā)明的柵壓自舉一位全加器與三種傳統(tǒng)的一位全加器電路的性能比較從表6中可以得出：本發(fā)明的柵壓自舉一位全加器與三種傳統(tǒng)的一位全加器電路在PTM45nm工藝下的延時(shí)分別降低了10.4％、3.4％及35.6％，平均總功耗分別降低了26.8％、12.1％及9.1％，功耗-延時(shí)積分別降低了34.5％、15.1％及41.4％。由上述的比較數(shù)據(jù)可見(jiàn)，在不影響電路性能的前提下，本發(fā)明的柵壓自舉一位全加器較以上所述的三種傳統(tǒng)的一位全加器具有延時(shí)小、平均總功耗低及功耗-延時(shí)積較小的優(yōu)點(diǎn)。表7本發(fā)明的柵壓自舉一位全加器的單元狀態(tài)轉(zhuǎn)換表A00001111B00110011Cin01010101Sum01101001Cout00010111由圖11～圖13的仿真波形圖結(jié)合表7的結(jié)果可見(jiàn)，本發(fā)明的柵壓自舉一位全加器具有正確的邏輯功能。