本發(fā)明涉及數(shù)模轉(zhuǎn)換技術(shù)領(lǐng)域，更具體地，涉及一種基于柵壓自舉電路和分段全電容陣列的ADC芯片電路。

背景技術(shù)：

在物聯(lián)網(wǎng)中，數(shù)據(jù)采集是整個(gè)物聯(lián)網(wǎng)應(yīng)用的入口，而數(shù)模轉(zhuǎn)換器(ADC)將連續(xù)的時(shí)間信號(hào)轉(zhuǎn)換成離散的數(shù)字信號(hào)以便于信號(hào)的處理，整個(gè)采集過程中模數(shù)轉(zhuǎn)換器是完成這項(xiàng)任務(wù)最重要的外設(shè)。同時(shí)在物聯(lián)網(wǎng)中存在大量的節(jié)點(diǎn)與接口，因此每一個(gè)節(jié)點(diǎn)的功耗都要盡可能的小。低功耗的ADC廣泛的應(yīng)用在各種采集設(shè)備中。

當(dāng)前ADC設(shè)計(jì)中，逐次逼近型(SAR)、流水線型(Pipeline)、過采樣型(Oversample)是設(shè)計(jì)的主流。流水線型ADC轉(zhuǎn)換速率低，轉(zhuǎn)換速率在12位時(shí)為100～300SPS，因此只能在低速領(lǐng)域中應(yīng)用。過采樣型ADC分辨率較高，轉(zhuǎn)換速率也能達(dá)到比較高的速率，但這種類型的芯片設(shè)計(jì)成本高，在相同的轉(zhuǎn)換速率下，功耗也比流水線型和逐次逼近型的高。逐次逼近型ADC通常應(yīng)用于中高速、中精度、低功耗領(lǐng)域，分辨率為10位時(shí)，采樣速率可達(dá)100MSPS。

現(xiàn)有的技術(shù)中，ADC功耗通常比較大，一般10位精度的ADC功耗達(dá)到幾十毫瓦。因此設(shè)計(jì)低功耗ADC是非常有必要的，本設(shè)計(jì)給出功耗小于4毫瓦的設(shè)計(jì)方案。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，該芯片電路控制精準(zhǔn)、功耗低。

為了達(dá)到上述技術(shù)效果，本發(fā)明的技術(shù)方案如下：

一種基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，包括包括順次連接的CLK信號(hào)產(chǎn)生電路、開關(guān)電路、DAC電容陣列、比較器、SAR邏輯電路和轉(zhuǎn)換信號(hào)輸出電路單元；所述SAR邏輯電路和DAC電容陣列還通過芯片內(nèi)部總線相互連接，所述CLK信號(hào)產(chǎn)生電路與轉(zhuǎn)換信號(hào)輸出電路還采用芯片內(nèi)部總線相互連接。

進(jìn)一步地，所述CLK信號(hào)產(chǎn)生電路產(chǎn)生芯片內(nèi)部轉(zhuǎn)換工作所需要的時(shí)鐘信號(hào)，具有將正弦波、方波及其它時(shí)鐘信號(hào)波形轉(zhuǎn)換成芯片所需的占空比為確定值的方波信號(hào)輸入到開關(guān)電路中。

進(jìn)一步地，所述DAC電容陣列存儲(chǔ)所采樣的信號(hào)并且在SAR邏輯電路的控制下進(jìn)行電荷的釋放生成滿足比較器處理的電平信號(hào)。

進(jìn)一步地，所述比較器對(duì)DAC電容陣列里存儲(chǔ)的電平信號(hào)進(jìn)行比較，得到零電平信號(hào)或VDD電源電平信號(hào)。

進(jìn)一步地，所述SAR邏輯電路通過比較器輸出的電平控制信號(hào)來決定對(duì)DAC電容陣列里的一個(gè)電容進(jìn)行放電，實(shí)現(xiàn)DAC電容陣列輸出電平的精確控制。

進(jìn)一步地，CLK高電平信號(hào)到來，芯片開始工作時(shí)，開關(guān)電路首先啟動(dòng)，輸入信號(hào)通過開關(guān)電路采樣，存儲(chǔ)在DAC電容陣列里；

CLK高電平信號(hào)結(jié)束，低電平信號(hào)到來，開關(guān)電路關(guān)閉，比較器模塊啟動(dòng)，開始進(jìn)行比較工作，將DAC存儲(chǔ)的電平信號(hào)進(jìn)行比較并對(duì)比較結(jié)果進(jìn)行輸出。

進(jìn)一步地，所述信號(hào)輸出電路由正沿觸發(fā)器構(gòu)成，將比較器的比較的結(jié)果由串行輸出轉(zhuǎn)變?yōu)椴⑿休敵觥?/p>

與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案的有益效果是：

本發(fā)明通過CLK信號(hào)產(chǎn)生電路產(chǎn)生芯片內(nèi)部轉(zhuǎn)換工作所需要的時(shí)鐘信號(hào)，開關(guān)電路對(duì)外界的信號(hào)進(jìn)行采樣，連接外部信號(hào)與DAC電容陣列，將信號(hào)采樣到DAC中存儲(chǔ)，DAC電容陣列存儲(chǔ)所采樣的信號(hào)與在SAR邏輯電路的控制下進(jìn)行電荷的釋放，達(dá)到需要的電平信號(hào)，DAC存儲(chǔ)的電荷信號(hào)將作為比較器的輸入信號(hào)，比較器對(duì)DAC電容陣列里存儲(chǔ)的查分電平信號(hào)進(jìn)行比較，得到零電平信號(hào)或VDD電源電平信號(hào)，比較得出的信號(hào)除了輸出到芯片外部之外還將作為芯片內(nèi)部時(shí)鐘信號(hào)產(chǎn)生的信號(hào)源，SAR邏輯電路通過比較器輸出的電平控制信號(hào)來決定對(duì)DAC電容陣列里的某一個(gè)電容進(jìn)行放電，實(shí)現(xiàn)DAC電容陣列輸出電平的精確控制，轉(zhuǎn)換信號(hào)輸出電路將串行輸出的比較結(jié)果并行輸出到芯片外部，整個(gè)電路控制精準(zhǔn)、功耗低。

附圖說明

圖1是本發(fā)明ADC芯片的結(jié)構(gòu)示意圖；

圖2是本發(fā)明DAC電容陣列圖；

圖3是本發(fā)明信號(hào)流圖；

圖4是本發(fā)明輸出電路結(jié)構(gòu)；

圖5是本發(fā)明開關(guān)電路單元圖；

圖6是CMOS開關(guān)電路圖；

圖7是本發(fā)明柵壓自舉開關(guān)原理圖；

圖8是二進(jìn)制算法可能產(chǎn)生的參考電平。

具體實(shí)施方式

附圖僅用于示例性說明，不能理解為對(duì)本專利的限制；

為了更好說明本實(shí)施例，附圖某些部件會(huì)有省略、放大或縮小，并不代表實(shí)際產(chǎn)品的尺寸；

對(duì)于本領(lǐng)域技術(shù)人員來說，附圖中某些公知結(jié)構(gòu)及其說明可能省略是可以理解的。

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步的說明。

實(shí)施例1

如圖1所示，一種基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，包括包括順次連接的CLK信號(hào)產(chǎn)生電路、開關(guān)電路、DAC電容陣列、比較器、SAR邏輯電路和轉(zhuǎn)換信號(hào)輸出電路單元；所述SAR邏輯電路和DAC電容陣列還通過芯片內(nèi)部總線相互連接，所述CLK信號(hào)產(chǎn)生電路與轉(zhuǎn)換信號(hào)輸出電路還采用芯片內(nèi)部總線相互連接。

CLK信號(hào)產(chǎn)生電路產(chǎn)生芯片內(nèi)部轉(zhuǎn)換工作所需要的時(shí)鐘信號(hào)，具有將正弦波、方波及其它時(shí)鐘信號(hào)波形轉(zhuǎn)換成芯片所需的占空比為確定值的方波信號(hào)輸入到開關(guān)電路中。

DAC電容陣列存儲(chǔ)所采樣的信號(hào)并且在SAR邏輯電路的控制下進(jìn)行電荷的釋放生成滿足比較器處理的電平信號(hào)，如圖2所示，DAC電容陣列采用分段全電容陣列。在物聯(lián)網(wǎng)中存在著大量的節(jié)點(diǎn)，通常這些節(jié)點(diǎn)的工作量不大，但分布范圍廣。本設(shè)計(jì)采樣分段全電容陣列，這種結(jié)構(gòu)可以與開關(guān)電路直接相連，將采樣的信號(hào)直接存儲(chǔ)在電容陣列中，從而省去了采樣保持電路的設(shè)計(jì)，降低了系統(tǒng)設(shè)計(jì)的復(fù)雜度，同時(shí)降低了芯片功耗。全電容陣列ADC采用電荷重分配技術(shù)實(shí)現(xiàn)二進(jìn)制搜索算法。電容陣列DAC由于沒有靜態(tài)功耗，并且電容比電阻有更好的相對(duì)精度，所以這種結(jié)構(gòu)ADC更容易實(shí)現(xiàn)高精度、低功耗。圖2結(jié)構(gòu)中，電容C_pm,C_pl分別是高位電容陣列和低位電容陣列上極板的寄生電容，高位和低位電容陣列均由二進(jìn)制加權(quán)電容陣列組成，該電容陣列用于10位精度的模數(shù)轉(zhuǎn)換?？紤]C_pm,C_pl寄生電容影響時(shí)，該電容陣列的第i位電容在整個(gè)電容陣列中所占的權(quán)重為：

其中：C為單位電容

由寄生電容引入誤差的電容陣列DAC的靜態(tài)特性參數(shù)為：

根據(jù)上文兩式計(jì)算仿真得出，選擇合適尺寸的單位電容，可將INL與DNL控制在0.5LSB內(nèi)。采樣電容根據(jù)時(shí)間，噪聲和匹配要求選擇，寄生電容對(duì)INL和DNL的作用影響著電容類型的選擇。MOM電容上極板級(jí)板寄生電容比MIM電容大，所以本設(shè)計(jì)選用MIM電容。

比較器對(duì)DAC電容陣列里存儲(chǔ)的電平信號(hào)進(jìn)行比較，得到零電平信號(hào)或VDD電源電平信號(hào)。

SAR邏輯電路通過比較器輸出的電平控制信號(hào)來決定對(duì)DAC電容陣列里的一個(gè)電容進(jìn)行放電，實(shí)現(xiàn)DAC電容陣列輸出電平的精確控制。

如圖3所示，CLK高電平信號(hào)到來，芯片開始工作時(shí)，開關(guān)電路首先啟動(dòng)，輸入信號(hào)通過開關(guān)電路采樣，存儲(chǔ)在DAC電容陣列里；

CLK高電平信號(hào)結(jié)束，低電平信號(hào)到來，開關(guān)電路關(guān)閉，比較器模塊啟動(dòng)，開始進(jìn)行比較工作，將DAC存儲(chǔ)的電平信號(hào)進(jìn)行比較并對(duì)比較結(jié)果進(jìn)行輸出；

比較器對(duì)輸入的差分信號(hào)V1，V2進(jìn)行比較，若V1>V2，則V2端的電容減小Vref/2ⁱ,i為第i次比較。若V2>V1，則V1端的電容減小Vref/2ⁱ,i為第i次比較。以此遞進(jìn)，直到比較完所有的位數(shù)。

如圖4所示，信號(hào)輸出電路由正沿觸發(fā)器構(gòu)成，將比較器的比較的結(jié)果由串行輸出轉(zhuǎn)變?yōu)椴⑿休敵?。信?hào)輸出電路由正沿觸發(fā)器構(gòu)造而成，可將比較器的比較的結(jié)果由串行輸出轉(zhuǎn)變?yōu)椴⑿休敵觥?/p>

如圖5所示，開關(guān)電路采用典型柵壓自舉電路，ADC芯片采樣時(shí)采樣開關(guān)的導(dǎo)通電阻通常會(huì)隨著電壓變化而變化，因此采樣得到的輸出電壓值不僅包含輸入信號(hào)的頻率成分，還包括眾多的諧波分量，從而嚴(yán)重影響采樣保持電路的動(dòng)態(tài)特性。一般設(shè)計(jì)中會(huì)采用CMOS開關(guān)(圖6所示)，這一類開關(guān)由兩個(gè)MOS管組成，結(jié)構(gòu)非常簡(jiǎn)單。但CMOS開關(guān)只能用于低速，低精度的芯片設(shè)計(jì)，在中高速與中高精度的設(shè)計(jì)中，CMOS開關(guān)的線性度依然不能滿足系統(tǒng)對(duì)采樣開關(guān)線性度的要求。因此，本設(shè)計(jì)采用具有更高線性度的柵壓自舉開關(guān)電路。圖7展示了柵壓自舉開關(guān)的原理，保持時(shí)自舉電容被充電到V_dd，采樣時(shí)自舉電容被連接到V_in和采樣管柵極之間。這樣采樣管的V_gs便保持為V_dd，雖然襯底偏置效應(yīng)依然會(huì)使開關(guān)的導(dǎo)通電阻發(fā)生變化，但這一變化引入的影響非常的小，所以開關(guān)的導(dǎo)通電阻在輸入電壓的整個(gè)范圍內(nèi)變化不大，從而大大提高了采樣開關(guān)的線性度。

圖8為二進(jìn)制搜索算法實(shí)現(xiàn)4位電容DAC電荷重分配可能產(chǎn)生的參考電平。從高到低的轉(zhuǎn)換輸出碼字分別為：B_n-1，B_n-2，……，B₀，則輸入信號(hào)V_in可以表示為：

ADC在數(shù)據(jù)轉(zhuǎn)換階段，算法首先確定最高位的數(shù)字輸出碼，如果輸入到比較器的最高位電平大于0.5Vref，則比較器輸出結(jié)果為1，最高位電容接地，釋放電荷，DAC電容陣列總電荷降低到原總電荷量的一半。確定最高位之后，緊接著確定次高位，以此類推，最終得到所有的數(shù)字碼。

相同或相似的標(biāo)號(hào)對(duì)應(yīng)相同或相似的部件；

附圖中描述位置關(guān)系的用于僅用于示例性說明，不能理解為對(duì)本專利的限制；

顯然，本發(fā)明的上述實(shí)施例僅僅是為清楚地說明本發(fā)明所作的舉例，而并非是對(duì)本發(fā)明的實(shí)施方式的限定。對(duì)于所屬領(lǐng)域的普通技術(shù)人員來說，在上述說明的基礎(chǔ)上還可以做出其它不同形式的變化或變動(dòng)。這里無需也無法對(duì)所有的實(shí)施方式予以窮舉。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明權(quán)利要求的保護(hù)范圍之內(nèi)。