數(shù)字雙鏈延遲鎖相環(huán)的制作方法
【專利摘要】本發(fā)明公開了一種數(shù)字雙鏈延遲鎖相環(huán)，該數(shù)字雙鏈延遲鎖相環(huán)包括延遲單元余數(shù)鏈、鑒相器、鎖定控制單元以及兩條延遲鏈，其中，兩條延遲鏈包括由多個延遲單元組成的延遲鏈和多級補(bǔ)償延遲單元組成的補(bǔ)償鏈，延遲單元包括交錯顛倒設(shè)置的粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元；參考時鐘先后經(jīng)過粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元，粗調(diào)鏈延遲單元輸入，細(xì)調(diào)鏈延遲單元輸出，同時，參考時鐘經(jīng)過補(bǔ)償鏈的多級補(bǔ)償延遲單元，由鑒相器將補(bǔ)償鏈輸出時鐘與參考時鐘進(jìn)行比較，輸出鑒相結(jié)果，根據(jù)該鑒相結(jié)果由鎖定控制單元調(diào)整輸出時鐘，如果輸出時鐘領(lǐng)先于參考時鐘，則延遲時間被增加，輸出時鐘被推后，反之亦然，直到鑒相器鑒定兩個時鐘信號同步，系統(tǒng)鎖定。
【專利說明】數(shù)字雙鏈延遲鎖相環(huán)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及DLL，尤其涉及一種數(shù)字雙鏈延遲鎖相環(huán)。
【背景技術(shù)】
[0002]DLL是Delay Lock Loop的縮寫，DLL的作用是調(diào)整一個時鐘信號的相位，常用于處理器存儲器的時鐘同步。
[0003]對于單鏈DLL，參考時鐘同時接在所有延遲單元的輸入端，鑒相器對參考時鐘和反饋時鐘的相位進(jìn)行比較，如果反饋時鐘快于參考時鐘，控制移位寄存器左移，延遲時間加大，直到參考時鐘和反饋時鐘同步，反之亦然。缺點是鎖定時間長，精度低。
[0004]對于模擬DLL，鑒相器比較參考時鐘和反饋時鐘相位，根據(jù)相位差產(chǎn)生控制信號來控制電荷泵的電流對濾波器電容充電或放電，低通濾波器將鑒相器和電荷泵產(chǎn)生的高頻信號過濾，生成控制電壓，通過改變該電壓值調(diào)整壓控延遲線的延遲時間從而改變反饋時鐘的相位。缺點是功耗大，速度慢。
[0005]高速、并行的芯片間的通信系統(tǒng)中，為了實現(xiàn)各個信道間的時鐘同步，并完成可靠的數(shù)據(jù)采樣，對高速正交時鐘產(chǎn)生系統(tǒng)提出了迫切的需求。并且為了配合不同通信協(xié)議的要求，需要提供對不同頻率的支持和可以擴(kuò)展的正交時鐘產(chǎn)生系統(tǒng)的應(yīng)用范圍。

【發(fā)明內(nèi)容】

[0006]為了解決上述技術(shù)問題，本發(fā)明的目的在于提供了數(shù)字雙鏈延遲鎖相環(huán)，采用高速正交時鐘系統(tǒng)，保證正交時鐘的高精度需求，能夠滿足高速、寬范圍頻率鎖定的要求，對工藝、電壓、溫度的變化有很強(qiáng)的適應(yīng)性和可靠性。
[0007]具體地講，本發(fā)明公開了一種數(shù)字雙鏈延遲鎖相環(huán)，該數(shù)字雙鏈延遲鎖相環(huán)包括延遲單元余數(shù)鏈、鑒相器、鎖定控制單元以及兩條延遲鏈，其中，兩條延遲鏈包括由多個延遲單元組成的延遲鏈和多級補(bǔ)償延遲單元組成的補(bǔ)償鏈，延遲單元包括交錯顛倒設(shè)置的粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元；
[0008]參考時鐘從延遲鏈的第一個延遲單元輸入，先后經(jīng)過粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元，然后進(jìn)入下一個延遲單元，粗調(diào)鏈延遲單元輸入，細(xì)調(diào)鏈延遲單元輸出，經(jīng)過延遲選擇進(jìn)入鑒相器或通過延遲單元余數(shù)鏈進(jìn)入鑒相器，同時，參考時鐘經(jīng)過補(bǔ)償鏈的多級補(bǔ)償延遲單元，經(jīng)過延遲補(bǔ)償進(jìn)入鑒相器，由鑒相器將補(bǔ)償鏈輸出時鐘與參考時鐘進(jìn)行比較，輸出鑒相結(jié)果，根據(jù)該鑒相結(jié)果由鎖定控制單元調(diào)整輸出時鐘，如果輸出時鐘領(lǐng)先于參考時鐘，則延遲時間被增加，輸出時鐘被推后，反之亦然，直到鑒相器鑒定兩個時鐘信號同步，系統(tǒng)鎖定。
[0009]兩條延遲鏈多個延遲單元和多級補(bǔ)償延遲單元等距設(shè)置，以得到理想的占空比。
[0010]粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元分別輸出的數(shù)據(jù)線為Bus結(jié)構(gòu)。
[0011 ] 延遲單元余數(shù)鏈中的延遲單元與粗調(diào)鏈延遲單元結(jié)構(gòu)相同。
[0012]參考時鐘為一對差分時鐘。[0013]差分時鐘信號的金屬走線長度一樣。
[0014]輸出時鐘和參考時鐘的差鎖定在小于半個時鐘周期的范圍內(nèi)。
[0015]一種數(shù)字雙鏈延遲鎖相方法，包括如下步驟:
[0016]I)設(shè)置兩條延遲鏈，包括由多個延遲單元組成的延遲鏈和多級補(bǔ)償延遲單元組成的補(bǔ)償鏈；
[0017]2)交錯顛倒設(shè)置每一個延遲單元的粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元；
[0018]3)參考時鐘從延遲鏈的第一個延遲單元輸入，先后經(jīng)過粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元，然后進(jìn)入下一個延遲單元，粗調(diào)鏈延遲單元輸入，細(xì)調(diào)鏈延遲單元輸出，經(jīng)過延遲選擇進(jìn)入鑒相器或通過延遲單元余數(shù)鏈進(jìn)入鑒相器，同時，參考時鐘經(jīng)過補(bǔ)償鏈的多級補(bǔ)償延遲單元，經(jīng)過延遲補(bǔ)償進(jìn)入鑒相器，由鑒相器將補(bǔ)償鏈輸出時鐘與參考時鐘進(jìn)行比較，輸出鑒相結(jié)果；
[0019]4)根據(jù)該鑒相結(jié)果由鎖定控制單元調(diào)整輸出時鐘，如果輸出時鐘領(lǐng)先于參考時鐘，則延遲時間被增加，輸出時鐘被推后，反之亦然，直到鑒相器鑒定兩個時鐘信號同步，系統(tǒng)鎖定。
[0020]一種采用上述DDL的處理器或者存儲器和時鐘同步器件。
[0021]本發(fā)明的技術(shù)效果:
[0022]主要針對差分時鐘CKN/CKP的走線路經(jīng)，保持兩個信號的同步，雖然經(jīng)過不同的延遲單元，仍然可以獲得較好的同步效果
【專利附圖】

【附圖說明】
[0023]圖1本發(fā)明數(shù)字雙鏈延遲鎖相環(huán)方框圖；
[0024]圖2本發(fā)明粗調(diào)鏈延遲單元單鏈電路圖；
[0025]圖3本發(fā)明粗調(diào)鏈延遲單元差分電路圖。
[0026]其中，附圖標(biāo)記
[0027]I為鎖定控制單元；
[0028]2為鑒相器；
[0029]3為延遲選擇；
[0030]4為延遲補(bǔ)償；
[0031]5為延遲單元余數(shù)鏈；
[0032]6為補(bǔ)償延遲單元；
[0033]7為粗調(diào)鏈延遲單元；
[0034]8為細(xì)調(diào)鏈延遲單元。
【具體實施方式】
[0035]本發(fā)明的數(shù)字雙鏈延遲鎖相環(huán)DLL，參見圖1，主要的功能單元包括:補(bǔ)償延遲單元6 (DelayLine)、粗調(diào)鏈延遲單元7 (Delaycell CT)、細(xì)調(diào)鏈延遲單元8 (DelaycellFT)、鑒相器2 (PhaseDetect)、延遲補(bǔ)償4、延遲選擇3、延遲單元余數(shù)鏈5和鎖定控制單元I (LockControl)ο
[0036]兩條延遲鏈包括由多個延遲單元組成的延遲鏈和多級補(bǔ)償延遲單元6組成的補(bǔ)償鏈，延遲單元采用雙鏈結(jié)構(gòu)，包括粗調(diào)鏈延遲單元7 (Delaycell CT)和細(xì)調(diào)鏈延遲單元8(Delaycell FT)。這種雙鏈結(jié)構(gòu)的好處是可以減小鎖定時間和減少靜態(tài)相位誤差。鎖定時間是評價一個DLL設(shè)計好壞的關(guān)鍵參數(shù)。
[0037]為了實現(xiàn)正交的時鐘產(chǎn)生，設(shè)計采用完全相同的4個延遲單元，4個延遲單元采用相同的粗調(diào)碼和細(xì)調(diào)碼控制，粗調(diào)和細(xì)調(diào)的精度均為單條延遲鏈的4倍。
[0038]參考時鐘CKP/CKN (—對差分時鐘)，CKP/CKN從第一個延遲單元Delaycell的輸入，先后經(jīng)過粗調(diào)鏈延遲單元7 (Delaycell CT)和細(xì)調(diào)鏈延遲單元8 (Delaycell FT),然后進(jìn)入下一級延遲，粗調(diào)鏈延遲單元7 (Delaycell CT)進(jìn)，細(xì)調(diào)鏈延遲單元8 (DelaycellFT)出，粗調(diào)鏈延遲單元7 (Delaycell CT)可以大步長的實現(xiàn)數(shù)字雙鏈延遲鎖相環(huán)DLL本身的快速鎖定，數(shù)字雙鏈延遲鎖相環(huán)DLL快速鎖定后，通過粗調(diào)鏈延遲單元7 (DelaycellCT)的調(diào)節(jié)碼回退機(jī)制和細(xì)調(diào)鏈延遲單元8 (Delaycell FT)的精細(xì)調(diào)節(jié)實現(xiàn)數(shù)字雙鏈延遲鎖相環(huán)DLL的再次高精度鎖定，從而滿足寬頻率快速鎖定和高精度的特性。參見圖1，粗調(diào)鏈延遲單元7 (DelaycellCT)和細(xì)調(diào)鏈延遲單元8 (DelaycellFT)交錯顛倒放置，這樣設(shè)置第一個好處是CKP/CKN完全經(jīng)由相同的路徑從最后一級延遲輸出，第二個好處是差分時鐘在延遲鏈上沿最短路徑直接進(jìn)入下一級延遲，第三個好處是有利于保持不同級間的等距要求。
[0039]另外，粗調(diào)鏈延遲單元7 (Delaycell CT)/細(xì)調(diào)鏈延遲單元8 (Delaycell FT)還分別輸出了 8位數(shù)據(jù)線，由于粗調(diào)鏈延遲單元7 (Delaycell CT) /細(xì)調(diào)鏈延遲單元8(Delaycell FT)是顛倒放置的，因此，數(shù)據(jù)輸出時均通過置于單元間的橫向主數(shù)據(jù)線連接，該布線方式為一個Bus的結(jié)構(gòu)。
[0040]值得注意的是，這條延遲鏈路徑，在每級之間都嚴(yán)格遵循等距原則，即延遲鏈等距放置，以得到理想的占空比。為了保證延遲單元Delaycell各級相位差為90度，各級延遲的結(jié)構(gòu)需一致，走線需均勻，保持差分信號通路一致。
[0041]與此同時，輸入端的參考時鐘CKP/CKN還經(jīng)過另外一條由補(bǔ)償延遲單元6(DelayLine)組成的補(bǔ)償鏈,到達(dá)此延遲鏈的輸出端。這是為了補(bǔ)償高頻使用時本征延遲(即粗調(diào)碼和細(xì)調(diào)碼均為O時延遲單元的延遲)的影響，特別設(shè)計的4級補(bǔ)償鏈。
[0042]CKP/CKN (差分時鐘)分別從上述兩條延遲鏈輸出后，參考時鐘CKP5/CKN5經(jīng)過延遲補(bǔ)償4進(jìn)入鑒相器2，而被比較時鐘CKP4/CKN4經(jīng)過延遲選擇3直接進(jìn)入鑒相器2，或通過延遲單元余數(shù)鏈5進(jìn)入鑒相器2。
[0043]在這個過程中，一對差分信號之間走線長度需保持高度一致，舉例說明，補(bǔ)償延遲單元6 (DelayLine)的輸出信號輸出到延遲補(bǔ)償4時，由于CKP到延遲補(bǔ)償4比CKN更近，因此在版圖設(shè)計中，需故意拉長CKP的走線，以保證兩根差分線的匹配。
[0044]為了使相位誤差更精確，當(dāng)粗調(diào)完成鎖定后，一個鎖定檢測信號由低被置為高，精度更高的細(xì)調(diào)過程開始，直到系統(tǒng)最后被鎖定，輸出時鐘和參考時鐘的差鎖定在小于半個時鐘周期的范圍內(nèi)，即輸出時鐘和參考時鐘的誤差小于鑒相器2的死區(qū)。
[0045]為了解決在保證精度和鎖定速度的條件下，滿足更好頻率的相位鎖定，在細(xì)調(diào)鏈延遲單元8 (Delaycell FT)之后,采用延遲單元余數(shù)鏈5結(jié)構(gòu)。延遲單元余數(shù)鏈5中的延遲單元采用與粗調(diào)鏈延遲單元7 (Delaycell CT)完全相同的結(jié)構(gòu)。
[0046]經(jīng)過粗調(diào)過程后，延遲單元余數(shù)鏈5在余數(shù)調(diào)節(jié)碼的控制下實現(xiàn)1、2、3、4級粗調(diào)鏈延遲單元7 (Delaycell CT)的延遲調(diào)節(jié)，當(dāng)延遲單元余數(shù)鏈5的延遲到達(dá)4級粗調(diào)鏈延遲單元7 (Delaycell CT)時,延遲單元余數(shù)鏈5清零的同時進(jìn)位，即增加一位粗調(diào)碼CT,如此保證了整個粗調(diào)過程中以一個粗調(diào)鏈延遲單元7 (Delaycell CT)的精度連續(xù)調(diào)節(jié)，當(dāng)達(dá)到粗調(diào)鎖定時，利用延遲選擇3繞過延遲單元余數(shù)鏈5的延遲，并在時鐘鑒相時補(bǔ)償延遲選擇3本身的延遲。
[0047]在接下來的兩個單元鑒相器2 (PD)和鎖定控制單元I (LockControl)，差分信號仍保持對稱性，直到差分時鐘進(jìn)入鎖定控制單元I (LockControl)。
[0048]參考時鐘經(jīng)過4級補(bǔ)償延遲單元6 (Delayline)后，由鑒相器2將補(bǔ)償延遲單元6 (Delayline)的輸出時鐘與參考時鐘作比較,鎖定控制單元I (LockControl)根據(jù)鑒相結(jié)果調(diào)整輸出時鐘，如果輸出時鐘領(lǐng)先于參考時鐘，貝1J延遲時間被增加，輸出時鐘被推后，反之亦然，直到鑒相器2鑒定兩個信號同步，系統(tǒng)鎖定。
[0049]圖2本發(fā)明粗調(diào)鏈延遲單元單鏈電路圖；圖3本發(fā)明粗調(diào)鏈延遲單元差分電路圖。
[0050]綜上，一種數(shù)字雙鏈延遲鎖相環(huán)，該數(shù)字雙鏈延遲鎖相環(huán)包括延遲單元余數(shù)鏈5、鑒相器2、鎖定控制單元I以及兩條延遲鏈，其中，兩條延遲鏈包括由多個延遲單元組成的延遲鏈和多級補(bǔ)償延遲單元6 (Delayline)組成的補(bǔ)償鏈，延遲單元包括交錯顛倒設(shè)置的粗調(diào)鏈延遲單元7 (Delaycell CT)和細(xì)調(diào)鏈延遲單元8 (Delaycell FT)；
[0051]參考時鐘從延遲鏈的第一個延遲單元輸入，先后經(jīng)過粗調(diào)鏈延遲單元7(Delaycell CT)和細(xì)調(diào)鏈延遲單元8 (Delaycell FT),然后進(jìn)入下一個延遲單元,粗調(diào)鏈延遲單元7 (Delaycell CT)輸入,細(xì)調(diào)鏈延遲單元8 (Delaycell FT)輸出，經(jīng)過延遲選擇3進(jìn)入鑒相器2或通過延遲單元余數(shù)鏈5進(jìn)入鑒相器2，同時，參考時鐘經(jīng)過補(bǔ)償鏈的多級補(bǔ)償延遲單元6 (Delayline),經(jīng)過延遲補(bǔ)償4進(jìn)入鑒相器2，由鑒相器2將補(bǔ)償鏈輸出時鐘與參考時鐘進(jìn)行比較，輸出鑒相結(jié)果，根據(jù)該鑒相結(jié)果由鎖定控制單元I (LockControl)調(diào)整輸出時鐘，如果輸出時鐘領(lǐng)先于參考時鐘，則延遲時間被增加，輸出時鐘被推后，反之亦然，直到鑒相器2鑒定兩個時鐘信號同步，系統(tǒng)鎖定。
[0052]兩條延遲鏈多個延遲單元和多級補(bǔ)償延遲單元6 (Delayline)等距設(shè)置，以得到理想的占空比。
[0053]粗調(diào)鏈延遲單元7 (Delaycell CT)和細(xì)調(diào)鏈延遲單元8 (Delaycell FT)分別輸出的數(shù)據(jù)線為Bus結(jié)構(gòu)。
[0054]延遲單元余數(shù)鏈5中的延遲單元與粗調(diào)鏈延遲單元7 (Delaycell CT)結(jié)構(gòu)相同。
[0055]參考時鐘為一對差分時鐘。差分時鐘信號的金屬走線長度一樣。
[0056]輸出時鐘和參考時鐘的差鎖定在小于半個時鐘周期的范圍內(nèi)。
[0057]本發(fā)明還公開一種數(shù)字雙鏈延遲鎖相方法，包括如下步驟:
[0058]I)設(shè)置兩條延遲鏈，包括由多個延遲單元組成的延遲鏈和多級補(bǔ)償延遲單元6(Delayline)組成的補(bǔ)償鏈；
[0059]2)交錯顛倒設(shè)置每一個延遲單元的粗調(diào)鏈延遲單元7 (Delaycell CT)和細(xì)調(diào)鏈延遲單兀 8 (Delaycell FT);
[0060]3)參考時鐘從延遲鏈的第一個延遲單元輸入，先后經(jīng)過粗調(diào)鏈延遲單元7(Delaycell CT)和細(xì)調(diào)鏈延遲單元8 (Delaycell FT),然后進(jìn)入下一個延遲單元,粗調(diào)鏈延遲單元7 (Delaycell CT)輸入,細(xì)調(diào)鏈延遲單元8 (Delaycell FT)輸出，經(jīng)過延遲選擇3進(jìn)入鑒相器2或通過延遲單元余數(shù)鏈5進(jìn)入鑒相器2，同時，參考時鐘經(jīng)過補(bǔ)償鏈的多級補(bǔ)償延遲單元6 (Delayline),經(jīng)過延遲補(bǔ)償4進(jìn)入鑒相器2，由鑒相器2將補(bǔ)償鏈輸出時鐘與參考時鐘進(jìn)行比較，輸出鑒相結(jié)果；
[0061]4)根據(jù)該鑒相結(jié)果由鎖定控制單元I (LockControl)調(diào)整輸出時鐘，如果輸出時鐘領(lǐng)先于參考時鐘，則延遲時間被增加，輸出時鐘被推后，反之亦然，直到鑒相器2鑒定兩個時鐘信號同步，系統(tǒng)鎖定。
[0062]采用上述DDL的處理器或存儲器或者時鐘同步器件。
【權(quán)利要求】
1.一種數(shù)字雙鏈延遲鎖相環(huán)，其特征在于，該數(shù)字雙鏈延遲鎖相環(huán)包括延遲單元余數(shù)鏈、鑒相器、鎖定控制單元以及兩條延遲鏈，其中，兩條延遲鏈包括由多個延遲單元組成的延遲鏈和多級補(bǔ)償延遲單元組成的補(bǔ)償鏈，延遲單元包括交錯顛倒設(shè)置的粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元； 參考時鐘從延遲鏈的第一個延遲單元輸入，先后經(jīng)過粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元，然后進(jìn)入下一個延遲單元，粗調(diào)鏈延遲單元輸入，細(xì)調(diào)鏈延遲單元輸出，經(jīng)過延遲選擇進(jìn)入鑒相器或通過延遲單元余數(shù)鏈進(jìn)入鑒相器，同時，參考時鐘經(jīng)過補(bǔ)償鏈的多級補(bǔ)償延遲單元，經(jīng)過延遲補(bǔ)償進(jìn)入鑒相器，由鑒相器將補(bǔ)償鏈輸出時鐘與參考時鐘進(jìn)行比較，輸出鑒相結(jié)果，根據(jù)該鑒相結(jié)果由鎖定控制單元調(diào)整輸出時鐘，如果輸出時鐘領(lǐng)先于參考時鐘，則延遲時間被增加，輸出時鐘被推后，反之亦然，直到鑒相器鑒定兩個時鐘信號同步，系統(tǒng)鎖定。
2.如權(quán)利要求1所述數(shù)字雙鏈延遲鎖相環(huán)，其特征在于，兩條延遲鏈多個延遲單元和多級補(bǔ)償延遲單元等距設(shè)置，以得到理想的占空比。
3.如權(quán)利要求1所述數(shù)字雙鏈延遲鎖相環(huán)，其特征在于，粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元分別輸出的數(shù)據(jù)線為Bus結(jié)構(gòu)。
4.如權(quán)利要求1所述數(shù)字雙鏈延遲鎖相環(huán)，其特征在于，延遲單元余數(shù)鏈中的延遲單元與粗調(diào)鏈延遲單元結(jié)構(gòu)相同。
5.如權(quán)利要求1所述數(shù)字雙鏈延遲鎖相環(huán)，其特征在于，參考時鐘為一對差分時鐘。
6.如權(quán)利要求5所述數(shù)字雙鏈延遲鎖相環(huán)，其特征在于，差分時鐘信號的金屬走線長度一樣。
7.如權(quán)利要求1所述數(shù)字雙鏈延遲鎖相環(huán)，其特征在于，輸出時鐘和參考時鐘的差鎖定在小于半個時鐘周期的范圍內(nèi)。
8.一種數(shù)字雙鏈延遲鎖相方法，其特征在于，包括如下步驟: 1)設(shè)置兩條延遲鏈，包括由多個延遲單元組成的延遲鏈和多級補(bǔ)償延遲單元組成的補(bǔ)償鏈； 2)交錯顛倒設(shè)置每一個延遲單元的粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元； 3)參考時鐘從延遲鏈的第一個延遲單元輸入，先后經(jīng)過粗調(diào)鏈延遲單元和細(xì)調(diào)鏈延遲單元，然后進(jìn)入下一個延遲單元，粗調(diào)鏈延遲單元輸入，細(xì)調(diào)鏈延遲單元輸出，經(jīng)過延遲選擇進(jìn)入鑒相器或通過延遲單元余數(shù)鏈進(jìn)入鑒相器，同時，參考時鐘經(jīng)過補(bǔ)償鏈的多級補(bǔ)償延遲單元，經(jīng)過延遲補(bǔ)償進(jìn)入鑒相器，由鑒相器將補(bǔ)償鏈輸出時鐘與參考時鐘進(jìn)行比較，輸出鑒相結(jié)果； 4)根據(jù)該鑒相結(jié)果由鎖定控制單元調(diào)整輸出時鐘，如果輸出時鐘領(lǐng)先于參考時鐘，則延遲時間被增加，輸出時鐘被推后，反之亦然，直到鑒相器鑒定兩個時鐘信號同步，系統(tǒng)鎖定。
9.一種采用權(quán)利要求1-8任意一項的處理器或者存儲器。
10.一種采用權(quán)利要求1-8任意一項的時鐘同步器件。
【文檔編號】H03L7/181GK103780258SQ201410043906
【公開日】2014年5月7日 申請日期:2014年1月29日 優(yōu)先權(quán)日:2013年6月28日
【發(fā)明者】張昊, 楊宗仁 申請人:中國科學(xué)院計算技術(shù)研究所