時(shí)鐘延遲方法、裝置、延遲鎖相環(huán)及數(shù)字時(shí)鐘管理單元的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電子技術(shù)領(lǐng)域，尤其涉及一種時(shí)鐘延遲方法、裝置、延遲鎖相環(huán)及數(shù)字時(shí)鐘管理單元。
【背景技術(shù)】
[0002]現(xiàn)場(chǎng)可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)中存在數(shù)字時(shí)鐘管理(DCM)單元，主要提供三種功能:時(shí)鐘去歪斜、頻率合成和相移。其中的時(shí)鐘去歪斜由延遲鎖相環(huán)(DLL，Delayed Loop Lock)來實(shí)現(xiàn)。
[0003]輸入時(shí)鐘(CLKIN)在傳輸過程中，由于負(fù)載電容和時(shí)鐘分布網(wǎng)絡(luò)的影響，會(huì)導(dǎo)致到達(dá)各處的相位不一致，因而形成歪斜(Skew)。延遲鎖相環(huán)可以將輸入時(shí)鐘和輸出時(shí)鐘(CLKOUT)的相位對(duì)齊，消除歪斜。
[0004]現(xiàn)有延遲鎖相環(huán)將輸入時(shí)鐘和輸出時(shí)鐘的相位對(duì)齊的原理如下:鑒相器(PD)檢測(cè)CLKIN和CLKOUT的相位差，送到邏輯控制單元(Logic)，邏輯控制單元(Logic)輸出控制信號(hào)控制移位寄存器(Counter)的翻轉(zhuǎn)，移位寄存器(Counter)每翻轉(zhuǎn)一次，延遲線中被用到的延遲單元的數(shù)量增加或減少一個(gè)，相應(yīng)地，移位寄存器(Counter)每翻轉(zhuǎn)一次，則增加或減少一個(gè)延遲單元的延遲時(shí)間(以下將一個(gè)延遲單元的延遲時(shí)間簡(jiǎn)稱為單位延遲時(shí)間)，也就是說，現(xiàn)有技術(shù)是通過移位寄存器(Counter) —次一次的翻轉(zhuǎn)，逐次增加或減少一個(gè)單位延遲時(shí)間的方式來實(shí)現(xiàn)對(duì)齊，若延遲線中包括2N個(gè)延遲單元，移位寄存器(Counter)最多時(shí)候需要翻轉(zhuǎn)29欠，延遲線中的單位延遲時(shí)間通常非常小，如果為0.1ns，那么移位寄存器(Counter)每翻轉(zhuǎn)一次，增加或減少0.1ns的延遲時(shí)間。
[0005]當(dāng)CLKIN和CLKOUT相差較大的時(shí)候，采用上述現(xiàn)有技術(shù)，則需要移位寄存器轉(zhuǎn)多次才能實(shí)現(xiàn)時(shí)鐘對(duì)齊。例如在芯片面積較大的FPGA芯片中(如200萬(wàn)門的FPGA)，由于傳輸線的延遲和時(shí)鐘網(wǎng)絡(luò)寄生電容的影響，CLKIN和CLKOUT的相位差通常達(dá)到2ns，若CLKIN的頻率為100MHz，其周期為10ns，想要實(shí)現(xiàn)CLKIN和CLKOUT的相位對(duì)齊，則需要將CLKOUT向后推8ns，而延遲線中每一個(gè)延遲單元的能提供0.1ns的延遲，那么需要80個(gè)延遲單元提供延遲，即需要移位寄存器(Counter)翻轉(zhuǎn)80次，才能將CLKIN和CLKOUT的相位對(duì)齊，導(dǎo)致延遲鎖相環(huán)的鎖定時(shí)間很長(zhǎng)，鎖定速度慢，這將影響芯片系統(tǒng)的工作速度。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提供的時(shí)鐘延遲方法、裝置、延遲鎖相環(huán)及數(shù)字時(shí)鐘管理單元，解決輸入時(shí)鐘和輸出時(shí)鐘相差較大的情況下，如何快速實(shí)現(xiàn)輸入時(shí)鐘和輸出時(shí)鐘對(duì)齊的問題。
[0007]為解決上述技術(shù)問題，本發(fā)明采用以下技術(shù)方案:
[0008]一種時(shí)鐘延遲方法，其特征在于，包括:
[0009]步驟一、通過延遲線將輸入時(shí)鐘延遲Ti,得到輸出時(shí)鐘；
[0010]步驟二、比較所述輸入時(shí)鐘和輸出時(shí)鐘，若所述輸入時(shí)鐘滯后于輸出時(shí)鐘，則回到步驟一，重新通過延遲線將所述輸入時(shí)鐘延遲Ti+1，Ti+1為(?\+Τχ)/2，若所述輸入時(shí)鐘超前于輸出時(shí)鐘，則回到步驟一，重新通過所述延遲線將輸入時(shí)鐘延遲T' i+1，T' i+1為(VTi)/2 ;直到所述輸入時(shí)鐘和輸出時(shí)鐘對(duì)齊，輸出與所述輸入時(shí)鐘對(duì)齊的輸出時(shí)鐘；其中，Tj^T ^Ti以及T中，比Ti大且距離Ti最近的一個(gè)，T $ T ^Ti以及O中比T/J、且距離Ti最近的一個(gè)，T為所述延遲線的最大延遲時(shí)間。
[0011]一種時(shí)鐘延遲裝置，其特征在于，包括:
[0012]延遲處理單元，用于通過延遲線將輸入時(shí)鐘延遲Ti,得到輸出時(shí)鐘；在比較處理單元的比較結(jié)果為所述輸入時(shí)鐘滯后于輸出時(shí)鐘的條件下，重新通過延遲線將所述輸入時(shí)鐘延遲Ti+1，Ti+1為(?\+Τχ)/2，得到輸出時(shí)鐘；在比較處理單元的比較結(jié)果為所述輸入時(shí)鐘超前于輸出時(shí)鐘的條件下，重新通過所述延遲線將輸入時(shí)鐘延遲T' i+1，T' i+1為(?\+?\)/2，得到輸出時(shí)鐘；直到所述輸入時(shí)鐘和輸出時(shí)鐘對(duì)齊，輸出與所述輸入時(shí)鐘對(duì)齊的輸出時(shí)鐘；其中，TxSt 1至Ti以及τ中，比Ti大且距離Ti最近的一個(gè)，TyST 1至Ti以及ο中比τ/J、且距離Ti最近的一個(gè)，T為所述延遲線的最大延遲時(shí)間；
[0013]比較處理單元，用于比較所述輸入時(shí)鐘和輸出時(shí)鐘。
[0014]一種延遲鎖相環(huán)，其特征在于，包括:
[0015]邏輯控制單元，用于根據(jù)預(yù)設(shè)規(guī)則生成二進(jìn)制控制信號(hào)Ci;在鑒相單元的比較結(jié)果為所述輸入時(shí)鐘滯后于輸出時(shí)鐘的條件下，重新生成二進(jìn)制控制信號(hào)ci+1;在鑒相單元的比較結(jié)果為所述輸入時(shí)鐘超前于輸出時(shí)鐘的條件下，重新生成二進(jìn)制控制信號(hào)c' i+1;
[0016]延遲線控制單元，用于根據(jù)邏輯控制單元生成的二進(jìn)制控制信號(hào)Ci,控制延遲線將輸入時(shí)鐘延遲Ti,得到輸出時(shí)鐘；根據(jù)邏輯控制單元重新生成的二進(jìn)制控制信號(hào)ci+1控制所述延遲線重新將輸入時(shí)鐘延遲Ti+1，Ti+1為(?\+Τχ)/2，得到輸出時(shí)鐘；根據(jù)邏輯控制單元重新生成的二進(jìn)制控制信號(hào)C' i+1控制所述延遲線重新將輸入時(shí)鐘延遲T' i+1，T' i+1為(VTi)/2，得到輸出時(shí)鐘；直到所述輸入時(shí)鐘和輸出時(shí)鐘對(duì)齊，輸出與所述輸入時(shí)鐘對(duì)齊的輸出時(shí)鐘；其中，Tj^T ^ Ti以及T中，比Ti大且距離Ti最近的一個(gè)，T $ T ^ Ti以及O中比iyj、且距離T i最近的一個(gè)，T為所述延遲線的最大延遲時(shí)間；
[0017]鑒相單元，用于比較所述輸入時(shí)鐘和輸出時(shí)鐘，將比較結(jié)果輸出至邏輯控制單元。
[0018]一種數(shù)字時(shí)鐘管理單元，包括上述所述的時(shí)鐘延遲裝置，或者延遲鎖相環(huán)。
[0019]本發(fā)明提供的時(shí)鐘延遲方法、裝置、延遲鎖相環(huán)及數(shù)字時(shí)鐘管理單元，在延遲凡后得到的輸出時(shí)鐘與輸入時(shí)鐘沒有對(duì)齊的情況下，若輸入時(shí)鐘滯后于輸出時(shí)鐘，則說明凡不夠，在凡與T x (1；為T 1至T i以及T中，比T 1大且距離T i最近的一個(gè)，T為延遲線的最大延遲時(shí)間)這一區(qū)間取中間值(?\+τχ)/2進(jìn)行重新延遲，若輸入時(shí)鐘超前于輸出時(shí)鐘，則說明Ti過大，在T y(T3 T連T i以及O中比T /j、且距離T i最近的一個(gè))與T在一區(qū)間取中間值(Ty+Ti)/2進(jìn)行重新延遲，因此，本發(fā)明采用的是二分式逐次逼近的方式來實(shí)現(xiàn)對(duì)齊，相比現(xiàn)有技術(shù)中逐個(gè)增加或減少單位延遲時(shí)間的方式，由最多需要2NA時(shí)鐘周期降至最多需要N個(gè)時(shí)鐘周期，在輸入時(shí)鐘和輸出時(shí)鐘相差較大的情況下，加快了 DLL的鎖定速度，提高了芯片系統(tǒng)的工作速度。
[0020]進(jìn)一步地，本發(fā)明還設(shè)計(jì)了二進(jìn)制控制信號(hào)Ci的生成機(jī)制，根據(jù)本發(fā)明設(shè)計(jì)的機(jī)制，所生成的二進(jìn)制控制信號(hào)Ci,在延遲Ti后得到的輸出時(shí)鐘與輸入時(shí)鐘沒有對(duì)齊的情況下，能夠準(zhǔn)確的控制延遲線的延遲時(shí)間，實(shí)現(xiàn)上述二分式逐次逼近的對(duì)齊方式。相應(yīng)地，本發(fā)明設(shè)計(jì)的邏輯控制單元的電路結(jié)構(gòu)僅由少量的觸發(fā)器即可實(shí)現(xiàn)，其輸出直接控制延遲線，較現(xiàn)有的由移位寄存器、格雷碼轉(zhuǎn)換器、格雷碼譯碼器構(gòu)成的邏輯控制單元相比，結(jié)構(gòu)更簡(jiǎn)單，實(shí)現(xiàn)技術(shù)難度小、風(fēng)險(xiǎn)低。
【附圖說明】
[0021]圖1為本發(fā)明一實(shí)施例提供的時(shí)鐘延遲裝置的示意圖；
[0022]圖2為本發(fā)明一實(shí)施例提供的延遲鎖相環(huán)的示意圖；
[0023]圖3為圖2所示延遲鎖相環(huán)中邏輯控制單元的示意圖；
[0024]圖4為本發(fā)明一實(shí)施例提供的各信號(hào)的相位示意圖；
[0025]圖5為與圖4不同的另一種相位示意圖；
[0026]圖6為與圖4、5不同的另一種相位示意圖。
【具體實(shí)施方式】
[0027]本發(fā)明為了提高輸入時(shí)鐘與輸出時(shí)鐘的對(duì)齊速度，加快了 DLL的鎖定速度，提出如下構(gòu)思:在延遲Ti后得到的輸出時(shí)鐘與輸入時(shí)鐘相比，輸入時(shí)鐘仍滯后于輸出時(shí)鐘的情況下，重新通過延遲線將輸入時(shí)鐘延遲Ti+1，Ti+1為(T ,+Tx) /2，輸入時(shí)鐘仍超前于輸出時(shí)鐘的情況下，重新通過延遲線將輸入時(shí)鐘延遲T' i+1，T' i+1為(?\+?\)/2，以此類推，直到輸入時(shí)鐘和輸出時(shí)鐘對(duì)齊。輸入時(shí)鐘仍滯后于輸出時(shí)鐘的情況，則說明延遲Ti還不夠，因此在凡與Tx這一區(qū)間取中間值(?\+Τχ)/2重新進(jìn)行延遲，輸入時(shí)鐘仍超前于輸出時(shí)鐘的情況，則說明延遲Ti過大，因此在T々T i這一區(qū)間取中間值(T ,Ti) /2重新進(jìn)行延遲，以此類推，不對(duì)齊的情況下繼續(xù)對(duì)對(duì)應(yīng)的區(qū)間進(jìn)行二分，直到輸入時(shí)鐘和輸出時(shí)鐘對(duì)齊，本發(fā)明采用這種二分式逐次逼近的方式，區(qū)別于現(xiàn)有技術(shù)中逐個(gè)增加或減少延遲線的單位延遲時(shí)間的方式，最多需要N個(gè)時(shí)鐘周期便可實(shí)現(xiàn)對(duì)齊，在輸入時(shí)鐘和輸出時(shí)鐘相差較大的情況下，相比現(xiàn)有技術(shù)能夠明顯加快DLL