用于并行信號(hào)的對(duì)齊的技術(shù)的制作方法
【專利摘要】串行通道中的每個(gè)接收器電路均生成與主時(shí)鐘信號(hào)對(duì)齊的同步時(shí)鐘信號(hào)以允許無(wú)損壞地將數(shù)據(jù)同步傳送到主時(shí)鐘域上。每個(gè)接收器電路中的串并轉(zhuǎn)換器電路響應(yīng)于同步時(shí)鐘信號(hào)中的一個(gè)同步時(shí)鐘信號(hào)將串行數(shù)據(jù)信號(hào)轉(zhuǎn)換為并行數(shù)據(jù)信號(hào)。相位檢測(cè)電路基于同步時(shí)鐘信號(hào)和主時(shí)鐘信號(hào)之間的相位偏移生成相移的指示。時(shí)鐘信號(hào)生成電路基于相移的指示提供對(duì)同步時(shí)鐘信號(hào)的相位的調(diào)節(jié)。串并轉(zhuǎn)換器電路基于對(duì)同步時(shí)鐘信號(hào)的相位的調(diào)節(jié)來(lái)調(diào)節(jié)由并行數(shù)據(jù)信號(hào)所指示的比特的位置。
【專利說(shuō)明】用于并行信號(hào)的對(duì)齊的技術(shù)
【技術(shù)領(lǐng)域】
[0001]本公開(kāi)涉及電子電路，并且更具體地涉及用于并行信號(hào)的對(duì)齊的技術(shù)。
【背景技術(shù)】
[0002]數(shù)據(jù)通常以高數(shù)據(jù)速率在集成電路之間被串行傳送。當(dāng)需要比所希望的串行數(shù)據(jù)速率更大的帶寬時(shí)，數(shù)據(jù)通過(guò)分配被散布在多個(gè)串行數(shù)據(jù)流上，在給定的介質(zhì)上被運(yùn)送并且在接收端被匯集。被傳送經(jīng)過(guò)介質(zhì)的每個(gè)串行數(shù)據(jù)流可能經(jīng)歷不同的傳播延遲，使得每個(gè)串行數(shù)據(jù)流失去與形成鏈接的其它串行數(shù)據(jù)流相關(guān)聯(lián)的對(duì)齊。
[0003]集成電路接收來(lái)自另一集成電路的串行數(shù)據(jù)信號(hào)。接收集成電路可以將串行數(shù)據(jù)信號(hào)中的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)以允許數(shù)字邏輯以較低的速度進(jìn)行操作。例如，接收集成電路可以將傳入的串行數(shù)據(jù)信號(hào)轉(zhuǎn)換成并行數(shù)據(jù)的連續(xù)字節(jié)或字。并行數(shù)據(jù)具有比串行數(shù)據(jù)低的數(shù)據(jù)速率。并行數(shù)據(jù)以比用于對(duì)串行數(shù)據(jù)進(jìn)行采樣的時(shí)鐘頻率低的時(shí)鐘頻率被存儲(chǔ)在接收集成電路中。

【發(fā)明內(nèi)容】

[0004]根據(jù)一些實(shí)施例，多個(gè)串并轉(zhuǎn)換器電路將多個(gè)串行數(shù)據(jù)信號(hào)轉(zhuǎn)換成每個(gè)均具有其自己的同步時(shí)鐘信號(hào)的多個(gè)并行數(shù)據(jù)信號(hào)。多個(gè)相位檢測(cè)器電路被用于生成主時(shí)鐘信號(hào)與每個(gè)同步時(shí)鐘信號(hào)之間的相位偏移的指示。針對(duì)每個(gè)串行通道，控制電路基于主時(shí)鐘信號(hào)與該通道中的同步時(shí)鐘信號(hào)之間的相位偏移的指示生成相移的指示。時(shí)鐘信號(hào)生成電路基于相移的指示提供對(duì)同步時(shí)鐘信號(hào)的相位的調(diào)節(jié)。串并轉(zhuǎn)換器電路通過(guò)對(duì)同步時(shí)鐘信號(hào)的相位的調(diào)節(jié)來(lái)調(diào)節(jié)累積的串行比特何時(shí)被傳送到主時(shí)鐘信號(hào)的域。存儲(chǔ)電路響應(yīng)于主時(shí)鐘信號(hào)存儲(chǔ)并行數(shù)據(jù)信號(hào)的值。
[0005]根據(jù)其它實(shí)施例，串并轉(zhuǎn)換器電路、相位檢測(cè)器電路和控制電路使得由串行通道中的接收器電路生成的同步時(shí)鐘信號(hào)中的每個(gè)同步時(shí)鐘信號(hào)與主時(shí)鐘信號(hào)更緊密地對(duì)齊，以允許無(wú)損壞地將數(shù)據(jù)同步傳送到主時(shí)鐘域上。每個(gè)同步時(shí)鐘信號(hào)與主時(shí)鐘信號(hào)之間的偏移由相應(yīng)的串行通道中的字對(duì)齊電路中的存儲(chǔ)電路的建立和保持時(shí)間決定。因此，每個(gè)串行通道響應(yīng)于主時(shí)鐘信號(hào)存儲(chǔ)并行數(shù)據(jù)信號(hào)中的比特的準(zhǔn)確值。由串行通道中的接收器電路生成的同步時(shí)鐘信號(hào)在比特周期內(nèi)與彼此對(duì)齊。此外，串行數(shù)據(jù)信號(hào)中的比特被轉(zhuǎn)換為具有減少的延遲的并行信號(hào)，并且由接收器電路生成的并行數(shù)據(jù)信號(hào)是字對(duì)齊的。因此，由接收器電路所生成的并行數(shù)據(jù)信號(hào)相對(duì)于彼此被進(jìn)行抗扭斜處理。
[0006]根據(jù)進(jìn)一步實(shí)施例，串并轉(zhuǎn)換器電路將串行數(shù)據(jù)信號(hào)轉(zhuǎn)換為第一并行數(shù)據(jù)信號(hào)。桶形移位器電路基于第一并行數(shù)據(jù)信號(hào)生成第二并行數(shù)據(jù)信號(hào)。桶形移位器電路包括多路復(fù)用器電路，該多路復(fù)用器電路對(duì)由第二并行數(shù)據(jù)信號(hào)指示的比特相對(duì)于用于表示字邊界的預(yù)定圖案的對(duì)齊進(jìn)行移位。每個(gè)多路復(fù)用器電路可以通過(guò)多個(gè)比特相對(duì)通過(guò)單個(gè)比特的粒度進(jìn)行調(diào)節(jié)或者被刪除。對(duì)串并數(shù)據(jù)傳輸?shù)牟倏v可以與并行域桶形移位器相組合地被使用。[0007]本發(fā)明的各種目的、特征和優(yōu)點(diǎn)在考慮到以下的詳細(xì)描述和附圖的情況下將變得清楚。
【專利附圖】

【附圖說(shuō)明】
[0008]圖1圖示了根據(jù)本發(fā)明的實(shí)施例的將數(shù)據(jù)在串行和并行之間進(jìn)行轉(zhuǎn)換的多通道高速串行接口(HSSI)電路的示例。
[0009]圖2圖示了根據(jù)本發(fā)明的實(shí)施例的用于一個(gè)通道的接收器電路的示例。
[0010]圖3圖示了根據(jù)本發(fā)明的實(shí)施例的圖2的解串器電路的示例。
[0011]圖4圖示了根據(jù)本發(fā)明的實(shí)施例的圖3的控制和存儲(chǔ)邏輯電路的示例。
[0012]圖5圖示了根據(jù)本發(fā)明的實(shí)施例的圖2的控制電路的示例。
[0013]圖6A圖示了根據(jù)本發(fā)明的實(shí)施例的圖5的UP采樣器電路的示例。
[0014]圖6B圖示了根據(jù)本發(fā)明的實(shí)施例的圖5的DN采樣器電路的示例。
[0015]圖7A圖示了根據(jù)本發(fā)明的實(shí)施例、當(dāng)主時(shí)鐘信號(hào)的相位超前于低速時(shí)鐘信號(hào)的相位時(shí)圖2和圖5中所示的信號(hào)中的一些信號(hào)的示例性波形。
[0016]圖7B圖示了根據(jù)本發(fā)明的實(shí)施例、當(dāng)?shù)退贂r(shí)鐘信號(hào)的相位超前于主時(shí)鐘信號(hào)的相位時(shí)圖2和圖5中所示的信號(hào)中的一些信號(hào)的示例性波形。
[0017]圖8A圖示了根據(jù)本發(fā)明的實(shí)施例的字對(duì)齊電路的示例。
[0018]圖SB圖示了根據(jù)本發(fā)明的可替換實(shí)施例的字對(duì)齊電路的另一示例。
[0019]圖9圖示了根據(jù)本發(fā)明的實(shí)施例的圖案檢測(cè)器電路的示例。
[0020]圖10圖示了根據(jù)本發(fā)明的實(shí)施例的圖8A和圖8B的桶形移位器電路的示例。
[0021]圖11圖示了根據(jù)本發(fā)明的實(shí)施例的圖8A和圖8B的桶形移位器電路中的存儲(chǔ)電路的示例。
[0022]圖12圖示了根據(jù)本發(fā)明的實(shí)施例的圖8A和圖SB的桶形移位器電路中的選擇器電路的示例。
[0023]圖13圖示了根據(jù)本發(fā)明的可替換實(shí)施例的圖8A和圖8B的桶形移位器電路中的選擇器電路的另一示例。
[0024]圖14圖示了根據(jù)本發(fā)明的實(shí)施例的圖8A和圖8B的桶形移位器電路的另一示例。
[0025]圖15圖示了根據(jù)本發(fā)明的實(shí)施例的針對(duì)被選擇的數(shù)據(jù)信號(hào)ZN的示例性波形。
[0026]圖16是可以包括本發(fā)明的實(shí)施例的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的簡(jiǎn)化的部分框圖。
[0027]圖17圖示了可以體現(xiàn)本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)的框圖。
【具體實(shí)施方式】
[0028]圖1圖示了根據(jù)本發(fā)明的實(shí)施例的將數(shù)據(jù)在串行與并行之間進(jìn)行轉(zhuǎn)換的包含多個(gè)通道的高速串行接口(HSSI)電路100的示例。HSSI電路100包括接收器電路101、103、105和107。HSSI電路100還包括發(fā)送器電路102、104、106和108。圖1還圖示了協(xié)議邏輯電路110。HSSI100和協(xié)議邏輯電路110在集成電路中。作為不意在進(jìn)行限制的示例，集成電路可以是現(xiàn)場(chǎng)可編程門(mén)陣列，并且協(xié)議邏輯電路110可以包括可編程邏輯電路。
[0029]接收器電路101、103、105和107從包含HSSI100的集成電路外部的源相應(yīng)地接收4個(gè)串行數(shù)據(jù)信號(hào)DSINA、DSINB、DSINC和DSIND。主周期性時(shí)鐘信號(hào)MSTCLK被提供至每個(gè)接收器電路101、103、105和107的輸入。每個(gè)接收器電路101、103、105和107生成時(shí)鐘信號(hào)RDCLK，如以下所描述的。主時(shí)鐘信號(hào)MSTCLK具有與時(shí)鐘信號(hào)RDCLK相同的頻率。
[0030]在實(shí)施例中，主時(shí)鐘信號(hào)MSTCLK由時(shí)鐘信號(hào)RDCLK中的一個(gè)導(dǎo)出。例如，由接收器電路101生成的時(shí)鐘信號(hào)RDCLK可以被用作主時(shí)鐘信號(hào)MSTCLK。在該示例中，由接收器電路101生成的時(shí)鐘信號(hào)RDCLK與時(shí)鐘信號(hào)MSTCLK對(duì)齊。在該示例中，接收器電路101沒(méi)有如圖2中所示的相位檢測(cè)器或者如圖5中所示的相位評(píng)估和相位調(diào)節(jié)電路系統(tǒng)。根據(jù)另一實(shí)施例，外部電路系統(tǒng)減少時(shí)鐘信號(hào)RDCLK中的一個(gè)中的抖動(dòng)以生成被用作MSTCLK的時(shí)鐘信號(hào)。在該實(shí)施例中，附加的相位調(diào)節(jié)電路系統(tǒng)被用于減少由外部電路系統(tǒng)生成的MSTCLK中的相位延遲。
[0031]接收器電路101、103、105和107響應(yīng)于時(shí)鐘信號(hào)MSTCLK分別將4個(gè)串行數(shù)據(jù)信號(hào) DSINA、DSINB、DSINC 和 DSIND 轉(zhuǎn)換為 4 組并行數(shù)據(jù)信號(hào) DPINA、DPINB、DPINC 和 DPIND。每組并行數(shù)據(jù)信號(hào)DPINA、DPINB、DPINC和DPIND包括兩個(gè)或更多個(gè)并行信號(hào)。
[0032]協(xié)議邏輯電路110生成4組并行數(shù)據(jù)信號(hào)DPOUTA、DPOUTB、DPOUTC和DP0UTD。每組并行數(shù)據(jù)信號(hào)DPOUTA、DPOUTB、DPOUTC和DPOUTD包括兩個(gè)或更多個(gè)并行信號(hào)。發(fā)送器電路102、104、106和108分別將4組并行數(shù)據(jù)信號(hào)DPOUTA、DPOUTB、DPOUTC和DPOUTD轉(zhuǎn)換為4 個(gè)串行數(shù)據(jù)信號(hào) DSOUTA、DSOUTB, DSOUTC 和 DSUTD。
[0033]圖2圖示了根據(jù)本發(fā)明的實(shí)施例的接收器電路200的示例。接收器電路200是圖1中所示的接收器電路101、103、105和107的每個(gè)的示例。在實(shí)施例中，接收器電路101、103、105和107的每個(gè)包括接收器電路200的實(shí)例。
[0034]接收器電路200包括時(shí)鐘數(shù)據(jù)恢復(fù)(⑶R)電路201、解串器電路202、相位檢測(cè)器電路203、控制電路204和字對(duì)齊電路205。單個(gè)串行數(shù)據(jù)信號(hào)DSIN被提供至?xí)r鐘數(shù)據(jù)恢復(fù)電路201的輸入。串行數(shù)據(jù)信號(hào)DSIN包含串行比特，包括數(shù)據(jù)比特和協(xié)議比特。串行數(shù)據(jù)信號(hào)DSIN可以例如是接收器電路101、103、105和107中的相應(yīng)的一個(gè)接收器電路中的串行數(shù)據(jù)信號(hào)DSINA、DSINB、DSINC和DSIND中的一個(gè)。
[0035]時(shí)鐘數(shù)據(jù)恢復(fù)電路201基于串行數(shù)據(jù)信號(hào)DSIN生成恢復(fù)的時(shí)鐘信號(hào)HFCLK。時(shí)鐘數(shù)據(jù)恢復(fù)電路201還可以基于串行數(shù)據(jù)信號(hào)DSIN生成其它恢復(fù)的時(shí)鐘信號(hào)。時(shí)鐘數(shù)據(jù)恢復(fù)電路201可以利用例如振動(dòng)器電路來(lái)生成恢復(fù)的時(shí)鐘信號(hào)?？梢员挥迷跁r(shí)鐘數(shù)據(jù)恢復(fù)電路201中的時(shí)鐘數(shù)據(jù)恢復(fù)電路的示例在2012年3月15日公布的共同轉(zhuǎn)讓的美國(guó)專利申請(qǐng)2012/0063556中被描述，該美國(guó)專利申請(qǐng)的全部?jī)?nèi)容通過(guò)引用被合并于此。
[0036]時(shí)鐘數(shù)據(jù)恢復(fù)電路201包括將串行數(shù)據(jù)信號(hào)DSIN轉(zhuǎn)換為偶數(shù)數(shù)據(jù)信號(hào)DEV和奇數(shù)數(shù)據(jù)信號(hào)DOD的采樣器電路。DEV和DOD信號(hào)包括響應(yīng)于時(shí)鐘信號(hào)HFCLK分別在串行數(shù)據(jù)信號(hào)DSIN的偶數(shù)和奇數(shù)比特周期中被采樣的比特。偶數(shù)數(shù)據(jù)信號(hào)DEV和奇數(shù)數(shù)據(jù)信號(hào)DOD被提供至解串器電路202的輸入。解串器電路202的示例性實(shí)施例在2011年7月19日發(fā)布的共同轉(zhuǎn)讓的美國(guó)專利7，982，639中被公開(kāi)，該美國(guó)專利的全部?jī)?nèi)容通過(guò)引用被合并于此。
[0037]圖3圖示了根據(jù)本發(fā)明的實(shí)施例的解串器電路202的示例。解串器電路202包括串進(jìn)并出(SIPO)移位寄存器電路301-302、寄存器電路303-304、可變分頻器電路305以及控制和存儲(chǔ)邏輯電路306。SIPO移位寄存器電路301和302的每個(gè)包括被串聯(lián)耦接在一起的5個(gè)觸發(fā)器(FF)電路。每個(gè)寄存器電路303和304包括5個(gè)觸發(fā)器(FF)電路。觸發(fā)器電路是存儲(chǔ)電路。
[0038]時(shí)鐘信號(hào)HFCLK被提供至SIPO移位寄存器電路301-302的每個(gè)中的5個(gè)觸發(fā)器電路中的每個(gè)觸發(fā)器電路的時(shí)鐘輸入以及被提供至可變分頻器電路305的輸入。由CDR電路201生成的偶數(shù)數(shù)據(jù)信號(hào)DEV和奇數(shù)數(shù)據(jù)信號(hào)DOD被相應(yīng)地提供至SIPO移位寄存器電路301和302的輸入。
[0039]可變分頻器電路305響應(yīng)于時(shí)鐘信號(hào)HFCLK生成周期性同步時(shí)鐘信號(hào)RDCLK?？勺兎诸l器電路305將雙沿時(shí)鐘信號(hào)HFCLK的頻率除以4以生成單沿時(shí)鐘信號(hào)RDCLK的頻率。可變分頻器電路305使得時(shí)鐘信號(hào)RDCLK的頻率為時(shí)鐘信號(hào)HFCLK的頻率的四分之一。可變分頻器電路305使得時(shí)鐘信號(hào)RDCLK具有50%的占空比。時(shí)鐘信號(hào)RDCLK也被稱為低速時(shí)鐘信號(hào)，并且時(shí)鐘信號(hào)HFCLK也被稱為高速時(shí)鐘信號(hào)。解串器電路202針對(duì)RDCLK的每個(gè)上升沿執(zhí)行到RDCLK時(shí)鐘域上的8比特傳送的同步對(duì)齊，如下面所描述的。
[0040]解串器電路202具有串并轉(zhuǎn)換器電路，該電路響應(yīng)于時(shí)鐘信號(hào)HFCLK將偶數(shù)和奇數(shù)數(shù)據(jù)信號(hào)DEV和DOD中的串行比特轉(zhuǎn)換為并行數(shù)據(jù)信號(hào)DPRL中的并行比特。根據(jù)各種實(shí)施例，解串器電路202可以將數(shù)據(jù)信號(hào)DEV和DOD轉(zhuǎn)換為4個(gè)、8個(gè)、16個(gè)、32個(gè)、64個(gè)或者128個(gè)并行數(shù)據(jù)信號(hào)DPRL。
[0041 ] 在圖3的示例中，串并轉(zhuǎn)換器電路包括SIPO移位寄存器電路301-302、寄存器電路303-304以及控制和存儲(chǔ)邏輯電路306。SIPO移位寄存器電路301-302將數(shù)據(jù)信號(hào)DEV和DOD轉(zhuǎn)換為10個(gè)并行數(shù)據(jù)信號(hào)DSP0-DSP9。偶數(shù)數(shù)據(jù)信號(hào)DEV被提供至SIPO移位寄存器電路301的數(shù)據(jù)輸入，并且奇數(shù)數(shù)據(jù)信號(hào)DOD被提供至SIPO移位寄存器電路302的數(shù)據(jù)輸入。
[0042]由數(shù)據(jù)信號(hào)DEV所指示的比特響應(yīng)于時(shí)鐘信號(hào)HFCLK被串行移位至SIPO移位寄存器電路301中的5個(gè)觸發(fā)器電路中。由數(shù)據(jù)信號(hào)DEV所指示的附加比特響應(yīng)于時(shí)鐘信號(hào)HFCLK的每個(gè)上升沿被串行移位至SIPO移位寄存器電路301中。存儲(chǔ)在SIPO移位寄存器電路301中的5個(gè)觸發(fā)器電路的輸出處的信號(hào)被稱為信號(hào)DSP0、DSP2、DSP4、DSP6和DSP8。信號(hào)DSP0、DSP2、DSP4、DSP6和DSP8指示從數(shù)據(jù)信號(hào)DEV接收的5個(gè)比特。信號(hào)DSP0、DSP2、DSP4、DSP6和DSP8中的每一個(gè)被提供至寄存器電路303中的5個(gè)觸發(fā)器中的不同的一個(gè)觸發(fā)器的數(shù)據(jù)輸入，如圖3所示。時(shí)鐘信號(hào)RDCLK被提供至寄存器電路303中的5個(gè)觸發(fā)器中的每一個(gè)觸發(fā)器的時(shí)鐘輸入。寄存器電路303中的5個(gè)觸發(fā)器為響應(yīng)于時(shí)鐘信號(hào)RDCLK的每個(gè)上升沿的單沿觸發(fā)器。寄存器電路303中的5個(gè)觸發(fā)器響應(yīng)于時(shí)鐘信號(hào)RDCLK中的每個(gè)上升沿將在它們的輸出處的信號(hào)DSP0、DSP2、DSP4、DSP6和DSP8所指示的5個(gè)比特相應(yīng)地存儲(chǔ)在信號(hào)DPXO、DPX2、DPX4、DPX6和DPX8中。
[0043]由數(shù)據(jù)信號(hào)DOD所指示的比特響應(yīng)于時(shí)鐘信號(hào)HFCLK被串行移位到SIPO移位寄存器電路302中的5個(gè)觸發(fā)器電路中。由數(shù)據(jù)信號(hào)DOD所指示的附加比特響應(yīng)于時(shí)鐘信號(hào)HFCLK的每個(gè)上升沿被串行移位至SIPO移位寄存器電路302中。存儲(chǔ)在SIPO移位寄存器電路302中的5個(gè)觸發(fā)器電路的輸出處的信號(hào)被稱為信號(hào)DSP1、DSP3、DSP5、DSP7和DSP9。信號(hào)DSPU DSP3、DSP5、DSP7和DSP9指示從數(shù)據(jù)信號(hào)DOD接收的5個(gè)比特。信號(hào)DSPUDSP3、DSP5、DSP7和DSP9中的每一個(gè)被提供至寄存器電路304中的5個(gè)觸發(fā)器中的不同的一個(gè)觸發(fā)器的數(shù)據(jù)輸入，如圖3中所示。時(shí)鐘信號(hào)RDCLK被提供至寄存器電路304中的5個(gè)觸發(fā)器中的每一個(gè)觸發(fā)器的時(shí)鐘輸入。寄存器電路304中的5個(gè)觸發(fā)器為響應(yīng)于時(shí)鐘信號(hào)RDCLK的每個(gè)上升沿的單沿觸發(fā)器。寄存器電路304中的5個(gè)觸發(fā)器響應(yīng)于時(shí)鐘信號(hào)RDCLK的每個(gè)上升沿將在它們的輸出處的信號(hào)DSP1、DSP3、DSP5、DSP7和DSP9所指示的5個(gè)比特相應(yīng)地存儲(chǔ)在信號(hào)DPX1、DPX3、DPX5、DPX7和DPX9中。
[0044]當(dāng)時(shí)鐘信號(hào)RDCLK的頻率是時(shí)鐘信號(hào)HFCLK的頻率的四分之一時(shí)，時(shí)鐘信號(hào)RDCLK的每個(gè)周期具有與時(shí)鐘信號(hào)HFCLK的四個(gè)周期相同的持續(xù)時(shí)間。因此，由信號(hào)DPXO所指示的比特是時(shí)鐘信號(hào)RDCLK的前一個(gè)周期中的信號(hào)DPX8所指示的比特的重復(fù)，并且由信號(hào)DPXl所指示的比特是時(shí)鐘信號(hào)RDCLK的前一個(gè)周期中的信號(hào)DPX9所指示的比特的重復(fù)。例如，如果數(shù)據(jù)信號(hào)DEV和DOD的數(shù)據(jù)速率為8Gbps，HFCLK為4GHz并且RDCLK為1GHz，則電路303-304響應(yīng)于時(shí)鐘信號(hào)RDCLK的每個(gè)上升沿在信號(hào)DPX2-DPX9中提供8個(gè)獨(dú)特的比特。
[0045]可變分頻器305也基于周跳信號(hào)CYCSLP中的每個(gè)脈沖改變時(shí)鐘信號(hào)RDCLK的周期和相位。響應(yīng)于周跳信號(hào)CYCSLP中的每個(gè)脈沖，可變分頻器電路305使時(shí)鐘信號(hào)RDCLK的周期增大時(shí)鐘信號(hào)HFCLK的一個(gè)周期，生成具有與時(shí)鐘信號(hào)HFCLK的5個(gè)周期相同的持續(xù)時(shí)間的時(shí)鐘信號(hào)RDCLK的一個(gè)拉長(zhǎng)的周期。在時(shí)鐘信號(hào)RDCLK的拉長(zhǎng)的周期期間，在時(shí)鐘信號(hào)RDCLK中的下一個(gè)上升沿之前，來(lái)自信號(hào)DEV的5個(gè)新的比特被串行移位到移位寄存器301中，并且來(lái)自信號(hào)DOD的5個(gè)新的比特被串行移位到移位寄存器302中。因此，在由時(shí)鐘信號(hào)RDCLK的每個(gè)拉長(zhǎng)的周期之后的信號(hào)DPX0-DPX9所指示的10個(gè)比特相對(duì)于由時(shí)鐘信號(hào)RDCLK的前一個(gè)周期中的信號(hào)DPX0-DPX9所指示的10個(gè)比特而言是獨(dú)特的。因而，由時(shí)鐘信號(hào)RDCLK的每個(gè)拉長(zhǎng)的周期之后的信號(hào)DPX0-DPX9所指示的10個(gè)比特不包含任何重復(fù)比特。
[0046]信號(hào)DPX0-DPX9被提供至控制和存儲(chǔ)邏輯電路306的輸入。控制和存儲(chǔ)邏輯電路306響應(yīng)于時(shí)鐘信號(hào)RDCLK基于信號(hào)DPX0-DPX9生成并行數(shù)據(jù)信號(hào)DPRL，如下所述。
[0047]圖4圖示了根據(jù)本發(fā)明的實(shí)施例的控制和存儲(chǔ)邏輯電路306的示例。控制和存儲(chǔ)邏輯電路306包括解復(fù)用器電路401、寄存器電路402和計(jì)數(shù)器電路403。計(jì)數(shù)器電路403生成選擇計(jì)數(shù)信號(hào)SCN。選擇計(jì)數(shù)信號(hào)SCN被提供至解復(fù)用器電路401的選擇輸入。計(jì)數(shù)器電路403響應(yīng)于時(shí)鐘信號(hào)RDCLK的每個(gè)上升沿改變選擇計(jì)數(shù)信號(hào)SCN的二進(jìn)制值。
[0048]寄存器電路303-304的10個(gè)輸出數(shù)據(jù)信號(hào)DPX0-DPX9被提供至解復(fù)用器電路401的10個(gè)解復(fù)用輸入。解復(fù)用器電路401生成包括例如并行輸出數(shù)據(jù)信號(hào)DMX0-DMX9的10個(gè)并行輸出數(shù)據(jù)信號(hào)的倍數(shù)。例如，解復(fù)用器電路401可以生成10、20、30、40、50等等個(gè)并行輸出數(shù)據(jù)信號(hào)。解復(fù)用器電路401連續(xù)且循環(huán)地響應(yīng)于選擇計(jì)數(shù)信號(hào)SCN將由數(shù)據(jù)信號(hào)DPX0-DPX9所指示的比特提供至每個(gè)具有10個(gè)并行輸出數(shù)據(jù)信號(hào)DMX0-DMX9等的連續(xù)組。
[0049]作為示例，由數(shù)據(jù)信號(hào)DPX0-DPX9指示的第一組10個(gè)并行比特被相應(yīng)地提供至輸出數(shù)據(jù)信號(hào)DMX0-DMX9。由數(shù)據(jù)信號(hào)DPX0-DPX9指示的第二組10個(gè)并行比特被相應(yīng)地提供至輸出數(shù)據(jù)信號(hào)DMX10-DMX19。由數(shù)據(jù)信號(hào)DPX0-DPX9指示的第三組10個(gè)并行比特被相應(yīng)地提供至輸出數(shù)據(jù)信號(hào)DMX20-DMX29，并且依此類(lèi)推直到信號(hào)DPX0-DPX9中的并行比特已被提供至解復(fù)用器電路401的所有并行輸出數(shù)據(jù)信號(hào)為止。之后，由數(shù)據(jù)信號(hào)DPX0-DPX9指示的下一組10個(gè)并行比特被相應(yīng)地提供至輸出數(shù)據(jù)信號(hào)DMX0-DMX9，并且該過(guò)程按上述方式重復(fù)。[0050]解復(fù)用器電路401的并行輸出數(shù)據(jù)信號(hào)DMX0-DMX9等被提供至寄存器電路402的輸入。寄存器電路402包括響應(yīng)于時(shí)鐘信號(hào)RDCLK的每個(gè)上升沿存儲(chǔ)解復(fù)用器電路401的并行輸出數(shù)據(jù)信號(hào)DMX0-DMX9等的觸發(fā)器。寄存器電路402還包括響應(yīng)于時(shí)鐘信號(hào)RDCLK的每個(gè)上升沿存儲(chǔ)并行輸出數(shù)據(jù)信號(hào)DPRL的觸發(fā)器。寄存器電路402只將解復(fù)用器電路401的每組10個(gè)并行輸出數(shù)據(jù)信號(hào)中的8個(gè)并行數(shù)據(jù)信號(hào)所指示的8個(gè)并行比特提供至并行輸出數(shù)據(jù)信號(hào)DPRL。寄存器電路402不將從解復(fù)用器電路401的每組10個(gè)并行輸出數(shù)據(jù)信號(hào)中的信號(hào)DPX0-DPX1接收的2個(gè)比特提供至并行輸出數(shù)據(jù)信號(hào)DPRL。
[0051]例如，寄存器電路402只將由并行數(shù)據(jù)信號(hào)DMX2-DMX9、DMX12-DMX19、DMX22-DMX29等所指示的并行比特提供至并行輸出數(shù)據(jù)信號(hào)DPRL。由解復(fù)用器電路401的余下的并行輸出數(shù)據(jù)信號(hào)DMX0-DMX1、DMXIO-DMXIK DMX20-DMX21等所指示的比特不被提供給任意并行輸出數(shù)據(jù)信號(hào)DPRL。因而，由并行輸出數(shù)據(jù)信號(hào)DMX0-DMX1、DMX10-DMX11、DMX20-DMX21等所指示的比特被解串器電路202丟棄。電路306只將由并行數(shù)據(jù)信號(hào)DPX2-DPX9所指示的比特提供給并行輸出數(shù)據(jù)信號(hào)DPRL。由另外兩個(gè)并行數(shù)據(jù)信號(hào)DPX0-DPX1所指示的比特不被提供給任意并行輸出數(shù)據(jù)信號(hào)DPRL。當(dāng)時(shí)鐘信號(hào)RDCLK的前一周期是時(shí)鐘信號(hào)HFCLK的周期的四倍時(shí)，由并行數(shù)據(jù)信號(hào)DPX0-DPX1所指示的比特包含重復(fù)比特，并且因而沒(méi)有新的比特被電路202丟棄。
[0052]在周跳信號(hào)CYCSLP中的脈沖之后，時(shí)鐘信號(hào)RDCLK的周期被拉長(zhǎng)至?xí)r鐘信號(hào)HFCLK的周期的五倍。當(dāng)時(shí)鐘信號(hào)RDCLK的周期是時(shí)鐘信號(hào)HFCLK的周期的五倍時(shí)，相對(duì)于由時(shí)鐘信號(hào)RDCLK的前一周期中的數(shù)據(jù)信號(hào)DPX0-DPX9所指示的比特，寄存器電路303-304在時(shí)鐘信號(hào)RDCLK的下一個(gè)上升沿上生成并行數(shù)據(jù)信號(hào)DPX0-DPX9中的10個(gè)新的比特。因而，由并行數(shù)據(jù)信號(hào)DPX0-DPX1所指示的比特包含兩個(gè)新的比特，這兩個(gè)比特不是由時(shí)鐘信號(hào)RDCLK的當(dāng)前或前一周期中的數(shù)據(jù)信號(hào)DPX0-DPX9中的任意數(shù)據(jù)信號(hào)所指示的比特的重復(fù)。由并行數(shù)據(jù)信號(hào)DPX0-DPX1所指示的比特不被提供給任意并行輸出數(shù)據(jù)信號(hào)DPRL，如上所述。因而，解串器電路202不響應(yīng)于信號(hào)CYCSLP中的每個(gè)脈沖將由并行數(shù)據(jù)信號(hào)DPX0-DPX1所指示的兩個(gè)新的比特提供給數(shù)據(jù)信號(hào)DPRL。因此，這兩個(gè)比特被丟棄。因此，解串器電路202響應(yīng)于信號(hào)CYCSLP中的每個(gè)脈沖將并行數(shù)據(jù)信號(hào)DPRL中的比特的位置偏移2個(gè)比特。
[0053]再次參考圖2，主時(shí)鐘信號(hào)MSTCLK被提供至相位檢測(cè)器電路203的第一輸入。時(shí)鐘信號(hào)RDCLK被提供至相位檢測(cè)器電路203的第二輸入。相位檢測(cè)器電路203基于時(shí)鐘信號(hào)MSTCLK與RDCLK之間的相位差生成兩個(gè)數(shù)字相位檢測(cè)信號(hào)UP和DN。當(dāng)時(shí)鐘信號(hào)MSTCLK的相位超前于時(shí)鐘信號(hào)RDCLK的相位時(shí)，相位檢測(cè)器電路203在時(shí)鐘信號(hào)MSTCLK的每個(gè)周期期間生成相位檢測(cè)信號(hào)UP中的邏輯高脈沖。當(dāng)時(shí)鐘信號(hào)MSTCLK的相位滯后于時(shí)鐘信號(hào)RDCLK的相位時(shí)，相位檢測(cè)器電路203在時(shí)鐘信號(hào)MSTCLK的每個(gè)周期期間生成相位檢測(cè)信號(hào)DN中的邏輯高脈沖。
[0054]圖5圖示了根據(jù)本發(fā)明的實(shí)施例的控制電路204的示例?？刂齐娐?04包括UP采樣器電路501、DN采樣器電路502、計(jì)數(shù)器電路503、相位評(píng)估器電路504、判決偏移電路505和循環(huán)調(diào)節(jié)電路506。相位檢測(cè)信號(hào)UP和DN被相應(yīng)地提供至UP采樣器電路501和DN采樣器電路502的輸入。周期性時(shí)鐘信號(hào)ASCLK被提供至UP采樣器電路501和DN采樣器電路502的時(shí)鐘輸入。時(shí)鐘信號(hào)ASCLK相對(duì)于主時(shí)鐘信號(hào)MSTCLK是異步的。由相位評(píng)估器電路504所生成的重置信號(hào)RST被提供至UP采樣器電路501、DN采樣器電路502和計(jì)數(shù)器電路503的輸入。UP采樣器電路501生成數(shù)字計(jì)數(shù)信號(hào)UPCNT，并且DN采樣器電路502生成數(shù)字計(jì)數(shù)信號(hào)DNCNT。
[0055]圖6A圖示了根據(jù)本發(fā)明的實(shí)施例的UP采樣器電路501的示例。UP采樣器電路501包括寄存器電路601-602 (例如觸發(fā)器)和計(jì)數(shù)器電路603。如圖6A中所示，相位檢測(cè)信號(hào)UP被提供至寄存器電路601的輸入，重置信號(hào)RST被提供至計(jì)數(shù)器電路603的重置輸入，并且時(shí)鐘信號(hào)ASCLK被提供至寄存器電路601-602和計(jì)數(shù)器電路603的時(shí)鐘輸入。寄存器601響應(yīng)于時(shí)鐘信號(hào)ASCLK中的每個(gè)上升沿將相位檢測(cè)信號(hào)UP的值存儲(chǔ)在信號(hào)UPA中。寄存器602響應(yīng)于時(shí)鐘信號(hào)ASCLK中的每個(gè)上升沿將信號(hào)UPA的值存儲(chǔ)在信號(hào)UPB中。寄存器601-602是從相位檢測(cè)信號(hào)UP中去除毛刺以生成信號(hào)UPB的亞穩(wěn)硬化寄存器。
[0056]計(jì)數(shù)器電路603響應(yīng)于時(shí)鐘信號(hào)ASCLK并且響應(yīng)于信號(hào)UPB生成數(shù)字計(jì)數(shù)信號(hào)UPCNT。計(jì)數(shù)器電路603響應(yīng)于重置信號(hào)RST中的每個(gè)上升沿將計(jì)數(shù)信號(hào)UPCNT的二進(jìn)制值重置為O。計(jì)數(shù)器電路603響應(yīng)于當(dāng)信號(hào)UPB處于邏輯高狀態(tài)時(shí)出現(xiàn)的時(shí)鐘信號(hào)ASCLK的每個(gè)上升沿將計(jì)數(shù)信號(hào)UPCNT的二進(jìn)制值增加I。當(dāng)信號(hào)UPB處于邏輯低狀態(tài)時(shí)，計(jì)數(shù)器電路603保持計(jì)數(shù)信號(hào)UPCNT的二進(jìn)制值不變。
[0057]圖7A圖示了當(dāng)時(shí)鐘信號(hào)MSTCLK的相位超前于時(shí)鐘信號(hào)RDCLK的相位時(shí)針對(duì)圖2和圖5中所示的信號(hào)中的一些信號(hào)的示例性波形。圖7A示出了針對(duì)時(shí)鐘信號(hào)MSTCLK、RDCLK和ASCLK、相位檢測(cè)信號(hào)UP和DN、計(jì)數(shù)信號(hào)UPCNT和計(jì)數(shù)信號(hào)DNCNT的示例性波形。在圖7A的示例中，時(shí)鐘信號(hào)MSTCLK和RDCLK具有相同頻率，但時(shí)鐘信號(hào)MSTCLK的相位超前于時(shí)鐘信號(hào)RDCLK的相位。在圖7A的示例中，相位檢測(cè)器電路203生成相位檢測(cè)信號(hào)UP中的邏輯高脈沖。
[0058]相位檢測(cè)信號(hào)UP中的每個(gè)邏輯高脈沖開(kāi)始于當(dāng)時(shí)鐘信號(hào)RDCLK處于邏輯低狀態(tài)時(shí)出現(xiàn)的時(shí)鐘信號(hào)MSTCLK中的上升沿上。相位檢測(cè)信號(hào)UP中的每個(gè)邏輯高脈沖結(jié)束于當(dāng)時(shí)鐘信號(hào)MSTCLK處于邏輯高狀態(tài)時(shí)出現(xiàn)的時(shí)鐘信號(hào)RDCLK中的上升沿上。當(dāng)時(shí)鐘信號(hào)ASCLK中的上升沿與信號(hào)UP中的邏輯高脈沖重合時(shí)，計(jì)數(shù)器電路603使計(jì)數(shù)信號(hào)UPCNT的二進(jìn)制值從O增大為1，然后從I增大為2，如圖7A中所示。在圖7A中，信號(hào)DN保持在邏輯低狀態(tài)，并且計(jì)數(shù)信號(hào)DNCNT的二進(jìn)制值保持為O。
[0059]圖6B圖示了根據(jù)本發(fā)明的實(shí)施例的DN采樣器電路502的示例。DN采樣器電路502包括寄存器電路611-612(例如觸發(fā)器)和計(jì)數(shù)器電路613。如圖6B所示，相位檢測(cè)信號(hào)DN被提供至寄存器電路611的輸入，重置信號(hào)RST被提供至計(jì)數(shù)器電路613的重置輸入，并且時(shí)鐘信號(hào)ASCLK被提供至寄存器611-612和計(jì)數(shù)器電路613的時(shí)鐘輸入。寄存器611響應(yīng)于時(shí)鐘信號(hào)ASCLK的每個(gè)上升沿存儲(chǔ)相位檢測(cè)信號(hào)DN的值以生成信號(hào)DNA。寄存器612響應(yīng)于時(shí)鐘信號(hào)ASCLK的每個(gè)上升沿存儲(chǔ)信號(hào)DNA的值以生成信號(hào)DNB。寄存器611-612是從相位檢測(cè)信號(hào)DN中去除毛刺以生成信號(hào)DNB的亞穩(wěn)硬化寄存器。
[0060]計(jì)數(shù)器電路613響應(yīng)于時(shí)鐘信號(hào)ASCLK并且響應(yīng)于信號(hào)DNB生成數(shù)字計(jì)數(shù)信號(hào)DNCNT。計(jì)數(shù)器電路613響應(yīng)于重置信號(hào)RST中的每個(gè)上升沿將計(jì)數(shù)信號(hào)DNCNT的二進(jìn)制值重置為O。計(jì)數(shù)器電路613響應(yīng)于當(dāng)信號(hào)DNB處于邏輯高狀態(tài)時(shí)出現(xiàn)的時(shí)鐘信號(hào)ASCLK的每個(gè)上升沿將計(jì)數(shù)信號(hào)DNCNT的二進(jìn)制值增加I。當(dāng)信號(hào)DNB處于邏輯低狀態(tài)時(shí)，計(jì)數(shù)器電路613保持計(jì)數(shù)信號(hào)DNCNT的二進(jìn)制值不變。[0061]圖7B圖示了當(dāng)時(shí)鐘信號(hào)RDCLK的相位超前于時(shí)鐘信號(hào)MSTCLK的相位時(shí)針對(duì)圖2和圖5中所示的信號(hào)中的一些信號(hào)的示例性波形。圖7B示出了針對(duì)時(shí)鐘信號(hào)MSTCLK、RDCLK和ASCLK、相位檢測(cè)信號(hào)UP和DN、計(jì)數(shù)信號(hào)UPCNT和計(jì)數(shù)信號(hào)DNCNT的示例性波形。在圖7B的示例中，時(shí)鐘信號(hào)MSTCLK和RDCLK具有相同頻率，但時(shí)鐘信號(hào)RDCLK的相位超前于時(shí)鐘信號(hào)MSTCLK的相位。在圖7B的示例中，相位檢測(cè)器電路203生成相位檢測(cè)信號(hào)DN中的邏輯高脈沖。
[0062]相位檢測(cè)信號(hào)DN中的每個(gè)邏輯高脈沖開(kāi)始于當(dāng)時(shí)鐘信號(hào)MSTCLK處于邏輯低狀態(tài)時(shí)出現(xiàn)的時(shí)鐘信號(hào)RDCLK中的上升沿上。相位檢測(cè)信號(hào)DN中的每個(gè)邏輯高脈沖結(jié)束于當(dāng)時(shí)鐘信號(hào)RDCLK處于邏輯高狀態(tài)時(shí)出現(xiàn)的時(shí)鐘信號(hào)MSTCLK中的上升沿上。當(dāng)時(shí)鐘信號(hào)ASCLK中的上升沿與信號(hào)DN中的邏輯高脈沖重合時(shí)，計(jì)數(shù)器電路613使計(jì)數(shù)信號(hào)DNCNT的二進(jìn)制值從O增大為1，然后從I增大為2，如圖7B所示。在圖7B中，信號(hào)UP保持在邏輯低狀態(tài)，并且計(jì)數(shù)信號(hào)UPCNT的二進(jìn)制值保持為O。
[0063]再次參考圖5，計(jì)數(shù)器電路503響應(yīng)于時(shí)鐘信號(hào)ASCLK生成數(shù)字計(jì)數(shù)信號(hào)SCNT。重置信號(hào)RST從相位評(píng)估器電路504被提供至計(jì)數(shù)器電路503。計(jì)數(shù)器電路503響應(yīng)于重置信號(hào)RST中的每個(gè)上升沿將計(jì)數(shù)信號(hào)SCNT的二進(jìn)制值重置為O。計(jì)數(shù)器電路503響應(yīng)于時(shí)鐘信號(hào)ASCLK中的每個(gè)上升沿使計(jì)數(shù)信號(hào)SCNT的二進(jìn)制值增加I。計(jì)數(shù)信號(hào)SCNT的二進(jìn)制值指示從重置信號(hào)RST中的上一個(gè)上升沿開(kāi)始已出現(xiàn)過(guò)的時(shí)鐘信號(hào)ASCLK中的上升沿的數(shù)目。
[0064]計(jì)數(shù)信號(hào)SCNT、UPCNT和DNCNT被提供至相位評(píng)估器電路504的輸入。相位評(píng)估器電路504接收或存儲(chǔ)正整數(shù)S。該數(shù)S表示被用于確定時(shí)鐘信號(hào)MSTCLK與RDCLK之間的相位偏移的UP和DN信號(hào)的樣本的最小數(shù)目。該數(shù)S還指示在相位評(píng)估器電路504基于UPCNT或DNCNT信號(hào)更新其數(shù)字輸出信號(hào)PHCP之前出現(xiàn)的時(shí)鐘信號(hào)ASCLK的周期的最小數(shù)目。當(dāng)計(jì)數(shù)信號(hào)SCNT的二進(jìn)制值等于或大于數(shù)S時(shí)，相位評(píng)估器電路504基于UPCNT信號(hào)確定上偏移值或者基于DNCNT信號(hào)確定下偏移值。
[0065]如果當(dāng)計(jì)數(shù)信號(hào)SCNT的二進(jìn)制值等于數(shù)S時(shí)UPCNT信號(hào)具有大于閾值的非零二進(jìn)制值，則相位評(píng)估器電路504將UPCNT信號(hào)的二進(jìn)制值除以SCNT信號(hào)的二進(jìn)制值以生成上偏移值。上偏移值指示信號(hào)UP處于邏輯高狀態(tài)的時(shí)鐘信號(hào)ASCLK的上升沿占時(shí)鐘信號(hào)ASCLK的S個(gè)上升沿的比例分?jǐn)?shù)。然后，相位評(píng)估器電路504使其輸出信號(hào)PHCP的二進(jìn)制值指示上偏移值。閾值等于被選擇以濾出相位噪聲的最小數(shù)字。
[0066]如果當(dāng)計(jì)數(shù)信號(hào)SCNT的二進(jìn)制值等于數(shù)S時(shí)DNCNT信號(hào)具有大于閾值的非零二進(jìn)制值，則相位評(píng)估器電路504將DNCNT信號(hào)的二進(jìn)制值除以SCNT信號(hào)的二進(jìn)制值以生成下偏移值。下偏移值指示信號(hào)DN處于邏輯高狀態(tài)的時(shí)鐘信號(hào)ASCLK的上升沿占時(shí)鐘信號(hào)ASCLK的S個(gè)上升沿的比例分?jǐn)?shù)。然后，相位評(píng)估器電路504使其輸出信號(hào)PHCP的二進(jìn)制值指示下偏移值。PHCP信號(hào)的二進(jìn)制值可以例如為負(fù)值以指示下偏移值并且可以為正值以指示上偏移值。在實(shí)施例中，信號(hào)PHCP的二進(jìn)制值可以指示與分?jǐn)?shù)的上偏移或下偏移值相對(duì)應(yīng)的百分比數(shù)。
[0067]如果當(dāng)計(jì)數(shù)信號(hào)SCNT的二進(jìn)制值等于數(shù)S時(shí)UPCNT信號(hào)和DNCNT信號(hào)都具有小于閾值的二進(jìn)制值，則相位評(píng)估器電路504使其輸出信號(hào)PHCP的二進(jìn)制值等于O。在計(jì)數(shù)信號(hào)SCNT等于數(shù)S之后，相位評(píng)估器電路504基于計(jì)數(shù)信號(hào)UPCNT和/或DNCNT更新其輸出信號(hào)PHCP，然后生成重置信號(hào)RST中的邏輯高脈沖。計(jì)數(shù)器電路603、613和503響應(yīng)于重置信號(hào)RST中的每個(gè)邏輯高脈沖相應(yīng)地將計(jì)數(shù)信號(hào)UPCNT、DNCNT和SCNT的二進(jìn)制值重置為O。
[0068]信號(hào)PHCP被提供至判決偏移電路505的輸入。根據(jù)這里所描述的一些實(shí)施例，例如，關(guān)于圖13-14，一個(gè)或多個(gè)字邊界信號(hào)WORDBD被提供至判決偏移電路505的附加的輸入，如圖5所示。根據(jù)這里所描述的其它實(shí)施例，例如，關(guān)于圖10和圖12，字邊界信號(hào)WORDBD不被提供至判決偏移電路505的輸入。
[0069]在其中字邊界信號(hào)WORDBD不被提供至判決偏移電路505的輸入的實(shí)施例中，判決偏移電路505只基于相位評(píng)估器電路504的輸出信號(hào)PHCP的值生成判決偏移信號(hào)DC0F。判決偏移電路505將由信號(hào)PHCP所指示的上或下偏移值轉(zhuǎn)換為正整數(shù)V。然后，判決偏移電路505使判決偏移信號(hào)DCOF指示數(shù)V。如果信號(hào)PHCP指示上偏移值U (例如正數(shù))，則判決偏移電路505使得數(shù)V等于上偏移值U乘以由解串器電路202所生成的并行數(shù)據(jù)信號(hào)DPRL的數(shù)M (BP V=UXM)ο如果信號(hào)PHCP指示下偏移值D (例如負(fù)數(shù))，則判決偏移電路505基于下偏移值D和由解串器電路202所生成的并行數(shù)據(jù)信號(hào)DPRL的數(shù)M生成數(shù)V，使得 V=(l+D) XM0
[0070]例如，如果解串器電路202生成針對(duì)16位數(shù)據(jù)字的16個(gè)并行信號(hào)DPRL，并且信號(hào)PHCP指示上偏移值1/4，則判決偏移電路505生成判決偏移信號(hào)DCOF中的值1/4X 16=4。作為另一示例，如果解串器電路202生成16個(gè)并行信號(hào)DPRL，并且信號(hào)PHCP指示下偏移值-3/8，則判決偏移電路505生成基于(1-3/8) X 16=10的判決偏移信號(hào)DCOF中的值10。
[0071]判決偏移信號(hào)DCOF被提供至循環(huán)調(diào)節(jié)電路506的輸入。循環(huán)調(diào)節(jié)電路506基于由判決偏移信號(hào)DCOF所指示的數(shù)V生成其數(shù)字輸出信號(hào)CYCSLP中的脈沖。在實(shí)施例中，循環(huán)調(diào)節(jié)電路506生成信號(hào)CYCSLP中的V/2個(gè)邏輯高脈沖。每個(gè)邏輯高脈沖包括信號(hào)CYCSLP中的上升沿和之后的信號(hào)CYCSLP中的下降沿。在該實(shí)施例中，信號(hào)CYCSLP中所生成的邏輯高脈沖的數(shù)目等于由判決偏移信號(hào)DCOF所指示的數(shù)V除以2。在一些實(shí)施例中，循環(huán)調(diào)節(jié)電路506使信號(hào)CYCSLP中所生成的每個(gè)脈沖被分隔開(kāi)最小的時(shí)間量，該時(shí)間量取決于可變分頻器電路305對(duì)信號(hào)CYCSLP中的脈沖做出響應(yīng)的時(shí)間量。
[0072]再次參考圖3，信號(hào)CYCSLP被提供至可變分頻器電路305的輸入。如上所述，可變分頻器電路305將時(shí)鐘信號(hào)HFCLK的頻率除以4以生成時(shí)鐘信號(hào)RDCLK的頻率。響應(yīng)于周跳信號(hào)CYCSLP中的每個(gè)脈沖，時(shí)鐘信號(hào)RDCLK的一個(gè)周期被拉長(zhǎng)為時(shí)鐘信號(hào)HFCLK的周期的5倍，導(dǎo)致對(duì)時(shí)鐘信號(hào)RDCLK的相位的調(diào)節(jié)。
[0073]響應(yīng)于指示時(shí)鐘信號(hào)RDCLK與MSTCLK之間的相位差大于預(yù)定的相位差的UP和DN相位檢測(cè)信號(hào)，控制電路204生成周跳信號(hào)CYCSLP中的一個(gè)或多個(gè)脈沖以調(diào)節(jié)時(shí)鐘信號(hào)RDCLK的相位。上述相位評(píng)估器電路504所使用的閾值基于預(yù)定的相位差。控制電路204繼續(xù)生成周跳信號(hào)CYCSLP中的脈沖，直到UP和DN相位檢測(cè)信號(hào)指示時(shí)鐘信號(hào)RDCLK與MSTCLK的相位之間的差小于預(yù)定的相位差為止。
[0074]隨著時(shí)鐘信號(hào)RDCLK和MSTCLK的相位移動(dòng)得更加接近于對(duì)齊，UP信號(hào)中的脈沖或者DN信號(hào)中的脈沖變得更窄，直到UPCNT信號(hào)或DNCNT信號(hào)在S個(gè)樣本之后相應(yīng)地小于閾值為止。當(dāng)UPCNT信號(hào)和DNCNT信號(hào)在S個(gè)樣本之后小于閾值時(shí)，控制電路204不生成周跳信號(hào)CYCSLP中的脈沖，并且可變分頻器電路305使得時(shí)鐘信號(hào)RDCLK的相位和頻率保持不變。
[0075]接收器電路101、103、105和107中的每個(gè)接收器電路生成在相位偏移內(nèi)與主時(shí)鐘信號(hào)MSTCLK對(duì)齊的同步時(shí)鐘信號(hào)RDCLK。因此，由4組并行數(shù)據(jù)信號(hào)DPINA、DPINB、DPINC和DPIND中的每一組并行數(shù)據(jù)信號(hào)所指示的數(shù)據(jù)比特沒(méi)有扭斜地彼此對(duì)齊，如下面將更詳細(xì)描述的。
[0076]在圖3中所示并且關(guān)于圖3所描述的實(shí)施例中，解串器電路202響應(yīng)于信號(hào)CYCSLP中的每個(gè)脈沖從在數(shù)據(jù)信號(hào)DEV和DOD中接收到的一組10個(gè)比特中丟棄兩個(gè)比特。因而，響應(yīng)于信號(hào)CYCSLP中的每個(gè)脈沖，解串器電路202只將在數(shù)據(jù)信號(hào)DEC和DOD中接收到的一組10個(gè)比特中的8個(gè)比特提供給并行數(shù)據(jù)信號(hào)DPRL，使得由并行數(shù)據(jù)信號(hào)DPRL所指示的每個(gè)數(shù)據(jù)字中的比特的位置被調(diào)節(jié)兩個(gè)比特。
[0077]作為示例，如果數(shù)據(jù)信號(hào)DEV和DOD包含8比特的數(shù)據(jù)字，其中每個(gè)數(shù)據(jù)字中的比特被編號(hào)為0-7 (B卩，比特O是每個(gè)數(shù)據(jù)字中的第一個(gè)比特，比特I是每個(gè)數(shù)據(jù)字中的第
二個(gè)比特，等等)，則解串器電路202可以響應(yīng)于信號(hào)CYCSLP中的脈沖將8個(gè)并行數(shù)據(jù)信號(hào)DPRL0-DPRL7 (即信號(hào)DPRL)中的比特的字邊界從比特6，7，0、1、2、3、4、5相應(yīng)地調(diào)節(jié)為比特0、1、2、3、4、5、6、7。作為另一示例，如果數(shù)據(jù)信號(hào)DEV和DOD包含8比特的數(shù)據(jù)字，其中每個(gè)數(shù)據(jù)字中的比特被編號(hào)為0-7，則解串器電路202可以響應(yīng)于信號(hào)CYCSLP中的兩個(gè)脈沖將8個(gè)并行數(shù)據(jù)信號(hào)DPRL0-DPRL7中的比特的字邊界從比特4、5、6、7、0、1、2、3調(diào)節(jié)為比特0、1、2、3、4、5、6、7。圖3的實(shí)施例可以例如被用在接收具有4比特、8比特、16比特、32比特、64比特或128比特的數(shù)據(jù)字的數(shù)據(jù)信號(hào)的接收器電路中。
[0078]根據(jù)解串器電路202的其它實(shí)施例，一個(gè)、兩個(gè)、三個(gè)或者更多個(gè)的任意數(shù)量的比特響應(yīng)于信號(hào)CYCSLP中的每個(gè)脈沖從數(shù)據(jù)信號(hào)DEV和DOD中接收到的每個(gè)N比特?cái)?shù)據(jù)字中被丟棄以調(diào)節(jié)并行數(shù)據(jù)信號(hào)DPRL中的比特的字邊界。作為不意在進(jìn)行限制的具體示例，如果串行輸入數(shù)據(jù)分別具有8比特、16比特或者32比特的數(shù)據(jù)字，則解串器電路202可以響應(yīng)于信號(hào)CYCSLP中的每個(gè)脈沖只將數(shù)據(jù)信號(hào)DEV和DOD中接收到的9個(gè)比特中的8個(gè)比特、17個(gè)比特中的16個(gè)比特或者33個(gè)比特中的32個(gè)比特提供給并行數(shù)據(jù)信號(hào)DPRL。根據(jù)解串器電路202的可替換實(shí)施例，一個(gè)、兩個(gè)、三個(gè)或者更多個(gè)的任意數(shù)量的重復(fù)比特響應(yīng)于信號(hào)CYCSLP中的每個(gè)脈沖被添加到數(shù)據(jù)信號(hào)DEV和DOD中接收到的每個(gè)N比特?cái)?shù)據(jù)字中，以調(diào)節(jié)并行數(shù)據(jù)信號(hào)DPRL中的比特的字邊界。
[0079]圖8A圖示了根據(jù)本發(fā)明的實(shí)施例的字對(duì)齊電路800的示例。字對(duì)齊電路800是圖2中所示的字對(duì)齊電路205的示例。字對(duì)齊電路800包括圖案檢測(cè)器電路801和桶形移位器電路802。在圖8A的實(shí)施例中，并行數(shù)據(jù)信號(hào)DPRL從解串器電路202的輸出被提供至圖案檢測(cè)器電路801的輸入以及桶形移位器電路802的輸入。主時(shí)鐘信號(hào)MSTCLK被提供至圖案檢測(cè)器電路801和桶形移位器電路802的輸入。字邊界圖案信號(hào)WBP被提供至圖案檢測(cè)器電路801的輸入。
[0080]圖案檢測(cè)器電路801生成字邊界信號(hào)W0RDBD，該信號(hào)指示在并行數(shù)據(jù)信號(hào)DPRL中每個(gè)數(shù)據(jù)字開(kāi)始的比特位置。桶形移位器電路802生成并行數(shù)據(jù)信號(hào)DPIN。桶形移位器電路802生成等于并行數(shù)據(jù)信號(hào)DPRL中的相應(yīng)比特的值的并行數(shù)據(jù)信號(hào)DPIN中的比特。桶形移位器電路802可配置為基于信號(hào)WORDBD對(duì)并行數(shù)據(jù)信號(hào)DPRL中接收到的比特的位置進(jìn)行移位，以使得每個(gè)數(shù)據(jù)字中的第一個(gè)比特在并行數(shù)據(jù)信號(hào)DPIN中的第一個(gè)數(shù)據(jù)信號(hào)中(即在信號(hào)DPINO中)并且每個(gè)數(shù)據(jù)字中的連續(xù)比特相應(yīng)地在并行數(shù)據(jù)信號(hào)DPIN中的連續(xù)的數(shù)據(jù)信號(hào)(即信號(hào)DPINl、DPIN2等)中。
[0081]圖8B圖示了根據(jù)本發(fā)明的可替換實(shí)施例的字對(duì)齊電路820的另一示例。字對(duì)齊電路820是圖2中所示的字對(duì)齊電路205的另一示例。字對(duì)齊電路820包括圖案檢測(cè)器電路821和桶形移位器電路822。并行數(shù)據(jù)信號(hào)DPRL從解串器電路202的輸出被提供至桶形移位器電路822的輸入。主時(shí)鐘信號(hào)MSTCLK被提供至圖案檢測(cè)器電路821和桶形移位器電路822的輸入。字邊界圖案信號(hào)WBP被提供至圖案檢測(cè)器電路821的輸入。
[0082]并行數(shù)據(jù)信號(hào)DPIN被提供至圖案檢測(cè)器電路821的輸入。圖案檢測(cè)器電路821生成字邊界信號(hào)W0RDBD，該信號(hào)指示在并行數(shù)據(jù)信號(hào)DPIN中每個(gè)數(shù)據(jù)字開(kāi)始的比特位置(即字邊界)。圖案檢測(cè)器電路821執(zhí)行對(duì)信號(hào)DPIN中的字邊界的比特位置的串行搜索。
[0083]桶形移位器電路822生成并行數(shù)據(jù)信號(hào)DPIN。桶形移位器電路822生成等于并行數(shù)據(jù)信號(hào)DPRL中的相應(yīng)比特的值的并行數(shù)據(jù)信號(hào)DPIN中的比特。桶形移位器電路822可配置為基于信號(hào)WORDBD對(duì)并行數(shù)據(jù)信號(hào)DPRL中接收到的比特的位置進(jìn)行移位，以使得每個(gè)數(shù)據(jù)字中的第一個(gè)比特在并行數(shù)據(jù)信號(hào)DPIN中的第一個(gè)數(shù)據(jù)信號(hào)中并且每個(gè)數(shù)據(jù)字中的連續(xù)比特相應(yīng)地在并行數(shù)據(jù)信號(hào)DPIN中的連續(xù)的數(shù)據(jù)信號(hào)中。
[0084]圖9圖示 了根據(jù)本發(fā)明的實(shí)施例的圖案檢測(cè)器電路900的實(shí)施例。圖案檢測(cè)器電路900是圖案檢測(cè)器電路801和圖案檢測(cè)器電路821的示例。圖案檢測(cè)器電路900包括控制邏輯電路950、AND邏輯門(mén)電路910和比較器電路901、911和921。如果解串器電路202生成針對(duì)信號(hào)DSIN中接收到的M比特的數(shù)據(jù)字的M個(gè)并行數(shù)據(jù)信號(hào)DPRL，則圖案檢測(cè)器電路900包括M組比較器電路901、911、921等。此外，圖案檢測(cè)器電路900包括M組比較器電路中的每組比較器電路中的M個(gè)比較器電路，包括M個(gè)比較器電路901A、901B、901C等、M個(gè)比較器電路911A、911B、911C等和M個(gè)比較器電路921A、921B、921C等。圖案檢測(cè)器電路900還包括M個(gè)AND邏輯門(mén)電路910A、910B、910C等。
[0085]11個(gè)并行數(shù)據(jù)信號(hào)0?0、0?1、0?2、0?3、0?4……DP(M-1)被提供至圖案檢測(cè)器電路900的輸入。在圖案檢測(cè)器電路801中，并行數(shù)據(jù)信號(hào)0?0、0?1、0?2、0?3、0?4……DP(M-1)是并行數(shù)據(jù)信號(hào)DPRL。在圖案檢測(cè)器電路821中，并行數(shù)據(jù)信號(hào)DP0、DP1、DP2、DP3、DP4……
DP(M-1)是并行數(shù)據(jù)信號(hào)DPIN。M個(gè)字邊界圖案信號(hào)WBPO、WBP1、WBP2、WBP3、WBP4......WBP(M-1)(即信號(hào)WBP)被提供至圖案檢測(cè)器電路900的輸入。
[0086]比較器901分別將并行數(shù)據(jù)信號(hào)DP0、DP1、DP2、DP3、DP4……DP(M-1)與字邊界圖
案信號(hào) WBPO、WBP1、WBP2、WBP3、WBP4......WBP(M-1)進(jìn)行比較以生成比較信號(hào) CPAO、CPAl、
CPA2、CPA3、CPA4......CPA(M-1)。比較器 911 分別將并行數(shù)據(jù)信號(hào) DP1、DP2、DP3、DP4......DP(M-1)、DP0 與字邊界圖案信號(hào) WBP0、WBP1、WBP2、WBP3......WBP(M_2)、WBP(M-1)進(jìn)行比較
以生成比較信號(hào)CPB0、CPB1、CPB2、CPB3......CPB (M-2)、CPB (M-1)。比較器921分別將并行
數(shù)據(jù)信號(hào) DP2、DP3、DP4......DP (M_l)、DPO、DPI 與字邊界圖案信號(hào) WBPO、WBPl、WBP2、WBP3、
WBP4......WBP(M-3)、WBP(M-2)、WBP(M-1)進(jìn)行比較以生成比較信號(hào) CPCO, CPCU CPC2......CPB (M-3)、CPB (M-2)、CPB (M-1)。
[0087]AND邏輯門(mén)電路910A、910B、910C等通過(guò)分別對(duì)輸入信號(hào)CPAO-CPA (M-1)、CPBO-CPB(M-1) XPCO-CPC(M-1)等執(zhí)行AND邏輯函數(shù)來(lái)生成數(shù)字輸出信號(hào)PT0、PT1、PT2等?？刂七壿嬰娐?50基于AND邏輯門(mén)電路910A、910B、910C等的數(shù)字輸出信號(hào)PTO、PTU PT2等生成字邊界信號(hào)WORDBD。
[0088]各種串行數(shù)據(jù)信號(hào)通信協(xié)議使用比表示正被傳送的數(shù)據(jù)所需要的最小數(shù)目多的比特。額外的比特包括被用于指示用于塊同步的字對(duì)齊邊界的協(xié)議比特。字邊界圖案信號(hào)WBP具有被設(shè)置為預(yù)定的數(shù)字圖案的固定的值。字邊界圖案信號(hào)WBP的預(yù)定的數(shù)字圖案被選擇為匹配指示數(shù)據(jù)比特流中的字邊界的協(xié)議比特。圖案檢測(cè)器電路900將信號(hào)WBPO-WBP (M-1)與開(kāi)始于并行數(shù)據(jù)信號(hào)DPO-DP(M-1)中的M個(gè)比特位置中的每個(gè)比特位置處的比特進(jìn)行比較以確定字邊界的比特位置。字邊界指示比特流中的每個(gè)數(shù)據(jù)字開(kāi)始的比特位置。M是并行數(shù)據(jù)信號(hào)DPRL的數(shù)目和每個(gè)數(shù)據(jù)字中的比特的數(shù)目。
[0089]控制邏輯電路950基于信號(hào)PT0、PT1、PT2等確定字邊界。圖案檢測(cè)器電路900只使得AND邏輯門(mén)910的輸出信號(hào)ΡΤ0、ΡΤ1、ΡΤ2等中的一個(gè)輸出信號(hào)處于邏輯高狀態(tài)。如果信號(hào)PTO處于邏輯高狀態(tài)，則字邊界開(kāi)始于與信號(hào)DPO相對(duì)應(yīng)的比特位置。如果信號(hào)PTl處于邏輯高狀態(tài)，則字邊界開(kāi)始于與信號(hào)DPl相對(duì)應(yīng)的比特位置。如果信號(hào)ΡΤ2處于邏輯高狀態(tài)，則字邊界開(kāi)始于與信號(hào)DP2相對(duì)應(yīng)的比特位置。如果其它AND邏輯門(mén)910中的一個(gè)的輸出信號(hào)處于邏輯高狀態(tài)，則字邊界開(kāi)始于由被提供給相應(yīng)的一組比較器中的第一比較器的相應(yīng)的數(shù)據(jù)信號(hào)DP所指示的比特位置?？刂七壿嬰娐?50生成字邊界信號(hào)WORDBD?？刂七壿嬰娐?50使得字邊界信號(hào)WORDBD的數(shù)字值指示字邊界開(kāi)始的并行數(shù)據(jù)信號(hào)DPO-DP (M-1)中的比特位置。
[0090]圖10圖示了根據(jù)本發(fā)明的實(shí)施例的桶形移位器電路1000的示例。桶形移位器電路1000是圖8Α中的桶形移位器電路802的示例。桶形移位器電路1000也是圖8Β中的桶形移位器電路822的示例。桶形移位器電路1000包括D觸發(fā)器電路1001-1007、多路復(fù)用器電路1011-1014和D觸發(fā)器電路1021-1024。
[0091]在圖10的實(shí)施例中，解串器電路202生成指示4比特的數(shù)據(jù)字的4個(gè)數(shù)據(jù)信號(hào)DPRL0-DPRL3。信號(hào)DPRLO指示從串行數(shù)據(jù)信號(hào)接收的第一個(gè)比特(即最舊的比特)，信號(hào)DPRLl指示從串行數(shù)據(jù)信號(hào)接收的第二個(gè)比特，信號(hào)DPRL2指示從串行數(shù)據(jù)信號(hào)接收的第
三個(gè)比特，并且信號(hào)DPRL3指示從串行數(shù)據(jù)信號(hào)接收的第四個(gè)比特(即最近接收的比特)。數(shù)據(jù)信號(hào)DPRL3、DPRL2、DPRL1和DPRLO被相應(yīng)地提供至觸發(fā)器電路1001、1002、1003和1004的D輸入。主時(shí)鐘信號(hào)MSTCLK被提供至觸發(fā)器電路1001-1007和1021-1024中的每一個(gè)觸發(fā)器電路的時(shí)鐘輸入。觸發(fā)器電路1001、1002、1003和1004響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿將在它們的Q輸出處的數(shù)據(jù)信號(hào)DPRL3、DPRL2、DPRL1和DPRLO的值相應(yīng)地存儲(chǔ)在數(shù)據(jù)信號(hào)DQ3、DQ2、DQl和DQO中。
[0092]數(shù)據(jù)信號(hào)DQ3、DQ2和DQl被相應(yīng)地提供至觸發(fā)器電路1005、1006和1007的D輸入。觸發(fā)器電路1005、1006和1007響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿將在它們的Q輸出處的數(shù)據(jù)信號(hào)DQ3、DQ2和DQl的值相應(yīng)地存儲(chǔ)在數(shù)據(jù)信號(hào)DQ6、DQ5和DQ4中。
[0093]數(shù)據(jù)信號(hào)DQ3、DQ2、DQ1和DQO被相應(yīng)地提供至多路復(fù)用器電路1011的O、3、2和I多路復(fù)用輸入。數(shù)據(jù)信號(hào)DQ2、DQU DQO和DQ6被相應(yīng)地提供至多路復(fù)用器電路1012的0、3、2和I多路復(fù)用輸入。數(shù)據(jù)信號(hào)DQ1、DQ0、DQ6和DQ5被相應(yīng)地提供至多路復(fù)用器電路1013的0、3、2和I多路復(fù)用輸入。數(shù)據(jù)信號(hào)DQO、DQ6、DQ5和DQ4被相應(yīng)地提供至多路復(fù)用器電路1014的0、3、2和I多路復(fù)用輸入。字邊界信號(hào)WORDBD被提供至多路復(fù)用器電路1011-1014中的每個(gè)多路復(fù)用器電路的選擇輸入。[0094]多路復(fù)用器電路1011-1014基于WORDBD信號(hào)的值和在它們的多路復(fù)用輸入處的信號(hào)在它們的輸出處相應(yīng)地生成數(shù)據(jù)信號(hào)Z3、Z2、Z1和Z0。數(shù)據(jù)信號(hào)Z3、Z2、Z1和ZO被相應(yīng)地提供至觸發(fā)器電路1021-1024的D輸入。觸發(fā)器電路1021、1022、1023和1024響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿將在它們的Q輸出處的數(shù)據(jù)信號(hào)Z3、Z2、Zl和ZO的值相應(yīng)地存儲(chǔ)在數(shù)據(jù)信號(hào)DPIN3、DPIN2、DPINl和DPINO中。
[0095]如果信號(hào)WORDBD的二進(jìn)制值等于0，指示字邊界開(kāi)始于比特位置0，則多路復(fù)用器電路1011-1014將數(shù)據(jù)信號(hào)DQ3、DQ2、DQ1和DQO的值相應(yīng)地提供給信號(hào)Z3、Z2、Z1和Z0。
[0096]如果字邊界開(kāi)始于比特位置1、2或3，則桶形移位器電路1000將數(shù)據(jù)信號(hào)DPIN3、DPIN2,DPINl和DPINO中的比特的位置相對(duì)于數(shù)據(jù)信號(hào)DPRL3、DPRL2、DPRL1和DPRLO中的比特的位置進(jìn)行調(diào)節(jié)。例如，如果信號(hào)WORDBD的二進(jìn)制值等于1，指示字邊界開(kāi)始于數(shù)據(jù)信號(hào)DPRLl中的比特位置1，則多路復(fù)用器電路1011-1014將數(shù)據(jù)信號(hào)DQO、DQ6、DQ5和DQ4的值相應(yīng)地提供給信號(hào)Z3、Z2、Zl和Z0。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN3中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL3中的等效比特偏移一個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)4比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。
[0097]如果信號(hào)WORDBD的二進(jìn)制值等于2，指示字邊界開(kāi)始于信號(hào)DPRL2中的比特位置2，則多路復(fù)用器電路1011-1014將數(shù)據(jù)信號(hào)DQl、DQO、DQ6和DQ5的值相應(yīng)地提供給信號(hào)Z3、Z2、Zl和Z0。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN3中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL3中的等效比特偏移兩個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)4比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。
[0098]如果信號(hào)WORDBD的二進(jìn)制值等于3，指示字邊界開(kāi)始于信號(hào)DPRL3中的比特位置3，則多路復(fù)用器電路1011-1014將數(shù)據(jù)信號(hào)DQ2、DQl、DQO和DQ6的值相應(yīng)地提供給信號(hào)Z3、Z2、Zl和Z0。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN3中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL3中的等效比特偏移三個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)4比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。
[0099]圖11和12圖示了根據(jù)本發(fā)明的可替換實(shí)施例的桶形移位器電路的另一示例。圖11-12的桶形移位器電路是圖8A中的桶形移位器電路802的示例。圖11-12的桶形移位器電路也是圖8B中的桶形移位器電路822的示例。
[0100]圖11圖示了根據(jù)本發(fā)明的實(shí)施例的圖8A和8B的桶形移位器電路中的存儲(chǔ)電路1100的示例。存儲(chǔ)電路1100包括16個(gè)D觸發(fā)器電路1101和15個(gè)D觸發(fā)器電路1102。在圖11的實(shí)施例中，解串器電路202生成包含16比特的數(shù)據(jù)字的16個(gè)并行數(shù)據(jù)輸出信號(hào)DPRL。在圖11中，并行數(shù)據(jù)信號(hào)DPRL被稱為數(shù)據(jù)信號(hào)DPRL0-DPRL15。信號(hào)DPRLO指示從串行數(shù)據(jù)信號(hào)接收的第一個(gè)比特(即最舊的比特)，信號(hào)DPRL1-DPRL14指示從串行數(shù)據(jù)信號(hào)接收的相應(yīng)的第2到第15個(gè)比特，并且信號(hào)DPRL15指示最近從串行數(shù)據(jù)信號(hào)接收的比特。
[0101]數(shù)據(jù)信號(hào)DPRL0-DPRL15被提供至16個(gè)觸發(fā)器電路1101的D輸入。主時(shí)鐘信號(hào)被提供至31個(gè)觸發(fā)器電路1101和1102中的每個(gè)觸發(fā)器電路的時(shí)鐘輸入。觸發(fā)器電路1101-1102是單沿觸發(fā)器。觸發(fā)器電路1101響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿將在它們的Q輸出處的數(shù)據(jù)信號(hào)DPRL0-DPRL15相應(yīng)地存儲(chǔ)在數(shù)據(jù)信號(hào)DQ0-DQ15中。數(shù)據(jù)信號(hào)DQ1-DQ15被提供至15個(gè)觸發(fā)器電路1102的D輸入。觸發(fā)器電路1102響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿將在它們的Q輸出處的數(shù)據(jù)信號(hào)DQ1-DQ15相應(yīng)地存儲(chǔ)在數(shù)據(jù)信號(hào)DQ16-DQ30 中。
[0102]圖12圖示了根據(jù)本發(fā)明的實(shí)施例的選擇器電路1200的示例。圖11-12的桶形移位器電路包括存儲(chǔ)電路1100和選擇器電路1200。選擇器電路1200包括16個(gè)多路復(fù)用器電路1201-1216和16個(gè)D觸發(fā)器電路1221-1236。31個(gè)數(shù)據(jù)信號(hào)DQ0-DQ30中的不同的一組12個(gè)數(shù)據(jù)信號(hào)被提供至16個(gè)多路復(fù)用器電路1201-1216中的每個(gè)多路復(fù)用器電路的12個(gè)多路復(fù)用輸入，如圖12所示。主時(shí)鐘信號(hào)MSTCLK被提供至每個(gè)觸發(fā)器電路1221-1236的時(shí)鐘輸入。觸發(fā)器電路1221-1236是單沿觸發(fā)器。字邊界信號(hào)WORDBD被提供至多路復(fù)用器電路1201-1216中的每個(gè)多路復(fù)用器電路的選擇輸入。
[0103]多路復(fù)用器電路1201-1216在它們的輸出處相應(yīng)地生成數(shù)據(jù)信號(hào)Z0-Z15。多路復(fù)用器電路1201-1216中的每個(gè)多路復(fù)用器電路基于字邊界信號(hào)WORDBD將在其12個(gè)多路復(fù)用輸入處的數(shù)據(jù)信號(hào)中的一個(gè)數(shù)據(jù)信號(hào)的值提供至其輸出，作為數(shù)據(jù)信號(hào)Z0-Z15中的相應(yīng)的一個(gè)數(shù)據(jù)信號(hào)。觸發(fā)器電路1221-1236響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿將在它們的Q輸出處的數(shù)據(jù)信號(hào)Z0-Z15的值相應(yīng)地存儲(chǔ)在數(shù)據(jù)信號(hào)DPIN0-DPIN15中。在圖12的實(shí)施例中，數(shù)據(jù)信號(hào)DPIN0-DPIN15對(duì)應(yīng)于圖2中所示的數(shù)據(jù)信號(hào)DPIN。
[0104]選擇器電路1200可配置為將數(shù)據(jù)信號(hào)DPRL0-DPRL15中接收到的比特的位置偏移0、1、2、3、4、5、6、7、8、9、10或11個(gè)比特以對(duì)齊數(shù)據(jù)信號(hào)DPINO中的每個(gè)16比特的數(shù)據(jù)字的第一個(gè)比特。選擇器電路1200可配置為將數(shù)據(jù)信號(hào)DPRL0-DPRL15中接收到的比特的位置偏移最大的11個(gè)比特以生成數(shù)據(jù)信號(hào)DPIN0-DPIN15中的比特。選擇器電路1200可以被用在接收器電路200的實(shí)施例中，其中并行數(shù)據(jù)信號(hào)DPRL中的數(shù)據(jù)字的字邊界相對(duì)于第一并行數(shù)據(jù)信號(hào)DPRLO具有多達(dá)11個(gè)比特的最大偏移。
[0105]如果信號(hào)WORDBD的二進(jìn)制值指示字邊界開(kāi)始于信號(hào)DPRLO中的比特位置0，則多路復(fù)用器電路1201-1216將數(shù)據(jù)信號(hào)DQ0-DQ15的值相應(yīng)地提供給信號(hào)Z0-Z15。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN15中的比特的比特位置分別與數(shù)據(jù)信號(hào)DPRL0-DPRL15中接收到的等效比特的比特位置相同。
[0106]如果字邊界開(kāi)始于比特位置1-11中的一個(gè)比特位置，則選擇器電路1200將數(shù)據(jù)信號(hào)DPIN0-DPIN15中的比特的位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL15中的比特的位置進(jìn)行調(diào)節(jié)。例如，如果信號(hào)WORDBD的二進(jìn)制值指示字邊界開(kāi)始于信號(hào)DPRLl中的比特位置1，則多路復(fù)用器電路1201-1216將數(shù)據(jù)信號(hào)DQ16-DQ30和DQO的值相應(yīng)地提供給信號(hào)Z0-Z15。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN15中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL15中的等效比特偏移一個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)16比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。
[0107]如果信號(hào)WORDBD的二進(jìn)制值指示字邊界開(kāi)始于信號(hào)DPRL2中的比特位置2，則多路復(fù)用器電路1201-1216將數(shù)據(jù)信號(hào)DQ17-DQ30和DQO-DQl的值相應(yīng)地提供給信號(hào)Z0-Z15。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN15中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL15中的等效比特偏移兩個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)16比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。
[0108]如果信號(hào)WORDBD的二進(jìn)制值指示字邊界開(kāi)始于信號(hào)DPRL3-DPRL11中的相應(yīng)的一個(gè)信號(hào)中的比特位置3、4、5、6、7、8、9、10或11，則選擇器電路1200將數(shù)據(jù)信號(hào)DPIN中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL中的等效比特相應(yīng)地偏移3、4、5、6、7、8、9、10或11個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)16比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。選擇器電路1200基于指示字邊界開(kāi)始于相應(yīng)的比特位置3、4、5、6、7、8、9、10或11的信號(hào)WORDBD 將一組 16 個(gè)數(shù)據(jù)信號(hào) DQ18-DQ30 和 DQ0_DQ2、DQ19_DQ30 和 DQ0-DQ3、DQ20_DQ30 和DQ0-DQ4、DQ21-DQ30 和 DQ0-DQ5、DQ22_DQ30 和 DQ0-DQ6、DQ23_DQ30 和 DQ0-DQ7、DQ24_DQ30和DQ0-DQ8、DQ25-DQ30和DQ0-DQ9或者DQ26-DQ30和DQ0-DQ10的值相應(yīng)地提供給16個(gè)數(shù)據(jù)信號(hào) DPIN0-DPIN15。
[0109]圖11和13圖示了根據(jù)本發(fā)明的另一可替換實(shí)施例的桶形移位器電路的另一示例。圖11和13的桶形移位器電路是圖8A中的桶形移位器電路802的示例。圖11和13的桶形移位器電路也是圖8B中的桶形移位器電路822的示例。
[0110]圖13圖示了根據(jù)本發(fā)明的可替換實(shí)施例的選擇器電路1300的另一示例。圖11和13的桶形移位器電路包括存儲(chǔ)電路1100和選擇器電路1300。選擇器電路1300包括16個(gè)多路復(fù)用器電路1301-1316和16個(gè)D觸發(fā)器電路1321-1336。由存儲(chǔ)電路1100生成的16個(gè)數(shù)據(jù)信號(hào)DQ0-DQ30中4個(gè)數(shù)據(jù)信號(hào)被提供至16個(gè)多路復(fù)用器電路1301-1316中的每個(gè)多路復(fù)用器電路的4個(gè)多路復(fù)用輸入，如圖13所示。主時(shí)鐘信號(hào)MSTCLK被提供至觸發(fā)器電路1321-1336的每個(gè)的時(shí)鐘輸入。觸發(fā)器電路1321-1336是單沿觸發(fā)器。字邊界信號(hào)WORDBD被提供至多路復(fù)用器電路1301-1316中的每個(gè)多路復(fù)用器電路的選擇輸入。
[0111]多路復(fù)用器電路1301-1316在它們的輸出處相應(yīng)地生成數(shù)據(jù)信號(hào)Z0-Z15。多路復(fù)用器電路1301-1316中的每個(gè)多路復(fù)用器電路基于字邊界信號(hào)WORDBD將在其4個(gè)多路復(fù)用輸入處的4個(gè)數(shù)據(jù)信號(hào)中的一個(gè)數(shù)據(jù)信號(hào)的值提供至其輸出，作為數(shù)據(jù)信號(hào)Z0-Z15中的相應(yīng)的一個(gè)數(shù)據(jù)信號(hào)。觸發(fā)器電路1321-1336響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿將在它們的Q輸出處的數(shù)據(jù)信號(hào)Z0-Z15的值相應(yīng)地存儲(chǔ)在數(shù)據(jù)信號(hào)DPIN0-DPIN15中。在圖13的實(shí)施例中，數(shù)據(jù)信號(hào)DPIN0-DPIN15對(duì)應(yīng)于圖2中所示的數(shù)據(jù)信號(hào)DPIN。
[0112]選擇器電路1300可配置為將數(shù)據(jù)信號(hào)DPRL0-DPRL15中接收到的比特的位置偏移
0、3、6或9個(gè)比特以對(duì)齊數(shù)據(jù)信號(hào)DPINO中的每個(gè)16比特的數(shù)據(jù)字的第一個(gè)比特。選擇器電路1300可配置為將數(shù)據(jù)信號(hào)DPRL0-DPRL15中接收到的比特的位置偏移最大的9個(gè)比特以生成數(shù)據(jù)信號(hào)DPIN0-DPIN15中的比特。選擇器電路1300被用在接收器電路200的實(shí)施例中，其中并行數(shù)據(jù)信號(hào)DPRL中的數(shù)據(jù)字的字邊界在響應(yīng)于信號(hào)WORDBD被解串器電路202和控制電路204調(diào)節(jié)之后相對(duì)于第一并行數(shù)據(jù)信號(hào)DPRLO具有0、3、6或9個(gè)比特的偏移，如下所述。
[0113]如果信號(hào)WORDBD的二進(jìn)制值指示字邊界開(kāi)始于信號(hào)DPRLO中的比特位置0，則多路復(fù)用器電路1301-1316將數(shù)據(jù)信號(hào)DQ0-DQ15的值相應(yīng)地提供給信號(hào)Z0-Z15。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN15中的比特的比特位置分別與數(shù)據(jù)信號(hào)DPRL0-DPRL15中接收到的等效比特的比特位置相同。
[0114]如果字邊界開(kāi)始于比特位置3、6或9，則選擇器電路1300將數(shù)據(jù)信號(hào)DPIN0-DPIN15中的比特的位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL15中的比特的位置進(jìn)行調(diào)節(jié)。例如，如果信號(hào)WORDBD的二進(jìn)制值指示字邊界開(kāi)始于信號(hào)DPRL3中的比特位置3，則多路復(fù)用器電路1301-1316將數(shù)據(jù)信號(hào)DQ18-DQ30和DQ0-DQ2的值相應(yīng)地提供給信號(hào)Z0-Z15。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN15中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL15中的等效比特偏移三個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)16比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。
[0115]如果信號(hào)WORDBD的二進(jìn)制值指示字邊界開(kāi)始于信號(hào)DPRL6中的比特位置6，則多路復(fù)用器電路1301-1316將數(shù)據(jù)信號(hào)DQ21-DQ30和DQ0-DQ5的值相應(yīng)地提供給信號(hào)Z0-Z15。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN15中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL15中的等效比特偏移6個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)16比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。
[0116]如果信號(hào)WORDBD的二進(jìn)制值指示字邊界開(kāi)始于信號(hào)DPRL9中的比特位置9，則多路復(fù)用器電路1301-1316將數(shù)據(jù)信號(hào)DQ24-DQ30和DQ0-DQ8的值相應(yīng)地提供給信號(hào)Z0-Z15。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN15中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL15中的等效比特偏移9個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)16比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。
[0117]多路復(fù)用器電路1301-1316中的每個(gè)多路復(fù)用器的多路復(fù)用輸入處的四個(gè)并行數(shù)據(jù)信號(hào)與總共16個(gè)并行數(shù)據(jù)信號(hào)DPRL中的10個(gè)并行數(shù)據(jù)信號(hào)的范圍內(nèi)的每第三個(gè)并行數(shù)據(jù)信號(hào)相對(duì)應(yīng)。因而，多路復(fù)用器電路1301-1316的每個(gè)均具有3個(gè)比特的粒度。根據(jù)附加實(shí)施例，桶形移位器電路802和822可以包括只接收每隔一個(gè)并行數(shù)據(jù)信號(hào)、只接收每第四個(gè)并行數(shù)據(jù)信號(hào)、只接收每第五個(gè)并行數(shù)據(jù)信號(hào)等的多路復(fù)用器電路，分別對(duì)應(yīng)于2個(gè)比特、4個(gè)比特、5個(gè)比特等的粒度。
[0118]圖14圖示了根據(jù)本發(fā)明的實(shí)施例的桶形移位器電路1400的示例。桶形移位器電路1400是圖8A中的桶形移位器電路802的示例。桶形移位器電路1400也是圖8B中的桶形移位器電路822的示例。桶形移位器電路1400包括D觸發(fā)器電路1401-1406、多路復(fù)用器電路1411-1414和D觸發(fā)器電路1421-1424。
[0119]在圖14的實(shí)施例中，解串器電路202生成指示4比特的數(shù)據(jù)字的4個(gè)數(shù)據(jù)信號(hào)DPRL0-DPRL3。數(shù)據(jù)信號(hào)DPRL3、DPRL2、DPRLl和DPRLO被相應(yīng)地提供至觸發(fā)器電路1401、1402、1403和1404的D輸入。主時(shí)鐘信號(hào)MSTCLK被提供至觸發(fā)器電路1401-1406和1421-1424中的每個(gè)觸發(fā)器電路的時(shí)鐘輸入。觸發(fā)器電路1401-1406和1421-1424是單沿觸發(fā)器。觸發(fā)器電路1401-1404響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿分別將在它們的Q輸出處的數(shù)據(jù)信號(hào)DPRL3-DPRL0的值存儲(chǔ)在數(shù)據(jù)信號(hào)DQ3-DQ0中。
[0120]數(shù)據(jù)信號(hào)DQ3和DQ2被相應(yīng)地提供至觸發(fā)器電路1405和1406的D輸入。觸發(fā)器電路1405和1406響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿分別將在它們的Q輸出處的數(shù)據(jù)信號(hào)DQ3和DQ2的值存儲(chǔ)在數(shù)據(jù)信號(hào)DQ5和DQ4中。
[0121]數(shù)據(jù)信號(hào)DQ3和DQl被相應(yīng)地提供至多路復(fù)用器電路1411的O和I多路復(fù)用輸入。數(shù)據(jù)信號(hào)DQ2和DQO被相應(yīng)地提供至多路復(fù)用器電路1412的O和I多路復(fù)用輸入。數(shù)據(jù)信號(hào)DQl和DQ5被相應(yīng)地提供至多路復(fù)用器電路1413的O和I多路復(fù)用輸入。數(shù)據(jù)信號(hào)DQO和DQ4被相應(yīng)地提供至多路復(fù)用器電路1414的O和I多路復(fù)用輸入。在圖14的實(shí)施例中，圖案檢測(cè)器電路生成被提供至多路復(fù)用器電路1411-1414中的每個(gè)多路復(fù)用器電路的選擇輸入的單個(gè)字邊界信號(hào)W0RDBD。
[0122]多路復(fù)用器電路1411-1414基于WORDBD信號(hào)的值和在它們的多路復(fù)用輸入處的信號(hào)在它們的輸出處相應(yīng)地生成數(shù)據(jù)信號(hào)Z3、Z2、Z1和Z0。數(shù)據(jù)信號(hào)Z3、Z2、Z1和ZO被相應(yīng)地提供至觸發(fā)器電路1421、1422、1423和1424的D輸入。觸發(fā)器電路1421-1424響應(yīng)于時(shí)鐘信號(hào)MSTCLK的每個(gè)上升沿分別將在它們的Q輸出處的數(shù)據(jù)信號(hào)Z3、Z2、Zl和ZO的值存儲(chǔ)在信號(hào) DPIN3、DPIN2、DPINl 和 DPINO 中。
[0123]如果信號(hào)WORDBD等于0，指示字邊界開(kāi)始于比特位置0，則多路復(fù)用器電路1411-1414將數(shù)據(jù)信號(hào)DQ3、DQ2、DQ1和DQO的值相應(yīng)地提供給信號(hào)Z3、Z2、Z1和Z0。如果信號(hào)WORDBD等于I，指示字邊界開(kāi)始于數(shù)據(jù)信號(hào)DPRL2中的比特位置2，則多路復(fù)用器電路1411-1414將數(shù)據(jù)信號(hào)DQ1、DQ0、DQ5和DQ4的值相應(yīng)地提供給信號(hào)Z3、Z2、Z1和Z0。因此，數(shù)據(jù)信號(hào)DPIN0-DPIN3中的每個(gè)比特的比特位置相對(duì)于數(shù)據(jù)信號(hào)DPRL0-DPRL3中的等效比特偏移兩個(gè)比特以將數(shù)據(jù)信號(hào)DPINO中的每個(gè)4比特的數(shù)據(jù)字的第一個(gè)比特對(duì)齊。因而，如果字邊界開(kāi)始于比特位置2，則桶形移位器電路1400將數(shù)據(jù)信號(hào)DPIN3、DPIN2、DPIN1和DPINO中的比特的位置相對(duì)于數(shù)據(jù)信號(hào)DPRL3、DPRL2、DPRL1和DPRLO中的比特的位置調(diào)節(jié)2個(gè)比特。
[0124]再次參考圖5，如果字對(duì)齊電路205中的桶形移位器電路包括選擇器電路1300或1400，則多個(gè)(或單個(gè))字邊界信號(hào)WORDBD被提供至判決偏移電路505的輸入。根據(jù)其它實(shí)施例，如果字對(duì)齊電路205中的桶形移位器電路包括具有只接收每第四個(gè)并行數(shù)據(jù)信號(hào)、只接收每第五個(gè)并行數(shù)據(jù)信號(hào)等的多路復(fù)用器電路的選擇器電路，則字邊界信號(hào)WORDBD被提供至判決偏移電路505的輸入。
[0125]在其中字邊界信號(hào)WORDBD被提供至判決偏移電路505的輸入的實(shí)施例中，判決偏移電路505基于相位評(píng)估器電路504的輸出信號(hào)PHCP的值并且基于字邊界信號(hào)WORDBD生成判決偏移信號(hào)DC0F。判決偏移電路505將信號(hào)PHCP所指示的上或下偏移值轉(zhuǎn)換為正整數(shù)V，如以上關(guān)于圖5所描述的。然后，判決偏移電路505基于正整數(shù)V、如字邊界信號(hào)TORDBD所指示的并行數(shù)據(jù)信號(hào)中的每個(gè)數(shù)據(jù)字開(kāi)始的比特位置以及桶形移位器電路中的多路復(fù)用器電路的粒度生成比特偏移值。
[0126]判決偏移電路505生成比特偏移值，該比特位移值使得字邊界(即每個(gè)數(shù)據(jù)字中的第一個(gè)比特)至少偏移V個(gè)比特加上使得字邊界為可通過(guò)輸出第一并行數(shù)據(jù)信號(hào)DPINO的桶形移位器電路中的多路復(fù)用器電路選擇的比特位置所需要的任意的附加比特偏移。判決偏移電路505使用如信號(hào)WORDBD所指示的字邊界來(lái)確定要對(duì)數(shù)字V增加多少附加的比特偏移來(lái)將字邊界移到可通過(guò)輸出第一并行數(shù)據(jù)信號(hào)DPINO的桶形移位器電路中的多路復(fù)用器電路選擇的比特位置。然后，判決偏移電路505使得判決偏移信號(hào)DCOF指示比特偏移值，并且循環(huán)調(diào)節(jié)電路506生成基于所述比特偏移值的信號(hào)CYCSLP中的多個(gè)脈沖。
[0127]判決偏移電路505接收或存儲(chǔ)指示桶形移位器電路中的多路復(fù)用器電路的粒度的值。該粒度指示哪些比特(即哪些并行數(shù)據(jù)信號(hào))可通過(guò)桶形移位器電路中的多路復(fù)用器電路選擇。例如，在圖13的實(shí)施例中，判決偏移電路505接收或存儲(chǔ)粒度值3，指示多路復(fù)用器電路可以選擇每第三個(gè)比特。在圖14的實(shí)施例中，判決偏移電路505接收或存儲(chǔ)粒度值2。
[0128]作為示例，如果字邊界信號(hào)WORDBD指示字邊界(即每個(gè)數(shù)據(jù)字中的第一個(gè)比特)位于信號(hào)DPRL7中的比特位置7處，并且信號(hào)PHCP指示針對(duì)16個(gè)比特的數(shù)據(jù)字(B卩M=16)的向上計(jì)數(shù)值3/16，則將字邊界偏移3個(gè)比特位置使得字邊界移到開(kāi)始于并行數(shù)據(jù)信號(hào)DPRL4中。然而，如果如選擇器電路1300中桶形移位器電路中的多路復(fù)用器電路的粒度等于3，則控制電路204使得解串器電路202利用CYCSLP信號(hào)將并行數(shù)據(jù)信號(hào)DPRL中的比特偏移4個(gè)比特位置，以使得字邊界開(kāi)始于并行數(shù)據(jù)信號(hào)DPRL3，因?yàn)槎嗦窂?fù)用器電路1301只可以從并行數(shù)據(jù)信號(hào)中的比特位置0、3、6或9中選擇。然后，圖案檢測(cè)器電路801或821調(diào)節(jié)字邊界信號(hào)WORDBD以指示字邊界當(dāng)前開(kāi)始于比特位置3，使得選擇器電路1300將字邊界從信號(hào)DPRL3偏移到信號(hào)DPIN0-DPIN15中的信號(hào)DPINO。
[0129]根據(jù)另一示例，字邊界信號(hào)WORDBD指示字邊界位于信號(hào)DPRL2中的比特位置2處，信號(hào)PHCP指示針對(duì)16個(gè)比特的數(shù)據(jù)字(即M=16)的向下計(jì)數(shù)值-5/16，并且如選擇器電路1300中桶形移位器電路中的多路復(fù)用器電路的粒度等于3。在該示例中，控制電路204使得解串器電路202利用CYCSLP信號(hào)將并行數(shù)據(jù)信號(hào)DPRL中的比特偏移12個(gè)比特位置(而不是11個(gè)比特位置)，以使得字邊界開(kāi)始于并行數(shù)據(jù)信號(hào)DPRL6，因?yàn)槎嗦窂?fù)用器電路1301只可以從比特位置0、3、6或9中選擇。然后，圖案檢測(cè)器電路801或821調(diào)節(jié)字邊界信號(hào)WORDBD以指示字邊界當(dāng)前開(kāi)始于比特位置6，使得選擇器電路1300將字邊界從信號(hào)DPRL6偏移到信號(hào)DPIN0-DPIN15中的信號(hào)DPINO。
[0130]圖15圖示了根據(jù)本發(fā)明的實(shí)施例的針對(duì)被選擇的數(shù)據(jù)信號(hào)ZN的示例性波形。圖15中所示的針對(duì)信號(hào)ZN的波形是圖10和14中所示的數(shù)據(jù)信號(hào)Z0-Z3以及圖12和13中所示的數(shù)據(jù)信號(hào)Z0-Z15中的每個(gè)數(shù)據(jù)信號(hào)的示例。圖15圖示了信號(hào)ZN的比特周期(即單位間隔)的示例。圖15中所示的最佳鎖定位置在比特周期的中間。最佳鎖定位置對(duì)應(yīng)于相應(yīng)的觸發(fā)器電路(例如觸發(fā)器電路1021-1024、1221-1236、1321-1336以及1421-1424中的一個(gè))存儲(chǔ)信號(hào)ZN的值的理想時(shí)間。圖15示出了針對(duì)觸發(fā)器電路的建立和保持時(shí)間的示例。觸發(fā)器電路可以在保持與建立時(shí)間之間的圖15中所示的裕度時(shí)間(margin time)內(nèi)的任意時(shí)間存儲(chǔ)信號(hào)ZN的值，以將信號(hào)ZN的準(zhǔn)確值提供給相應(yīng)的數(shù)據(jù)信號(hào)DPIN。
[0131]圖15中所示的裕度時(shí)間出現(xiàn)在最佳鎖定位置的兩邊。圖15的裕度時(shí)間等于從保持時(shí)間結(jié)束一直到建立時(shí)間開(kāi)始的時(shí)間。相位評(píng)估器電路504所使用的閾值基于RDCLK與MSTCLK時(shí)鐘信號(hào)之間的預(yù)定的相位差，如上所述。RDCLK與MSTCLK時(shí)鐘信號(hào)之間的預(yù)定的相位差等于圖15中所示的裕度時(shí)間的一半。因而，相位評(píng)估器電路504所使用的閾值基于為圖15中所示的裕度時(shí)間的一半的最大值。附加裕度時(shí)間可能被動(dòng)態(tài)漂移(wander)或傳播延遲變化所消耗，降低相位評(píng)估器504所使用的閾值。錯(cuò)誤檢測(cè)邏輯可以被包括在可被用于確定何時(shí)閾值已被越過(guò)、觸發(fā)并行信號(hào)DPIN的重新對(duì)齊的協(xié)議邏輯中。
[0132]圖15中所示的裕度時(shí)間的持續(xù)時(shí)間取決于數(shù)據(jù)信號(hào)ZN的比特周期以及建立和保持時(shí)間。解串器電路202、相位檢測(cè)器電路203和控制電路204使由接收器電路101、103、105和107所生成的4個(gè)時(shí)鐘信號(hào)RDCLK在圖15中所示的裕度時(shí)間的一半(即預(yù)定的相位差)以內(nèi)與主時(shí)鐘信號(hào)MSTCLK對(duì)齊。因此，觸發(fā)器電路1021-1024、1221-1236、1321-1336和1421-1424響應(yīng)于主時(shí)鐘信號(hào)MSTCLK存儲(chǔ)并行數(shù)據(jù)信號(hào)中的比特的準(zhǔn)確值。接收器電路101、103、105和107所生成的4個(gè)時(shí)鐘信號(hào)RDCLK在圖15中所示的裕度時(shí)間以內(nèi)與彼此對(duì)齊。此外，由接收器電路101、103、105和107分別生成的4組并行數(shù)據(jù)信號(hào)DPINA、DPINB、DPINC和DPIND相對(duì)于彼此被對(duì)齊和抗扭斜。接收器電路101、103、105和107中的每個(gè)接收器電路中的電路200減少被用于使數(shù)據(jù)信號(hào)從RDCLK跨到MSTCLK時(shí)鐘域的寄存器級(jí)的數(shù)目。
[0133]圖16是可以包括本發(fā)明的實(shí)施例的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)1600的簡(jiǎn)化部分框圖。FPGA1600僅僅是可以包括本發(fā)明的特征的集成電路的一個(gè)示例。應(yīng)當(dāng)理解本發(fā)明的實(shí)施例可以被用在各種類(lèi)型的集成電路中，諸如現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)、可編程邏輯器件(PLD)、復(fù)雜可編程邏輯器件(CPLD)、可編程邏輯陣列(PLA)、專用集成電路(ASIC)、存儲(chǔ)器集成電路、中心處理單元、微處理器、模擬集成電路等。
[0134]FPGA1600包括通過(guò)具有可變長(zhǎng)度和速度的縱橫互連導(dǎo)體的網(wǎng)絡(luò)互相連接的可編程邏輯陣列區(qū)塊(或者LAB)1602的二維陣列。LAB1602包括多個(gè)(例如10個(gè))邏輯單元(或者 LE)。
[0135]邏輯單元(LE)是提供對(duì)用戶定義的邏輯功能的高效實(shí)現(xiàn)的可編程邏輯電路區(qū)塊。FPGA具有可被配置為實(shí)現(xiàn)各種組合和時(shí)序功能的大量邏輯單元。邏輯單元可利用可編程互連結(jié)構(gòu)?？删幊袒ミB結(jié)構(gòu)可以被編程以按幾乎任何所所期望的配置互連邏輯單元。
[0136]FPGA1600還包括分布式存儲(chǔ)器結(jié)構(gòu)，該結(jié)構(gòu)包括在整個(gè)陣列中提供的具有可變尺寸的隨機(jī)訪問(wèn)存儲(chǔ)器(RAM)區(qū)塊。RAM區(qū)塊包括例如區(qū)塊1604、區(qū)塊1606和區(qū)塊1608。這些存儲(chǔ)器區(qū)塊還可以包括移位寄存器和先入先出(FIFO)緩沖器。
[0137]FPGA1600還包括可以實(shí)現(xiàn)例如具有加或減特征的乘法器的數(shù)字信號(hào)處理(DSP)區(qū)塊1610。輸入/輸出單元(10E)1612支持多種單端和差分輸入/輸出標(biāo)準(zhǔn)。10E1612包括被耦接到集成電路的管腳的輸入和輸出緩沖器。這些管腳是可被用于路由例如輸入數(shù)據(jù)信號(hào)、輸出數(shù)據(jù)信號(hào)并提供FPGA與一個(gè)或多個(gè)外部設(shè)備之間的電壓的FPGA芯片的外部端子。10E1612中的一個(gè)或多個(gè)可以包括電路101-108。FPGA1600在這里是為了說(shuō)明的目的而被描述的。本發(fā)明的實(shí)施例可以在很多不同類(lèi)型的集成電路中被實(shí)現(xiàn)。
[0138]本發(fā)明的實(shí)施例也可以在具有作為若干組件中的一個(gè)組件的FPGA的系統(tǒng)中被實(shí)現(xiàn)。圖17示出了可以體現(xiàn)本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)1700的框圖。系統(tǒng)1700可以是被編程的數(shù)字計(jì)算機(jī)系統(tǒng)、數(shù)字信號(hào)處理系統(tǒng)、專用的數(shù)字交換網(wǎng)絡(luò)或者其它處理系統(tǒng)。此外，這樣的系統(tǒng)可以被設(shè)計(jì)用于各種應(yīng)用，例如電信系統(tǒng)、汽車(chē)系統(tǒng)、控制系統(tǒng)、消費(fèi)電子產(chǎn)品、個(gè)人計(jì)算機(jī)、互聯(lián)網(wǎng)通信和聯(lián)網(wǎng)等等。此外，系統(tǒng)1700可以被提供在單個(gè)板上、多個(gè)板上或者多個(gè)封裝內(nèi)。
[0139]系統(tǒng)1700包括通過(guò)一個(gè)或多個(gè)總線互連在一起的處理單元1702、存儲(chǔ)器單元1704和輸入/輸出(I/O)單元1706。根據(jù)該示例性實(shí)施例，F(xiàn)PGA1708被嵌入處理單元1702中。FPGA1708可以用于圖17的系統(tǒng)內(nèi)的很多不同的目的。FPGA1708可以例如是處理單元1702的邏輯構(gòu)建區(qū)塊，支持其內(nèi)部和外部操作。FPGA1708被編程以實(shí)現(xiàn)在系統(tǒng)操作中執(zhí)行其特定任務(wù)所必需的邏輯功能。FPGA1708可以通過(guò)連接1710被專門(mén)耦接到存儲(chǔ)器1704并且通過(guò)連接1712被耦接到I/O單元1706。
[0140]處理單元1702可以將數(shù)據(jù)引導(dǎo)至合適的系統(tǒng)組件以進(jìn)行處理或存儲(chǔ)、執(zhí)行被存儲(chǔ)在存儲(chǔ)器1704中的程序、經(jīng)由I/O單元1706接收和發(fā)送數(shù)據(jù)或者其它類(lèi)似的功能。處理單元1702可以是中央處理單元(CPU)、微處理器、浮點(diǎn)協(xié)處理器、圖形協(xié)處理器、硬件控制器、微控制器、被編程以用作控制器的現(xiàn)場(chǎng)可編程門(mén)陣列、網(wǎng)絡(luò)控制器或者任意類(lèi)型的處理器或控制器。此外，在很多實(shí)施例中，通常不需要CPU。
[0141]例如，代替CPU，一個(gè)或多個(gè)FPGA1708可以控制系統(tǒng)的邏輯操作。作為另一示例，F(xiàn)PGA1708用作可重新配置的處理器，該處理器可以按需要被重新編程以處理特定的計(jì)算任務(wù)?？商娲?，F(xiàn)PGA1708自身可以包括嵌入式微處理器。存儲(chǔ)器單元1704可以是隨機(jī)訪問(wèn)存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、固定的或柔性盤(pán)介質(zhì)、閃存、磁帶或者任何其它存儲(chǔ)裝置，或者這些存儲(chǔ)裝置的任意組合。
[0142]關(guān)于本發(fā)明的示例性實(shí)施例的前述描述為了說(shuō)明和描述的目的而被呈現(xiàn)。前述描述不意欲為窮盡性的或者將本發(fā)明局限于這里所公開(kāi)的示例。在一些實(shí)例中，本發(fā)明的特征可以在沒(méi)有關(guān)于所提出的其它特征的相應(yīng)應(yīng)用的情況下被使用。在以上教導(dǎo)的啟發(fā)下，很多修改、替換和變動(dòng)是可能的，且不脫離本發(fā)明的范圍。
[0143]附加實(shí)施例:
[0144]附加實(shí)施例1.一種電路，包括:
[0145]將串行數(shù)據(jù)信號(hào)轉(zhuǎn)換成第一并行數(shù)據(jù)信號(hào)的串并轉(zhuǎn)換器電路；以及
[0146]基于第一并行數(shù)據(jù)信號(hào)生成第二并行數(shù)據(jù)信號(hào)的桶形移位器電路，其中桶形移位器電路包括多路復(fù)用器電路，以將由第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置進(jìn)行調(diào)節(jié)，并且
[0147]其中多路復(fù)用器電路中的每個(gè)多路復(fù)用器電路被耦接以接收少于由第一并行數(shù)據(jù)信號(hào)所指示的全部比特。
[0148]附加實(shí)施例2.附加實(shí)施例1的電路，其中多路復(fù)用器電路將由第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置調(diào)節(jié)少于第一并行數(shù)據(jù)信號(hào)的總數(shù)的最大數(shù)目的比特位置。
[0149]附加實(shí)施例3.附加實(shí)施例1的電路，其中多路復(fù)用器電路將由第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置調(diào)節(jié)等于至少兩個(gè)比特位置的最小比特移位。
[0150]附加實(shí)施例4.附加實(shí)施例1的電路，其中多路復(fù)用器電路將由第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置調(diào)節(jié)等于至少三個(gè)比特位置的最小比特移位。
[0151]附加實(shí)施例5.附加實(shí)施例1的電路，還包括:
[0152]圖案檢測(cè)器電路，該圖案檢測(cè)器電路指示在第一并行數(shù)據(jù)信號(hào)中或者在第二并行數(shù)據(jù)信號(hào)中的數(shù)據(jù)字內(nèi)的第一比特的比特位置，其中桶形移位器電路基于由圖案檢測(cè)器電路所指示的比特位置將由第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置進(jìn)行調(diào)節(jié)。
[0153]附加實(shí)施例6.附加實(shí)施例5的電路還包括:
[0154]生成第一和第二周期性信號(hào)之間的相位偏移的指示的相位檢測(cè)器電路，其中串并轉(zhuǎn)換器電路響應(yīng)于第一周期性信號(hào)將串行數(shù)據(jù)信號(hào)轉(zhuǎn)換為第一并行數(shù)據(jù)信號(hào)；
[0155]基于相位偏移的指示生成相移的指示的控制電路；以及
[0156]基于相移的指示提供對(duì)第一周期性信號(hào)的相位的調(diào)節(jié)的時(shí)鐘信號(hào)生成電路，其中串并轉(zhuǎn)換器電路基于對(duì)第一周期性信號(hào)的相位的調(diào)節(jié)來(lái)調(diào)節(jié)由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置。
[0157]附加實(shí)施例7.附加實(shí)施例6的電路，其中控制電路基于相位偏移的指示并基于由圖案檢測(cè)器電路所指示的比特位置生成相移的指示。
[0158]附加實(shí)施例8.—種方法，包括:
[0159]利用串并轉(zhuǎn)換器電路將串行數(shù)據(jù)信號(hào)轉(zhuǎn)換為第一并行數(shù)據(jù)信號(hào)；
[0160]利用桶形移位器電路基于第一并行數(shù)據(jù)信號(hào)生成第二并行數(shù)據(jù)信號(hào)；[0161]利用桶形移位器電路中的多路復(fù)用器電路將由第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置進(jìn)行調(diào)節(jié)；以及
[0162]只將每個(gè)數(shù)據(jù)字中由第一并行數(shù)據(jù)信號(hào)指示的比特的子集提供至多路復(fù)用器電路中的每個(gè)多路復(fù)用器電路的輸入。
[0163]附加實(shí)施例9.附加實(shí)施例8的方法，其中多路復(fù)用器電路將由第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置調(diào)節(jié)少于第一并行數(shù)據(jù)信號(hào)的總數(shù)的最大數(shù)目的比特位置。
[0164]附加實(shí)施例10.附加實(shí)施例8的方法，其中多路復(fù)用器電路將由第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置進(jìn)行調(diào)節(jié)的最小比特移位為至少兩個(gè)比特位置。
[0165]附加實(shí)施例11.附加實(shí)施例8的方法，其中多路復(fù)用器電路將由第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由第一并行數(shù)據(jù)信號(hào)所指示的比特的位置進(jìn)行調(diào)節(jié)的最小比特移位為至少三個(gè)比特位置。
【權(quán)利要求】
1.一種電路,包括: 串并轉(zhuǎn)換器電路，響應(yīng)于第一周期性信號(hào)將串行數(shù)據(jù)信號(hào)轉(zhuǎn)換成第一并行數(shù)據(jù)信號(hào)； 相位檢測(cè)電路系統(tǒng)，基于所述第一周期性信號(hào)與第二周期性信號(hào)之間的相位偏移生成相移的指示；以及 時(shí)鐘信號(hào)生成電路，基于所述相移的所述指示提供對(duì)所述第一周期性信號(hào)的相位的調(diào)節(jié)，所述串并轉(zhuǎn)換器電路基于對(duì)所述第一周期性信號(hào)的所述相位的所述調(diào)節(jié)來(lái)調(diào)節(jié)由所述第一并行數(shù)據(jù)信號(hào)所指示的比特的位置。
2.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括: 桶形移位器電路，基于所述第一并行數(shù)據(jù)信號(hào)生成第二并行數(shù)據(jù)信號(hào)，其中所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由所述第一并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置進(jìn)行調(diào)節(jié)。
3.根據(jù)權(quán)利要求2所述的電路，其中所述桶形移位器電路包括響應(yīng)于所述第二周期性信號(hào)存儲(chǔ)所述第一并行數(shù)據(jù)信號(hào)的值的存儲(chǔ)電路。
4.根據(jù)權(quán)利要求2所述的電路，進(jìn)一步包括: 圖案檢測(cè)器電路，指示在所述第一并行數(shù)據(jù)信號(hào)中或者在所述第二并行數(shù)據(jù)信號(hào)中的數(shù)據(jù)字內(nèi)的第一比特的比特位置，其中所述桶形移位器電路基于由所述圖案檢測(cè)器電路所指示的所述比特位置將由所述第二并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置相對(duì)于由所述第一并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置進(jìn)行調(diào)節(jié)。
5.根據(jù)權(quán)利要求2所述的電路，其中所述桶形移位器電路包括選擇器電路，將由所述第二并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置相對(duì)于由所述第一并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置調(diào)節(jié)少于所述第一并行數(shù)據(jù)信號(hào)的總數(shù)的最大數(shù)目的比特位置。
6.根據(jù)權(quán)利要求2所述的電路，其中所述桶形移位器電路包括選擇器電路，將由所述第二并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置相對(duì)于由所述第一并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置調(diào)節(jié)至少兩個(gè)比特位置的最小比特移位。
7.根據(jù)權(quán)利要求4所述的電路,其中所述相位檢測(cè)電路系統(tǒng)包括: 相位檢測(cè)器電路，生成所述第一周期性信號(hào)與所述第二周期性信號(hào)之間的相位偏移的指示，其中所述桶形移位器電路包括選擇器電路以將由所述第二并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置相對(duì)于由所述第一并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置進(jìn)行調(diào)節(jié)；以及 控制電路，基于所述相位偏移的所述指示、基于由所述圖案檢測(cè)器電路所指示的所述比特位置以及基于由所述選擇器電路的最小比特移位生成所述相移的所述指示。
8.根據(jù)權(quán)利要求1所述的電路，其中所述時(shí)鐘信號(hào)生成電路持續(xù)調(diào)節(jié)所述第一周期性信號(hào)的所述相位直到所述相位檢測(cè)電路系統(tǒng)指示所述第一周期性信號(hào)和所述第二周期性信號(hào)在預(yù)定的相位差范圍內(nèi)被對(duì)齊相位。
9.根據(jù)權(quán)利要求8所述的電路，其中所述相位檢測(cè)電路系統(tǒng)生成指示在所述第一周期性信號(hào)和所述第二周期性信號(hào)之間的所述相位偏移的第一相位檢測(cè)信號(hào)和第二相位檢測(cè)信號(hào)，其中所述相位檢測(cè)電路系統(tǒng)包括基于所述第一相位檢測(cè)信號(hào)生成第一計(jì)數(shù)值的第一計(jì)數(shù)器電路以及基于所述第二相位檢測(cè)信號(hào)生成第二計(jì)數(shù)值的第二計(jì)數(shù)器電路，其中所述相位檢測(cè)電路系統(tǒng)基于所述第一計(jì)數(shù)值和所述第二計(jì)數(shù)值生成提供所述相移的所述指示的信號(hào)，并且其中所述時(shí)鐘信號(hào)生成電路是可變分頻器電路。
10.根據(jù)權(quán)利要求1所述的電路，其中所述電路是集成電路中的接收器電路，并且其中所述串行數(shù)據(jù)信號(hào)包含由外部設(shè)備生成并被提供給所述集成電路的比特。
11.一種方法，包括: 利用串并轉(zhuǎn)換器響應(yīng)于第一周期性信號(hào)將串行數(shù)據(jù)信號(hào)轉(zhuǎn)換為第一并行數(shù)據(jù)信號(hào)； 利用相位檢測(cè)電路系統(tǒng)基于所述第一周期性信號(hào)與第二周期性信號(hào)之間的相位偏移生成相移的指示； 基于所述相移的所述指示提供對(duì)所述第一周期性信號(hào)的相位的調(diào)節(jié)；以及 利用所述串并轉(zhuǎn)換器基于對(duì)所述第一周期性信號(hào)的所述相位的所述調(diào)節(jié)來(lái)調(diào)節(jié)由所述第一并行數(shù)據(jù)信號(hào)所指示的比特的位置。
12.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括: 利用桶形移位器電路基于所述第一并行數(shù)據(jù)信號(hào)生成第二并行數(shù)據(jù)信號(hào)； 利用圖案檢測(cè)器電路指示在所述第一并行數(shù)據(jù)信號(hào)中或者在所述第二并行數(shù)據(jù)信號(hào)中的數(shù)據(jù)字內(nèi)的第一比特的比特位置；以及 基于由所述圖案檢測(cè)器電路所指示的數(shù)據(jù)字內(nèi)的所述第一比特的所述比特位置、利用所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于由所述第一并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置進(jìn)行調(diào)節(jié)。
13.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括: 響應(yīng)于所述第二周期性信號(hào)將所述第一并行數(shù)據(jù)信號(hào)的值存儲(chǔ)在存儲(chǔ)電路中。
14.根據(jù)權(quán)利要求12所述的方法，其中所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置相對(duì)于由所述第一并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置調(diào)節(jié)少于所述第一并行數(shù)據(jù)信號(hào)的總數(shù)的最大數(shù)目的比特位置。
15.根據(jù)權(quán)利要求12所述的方法，其中所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置相對(duì)于由所述第一并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置進(jìn)行調(diào)節(jié)的最小比特移位是至少兩個(gè)比特位置。
16.根據(jù)權(quán)利要求12所述的方法，其中利用相位檢測(cè)電路系統(tǒng)基于所述第一周期性信號(hào)與第二周期性信號(hào)之間的相位偏移生成相移的指示進(jìn)一步包括: 利用相位檢測(cè)器生成所述第一周期性信號(hào)與所述第二周期性信號(hào)之間的所述相位偏移的指示；以及 基于所述相位偏移的所述指示、基于由所述圖案檢測(cè)器電路所指示的數(shù)據(jù)字內(nèi)的所述第一比特的所述比特位置以及基于所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置相對(duì)于由所述第一并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置進(jìn)行調(diào)節(jié)的最小比特移位生成所述相移的所述指示。
17.—種電路,包括: 接收器電路，其中所述接收器電路中的每個(gè)接收器電路響應(yīng)于相應(yīng)的同步時(shí)鐘信號(hào)將串行數(shù)據(jù)信號(hào)轉(zhuǎn)換為一組并行數(shù)據(jù)信號(hào)，其中所述接收器電路中的每個(gè)接收器電路使得所述相應(yīng)的同步時(shí)鐘信號(hào)在所述相應(yīng)的一組并行數(shù)據(jù)信號(hào)中的比特的比特周期的一半之內(nèi)與主時(shí)鐘信號(hào)對(duì)齊，其中所述接收器電路中的每個(gè)接收器電路響應(yīng)于所述主時(shí)鐘信號(hào)存儲(chǔ)所述相應(yīng)的一組并行數(shù)據(jù)信號(hào)，并且其中所述接收器電路將所述多組并行數(shù)據(jù)信號(hào)相對(duì)于彼此進(jìn)行抗扭斜。
18.根據(jù)權(quán)利要求17所述的電路，其中所述接收器電路中的每個(gè)接收器電路包括: 串并轉(zhuǎn)換器電路，響應(yīng)于所述相應(yīng)的同步時(shí)鐘信號(hào)將所述相應(yīng)的串行數(shù)據(jù)信號(hào)轉(zhuǎn)換成所述相應(yīng)的一組并行數(shù)據(jù)信號(hào)； 相位檢測(cè)電路 系統(tǒng)，基于所述相應(yīng)的同步時(shí)鐘信號(hào)與所述主時(shí)鐘信號(hào)之間的相位偏移生成相移的指示；以及 時(shí)鐘信號(hào)生成電路，基于所述相移的所述指示提供對(duì)所述相應(yīng)的同步時(shí)鐘信號(hào)的相位的調(diào)節(jié)，所述串并轉(zhuǎn)換器電路基于對(duì)所述相應(yīng)的同步時(shí)鐘信號(hào)的所述相位的所述調(diào)節(jié)來(lái)調(diào)節(jié)由所述相應(yīng)的一組并行數(shù)據(jù)信號(hào)所指示的比特的位置。
19.根據(jù)權(quán)利要求18所述的電路，其中所述接收器電路中的每個(gè)接收器電路進(jìn)一步包括: 桶形移位器電路，基于所述相應(yīng)的一組并行數(shù)據(jù)信號(hào)生成相應(yīng)的輸出并行數(shù)據(jù)信號(hào)，其中所述桶形移位器電路將由所述相應(yīng)的輸出并行數(shù)據(jù)信號(hào)所指示的比特的位置相對(duì)于所述相應(yīng)的一組并行數(shù)據(jù)信號(hào)所指示的所述比特的所述位置進(jìn)行調(diào)節(jié)。
【文檔編號(hào)】H03M9/00GK103973312SQ201410042365
【公開(kāi)日】2014年8月6日 申請(qǐng)日期:2014年1月28日 優(yōu)先權(quán)日:2013年2月5日
【發(fā)明者】C·沃特曼, D·門(mén)德?tīng)? 申請(qǐng)人:阿爾特拉公司