本發(fā)明涉及半導體制造領域，尤其涉及一種快閃存儲器的形成方法。

背景技術：

快閃存儲器是集成電路產(chǎn)品中一種重要的器件?？扉W存儲器的主要特點是在不加電壓的情況下能長期保持存儲的信息?？扉W存儲器具有集成度高、較快的存取速度和易于擦除等優(yōu)點，因而得到廣泛的應用。

快閃存儲器分為兩種類型：疊柵(stack gate)快閃存儲器和分柵(split gate)快閃存儲器。疊柵快閃存儲器存在過擦除的問題。分柵快閃存儲器由于具有更高的編程效率，在擦寫功能上可以避免過度擦寫問題，因而被廣泛運用在各類諸如智能卡、SIM卡、微控制器、手機等電子產(chǎn)品中。

然而，現(xiàn)有的分柵快閃存儲器存在嚴重的擦除失效的問題。

技術實現(xiàn)要素：

本發(fā)明解決的問題是提供一種快閃存儲器的形成方法，以避免快閃存儲器擦除失效。

為解決上述問題，本發(fā)明提供一種快閃存儲器的形成方法，包括：提供半導體襯底，所述半導體襯底上具有浮柵極結構膜和位于浮柵極結構膜上的控制柵結構膜；在控制柵結構膜上形成若干個分立的介質層，相鄰介質層之間具有第一開口；在第一開口側壁形成第一側墻；以第一側墻為掩膜去除第一開口底部的控制柵極結構膜和浮柵極結構膜，在第一開口底部形成第二開口；在第二開口底部的半導體襯底中形成源區(qū)，源區(qū)中具有源離子；形成源區(qū)后，在第二開口側壁形成第二側墻；形成第二側墻后，在源區(qū)中摻雜補償離子，所述補償離子的導電類型和源離子的導電類型相同；在源區(qū)中摻雜補償離子后，在第一開口和第二開口中形成源線層。

可選的，在所述源區(qū)中摻雜補償離子的工藝為離子注入工藝。

可選的，當所述源離子的導電類型為P型時，所述補償離子的導電類型為P型。

可選的，所述離子注入工藝的參數(shù)包括：采用的離子為硼離子，注入能量為2KeV～4KeV，注入劑量為1E15atom/cm²～1E16atom/cm²，注入角度為70度～90度。

可選的，所述離子注入工藝的參數(shù)包括：采用的離子為銦離子，注入能量為5KeV～20KeV，注入劑量為1E14atom/cm²～1E15atom/cm²，注入角度為70度～90度。

可選的，當所述源離子的導電類型為N型時，所述補償離子的導電類型為N型。

可選的，所述離子注入工藝的參數(shù)包括：采用的離子為磷離子，注入能量為2KeV～5KeV，注入劑量為1E14atom/cm²～1E15atom/cm²，注入角度為70度～90度。

可選的，所述離子注入工藝的參數(shù)包括：采用的離子為砷離子，注入能量為3KeV～15KeV，注入劑量為1E14atom/cm²～1E15atom/cm²，注入角度為70度～90度。

可選的，所述半導體襯底具有字線位線區(qū)和源線浮柵區(qū)，所述源線浮柵區(qū)位于相鄰字線位線區(qū)之間；所述浮柵極結構膜位于部分源線浮柵區(qū)半導體襯底上，且位于源線浮柵區(qū)半導體襯底上的浮柵極結構膜還延伸至所述字線位線區(qū)半導體襯底上；所述控制柵極結構膜位于半導體襯底和浮柵極結構膜上；所述介質層覆蓋字線位線區(qū)的控制柵極結構膜。

可選的，形成所述源線層后，還包括：去除字線位線區(qū)的介質層和控制柵極結構膜，在第一側墻底部形成控制柵極結構；在所述控制柵極結構和第一側墻側壁形成第三側墻；以所述第一側墻、源線層和第三側墻為掩膜，去除字線位線區(qū)的部分浮柵極結構膜，在控制柵極結構和第三側墻的底部形成浮柵極結構；在暴露出的第三側墻側壁和浮柵極結構側壁形成字線結構。

與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

本發(fā)明技術方案提供的快閃存儲器的形成方法中，在形成第二側墻之前形成源區(qū)，使得源區(qū)在垂直于第二開口側壁方向上的尺寸較大，源區(qū)和浮柵極結構構成的電容增大，因此能夠將源線層上的電壓更多的耦合在浮柵極結構上，有利于快閃存儲器進行編程。在形成第二側墻后，在源區(qū)中摻雜補償離子。由于所述補償離子的導電類型和源離子的導電類型相同，因此所述補償離子能夠補償源區(qū)中源離子在第二側墻形成過程中的損耗。使得源區(qū)和源線層接觸的區(qū)域中源離子的濃度增加。進而使得源線層和源區(qū)之間的接觸電阻降低。因此，快閃存儲器在擦除操作過程中讀取的電流較大，從而避免字線結構擦除失效。

附圖說明

圖1是一種分柵快閃存儲器的結構示意圖；

圖2至圖17是本發(fā)明一實施例中快閃存儲器形成過程的結構示意圖。

具體實施方式

正如背景技術所述，現(xiàn)有的分柵快閃存儲器存在嚴重的擦除失效。

圖1是一種分柵快閃存儲器的結構示意圖，分柵快閃存儲器包括：半導體襯底100；柵極結構單元，柵極結構單元包括兩個分立的柵極結構，柵極結構之間具有凹槽(未圖示)，柵極結構包括位于部分半導體襯底100上的浮柵極結構120和位于浮柵極結構120上的控制柵極結構121；第一側墻130，位于控制柵極結構121上；第二側墻131，位于凹槽側壁；源線層140，位于第一側墻130之間以及第二側墻131之間；字線結構，位于柵極結構、第一側墻130和源線層140的兩側側壁；源區(qū)150，位于源線層140底部的半導體襯底100中。

一種形成上述分柵快閃存儲器的方法包括：提供半導體襯底，所述半導體襯底具有字線位線區(qū)和源線浮柵區(qū)，所述源線浮柵區(qū)位于相鄰字線位線區(qū)之間；在部分半導體襯底上形成橫跨所述字線位線區(qū)和源線浮柵區(qū)的浮柵極結構膜和控制柵極結構膜；形成介質層，所述介質層覆蓋字線位線區(qū)的浮柵極結構膜和控制柵極結構膜，相鄰介質層之間具有第一開口；在第一開口側壁形成第一側墻；以第一側墻為掩膜去除第一開口底部的浮柵極結構膜和控制柵極結構膜，在第一開口底部形成第二開口；在第二開口底部的半導體襯底中形成源區(qū)；形成源區(qū)后，在第二開口側壁形成第二側墻；形成第二側墻后，在第一開口和第二開口中形成源線層；形成源線層后，去除字線位線區(qū)的介質層、控制柵極結構膜和浮柵極結構膜，形成控制柵極結構和浮柵極結構；然后在暴露出的第一側墻、控制柵極結構和浮柵極結構側壁形成字線結構。

上述方法中，先形成源區(qū)，后形成第二側墻。先形成源區(qū)，后形成第二側墻的原因在于：使得源區(qū)在垂直于第二開口側壁方向上的尺寸較大，源區(qū)和浮柵極結構構成的電容增大，因此能夠將源線層上的電壓更多的耦合在浮柵極結構上，以在快閃存儲器在編程過程中提高浮柵極結構上的電壓，有利于分柵快閃存儲器進行編程。

然而，上述方法形成的分柵快閃存儲器存在嚴重的擦除失效問題，經(jīng)研究發(fā)現(xiàn)，原因在于：

在形成第二側墻的過程中，會對暴露出的源區(qū)造成刻蝕損耗，容易將源區(qū)中的源離子的濃度峰值對應的區(qū)域去除，導致源區(qū)和源線層接觸的區(qū)域中源離子的濃度低于所述濃度峰值，因而導致源線層和源區(qū)的接觸電阻較大。進而導致在分柵快閃存儲器擦除操作過程中讀取的電流過小。而分柵快閃存儲器擦除失效與否根據(jù)所述讀取的電流的大小來判斷。如果所述讀取的電流過小，則判斷為分柵快閃存儲器擦除失效。

在此基礎上，本發(fā)明提供一種快閃存儲器的形成方法，包括：提供半導體襯底，所述半導體襯底上具有浮柵極結構膜和位于浮柵極結構膜上的控制柵結構膜；在控制柵結構膜上形成若干個分立的介質層，相鄰介質層之間具有第一開口；在第一開口側壁形成第一側墻；以第一側墻為掩膜去除第一開口底部的控制柵極結構膜和浮柵極結構膜，在第一開口底部形成第二開口；在第二開口底部的半導體襯底中形成源區(qū)，源區(qū)中具有源離子；形成源區(qū)后，在第二開口側壁形成第二側墻；形成第二側墻后，在源區(qū)中摻雜補償離子，所述補償離子的導電類型和源離子的導電類型相同；在源區(qū)中摻雜補償離子后，在第一開口和第二開口中形成源線層。

所述方法中，在形成第二側墻之前形成源區(qū)，使得源區(qū)在垂直于第二開口側壁方向上的尺寸較大，源區(qū)和浮柵極結構構成的電容增大，因此能夠將源線層上的電壓更多的耦合在浮柵極結構上，有利于快閃存儲器進行編程。在形成第二側墻后，在源區(qū)中摻雜補償離子。由于所述補償離子的導電類型和源離子的導電類型相同，因此所述補償離子能夠補償源區(qū)中源離子在第二側墻形成過程中的損耗。使得源區(qū)和源線層接觸的區(qū)域中源離子的濃度增加。進而使得源線層和源區(qū)之間的接觸電阻降低。因此，快閃存儲器在擦除操作過程中讀取的電流較大，從而避免字線結構擦除失效。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。

圖2至圖17是本發(fā)明一實施例中快閃存儲器形成過程的結構示意圖。

參考圖2，提供半導體襯底200。

所述半導體襯底200為形成快閃存儲器提供工藝平臺。

所述半導體襯底200具有字線位線區(qū)和源線浮柵區(qū)，所述源線浮柵區(qū)位于相鄰字線位線區(qū)之間。

所述半導體襯底200的材料可以為硅、鍺或者鍺化硅。所述半導體襯底200還可以絕緣體上硅(SOI)、絕緣體上鍺(GeOI)或絕緣體上鍺化硅(SiGeOI)。本實施例中，所述半導體襯底200的材料單晶硅。

接著，形成浮柵極結構膜和控制柵結構膜。

本實施例中，所述浮柵極結構膜位于部分源線浮柵區(qū)半導體襯底200上，且位于源線浮柵區(qū)半導體襯底200上的浮柵極結構膜還延伸至所述字線位線區(qū)半導體襯底200上；控制柵極結構膜位于半導體襯底200和浮柵極結構膜上。

下面參考圖3至圖7具體介紹浮柵極結構膜和控制柵極結構膜的形成過程。

參考圖3，在半導體襯底200上形成初始浮柵極結構膜210；在所述初始浮柵極結構膜210上形成第一掩膜材料層220。

所述初始浮柵極結構膜210包括初始浮柵氧化膜和位于初始浮柵氧化膜上的初始浮柵膜。

所述初始浮柵氧化膜隔離初始浮柵膜和半導體襯底200。所述初始浮柵氧化膜用于后續(xù)形成浮柵氧化膜。所述初始浮柵氧化膜的形成工藝為沉積工藝或氧化工藝。所述初始浮柵氧化膜的材料為二氧化硅。

所述初始浮柵膜用于后續(xù)形成浮柵膜。所述初始浮柵膜的形成工藝為沉積工藝，如等離子體化學氣相沉積工藝、低壓化學氣相沉積工藝或亞大氣壓化學氣相沉積工藝。所述初始浮柵膜的材料為多晶硅。

所述第一掩膜材料層220用于后續(xù)形成掩膜層。所述第一掩膜材料層220的形成工藝為沉積工藝，如等離子體化學氣相沉積工藝、低壓化學氣相沉積工藝或亞大氣壓化學氣相沉積工藝。所述第一掩膜材料層220可以是單層結構，也可以為疊層結構。當?shù)谝谎谀げ牧蠈?20為單層結構時，第一掩膜材料層220的材料可以為氮化硅、氮氧化硅或氮碳化硅。當?shù)谝谎谀げ牧蠈?20為疊層結構時，疊層結構中的每一層的材料可以為氮化硅、氮氧化硅或氮碳化硅。

所述初始浮柵氧化膜、初始浮柵膜和第一掩膜材料層220的厚度可以根據(jù)工藝需要而設定。

參考圖4，圖形化所述第一掩膜材料層220(參考圖3)、初始浮柵極結構膜210(參考圖3)和部分半導體襯底200，在所述半導體襯底200上形成浮柵極結構膜211和位于浮柵極結構膜211上的第一掩膜層221，同時形成溝槽230，所述溝槽230位于相鄰浮柵極結構膜211、相鄰第一掩膜層221之間以及半導體襯底200中。

所述浮柵極結構膜211位于部分源線浮柵區(qū)半導體襯底200上，且位于源線浮柵區(qū)半導體襯底200上的浮柵極結構膜211還延伸至所述字線位線區(qū)半導體襯底200上。

所述浮柵極結構膜211包括位于部分半導體襯底200上的浮柵氧化膜和位于浮柵氧化膜上的浮柵膜。所述浮柵氧化膜位于部分源線浮柵區(qū)半導體襯底200上，且位于源線浮柵區(qū)半導體襯底200上的浮柵氧化膜還延伸至所述字線位線區(qū)半導體襯底200上。

本實施例中，在第一掩膜材料層220上形成圖形化的光刻膠層，所述圖形化的光刻膠層定義出溝槽230的位置；以所述圖形化的光刻膠層為掩膜，刻蝕第一掩膜材料層220、初始浮柵極結構膜210和部分半導體襯底200，形成溝槽230、浮柵極結構膜211和第一掩膜層221；然后去除所述圖形化的光刻膠層。

在其它實施例中，在第一掩膜材料層上形成圖形化的光刻膠層，所述圖形化的光刻膠層定義出溝槽的位置；以所述圖形化的光刻膠層為掩膜，刻蝕第一掩膜材料層，形成第一掩膜層；然后以所述第一掩膜層為掩膜刻蝕初始浮柵極結構膜和部分半導體襯底，形成溝槽、浮柵極結構膜；形成第一掩膜層后，去除所述圖形化的光刻膠層。

參考圖5，在溝槽230(參考圖4)中形成隔離層240；形成隔離層240后，去除第一掩膜層221(參考圖4)。

所述隔離層240的材料為氧化硅。

所述隔離層240的頂部表面高于浮柵極結構膜211的頂部表面；或者隔離層240的頂部表面高于半導體襯底200表面且低于浮柵極結構膜211的頂部表面；或者隔離層240的頂部表面與浮柵極結構膜211的頂部表面齊平。

本實施例中，所述隔離層240的頂部表面高于浮柵極結構膜211的頂部表面。

結合參考圖6和圖7，圖7為沿著圖6中切割線A-A1獲得的剖面圖，在半導體襯底200和浮柵極結構膜211上形成控制柵極結構膜250。

具體的，所述控制柵極結構膜250覆蓋隔離層240和浮柵極結構膜211。

所述控制柵極結構膜250包括控制柵介質膜和位于控制柵介質膜上的控制柵電極膜。所述控制柵介質膜覆蓋浮柵極結構膜211和隔離層240。

本實施例中，所述控制柵介質膜為疊層結構，所述控制柵介質膜包括第一控制柵介質膜、位于第一控制柵介質膜表面的第二控制柵介質膜以及位于第二控制柵介質膜上的第三控制柵介質膜。

所述第一控制柵介質膜和第三控制柵介質膜的材料為氧化硅。所述第二控制柵介質膜的材料為氮化硅。

所述控制柵介質膜為疊層結構的優(yōu)點為：使得控制柵介質膜的介電常數(shù)較大，控制柵電極膜、控制柵介質膜和和浮柵膜構成的電容的數(shù)值增加，后續(xù)控制柵上的電壓能夠更多的耦合到浮柵上，有利于快閃存儲器的編程的進行。

在其它實施例中，所述控制柵介質膜為單層結構，所述控制柵介質膜的材料為氧化硅。

所述控制柵電極膜的材料為重摻雜的多晶硅。

形成所述第一控制柵介質膜、第二控制柵介質膜和第三控制柵介質膜和控制柵電極膜的工藝為沉積工藝，如等離子體化學氣相沉積工藝、原子層沉積工藝，低壓化學氣相沉積工藝或亞大氣壓化學氣相沉積工藝。

繼續(xù)結合參考圖6和圖7，在控制柵結構膜250上形成若干個分立的介質層260，相鄰介質層260之間具有第一開口261。

圖7中示出了字線位線區(qū)A和源線浮柵區(qū)B。

所述介質層260覆蓋字線位線區(qū)A的控制柵極結構膜250，且暴露出源線浮柵區(qū)B的控制柵極結構膜250。

所述介質層260的材料為氮化硅或氮氧化硅。

形成介質層260的方法包括：在所述控制柵極結構膜250上形成介質膜(未圖示)；在所述介質膜上形成圖形化的第二掩膜層，第二掩膜層覆蓋字線位線區(qū)A的介質膜且暴露出源線浮柵區(qū)B的介質膜；以第二掩膜層為掩膜刻蝕去除源線浮柵區(qū)B的介質膜，形成介質層260；然后去除第二掩膜層。

參考圖8，圖8為在圖7基礎上的示意圖，在第一開口261側壁形成第一側墻270。

所述第一側墻270的材料為氧化硅或氮氧化硅。

形成所述第一側墻270的方法包括：在所述第一開口261的側壁和底部、以及介質層260的頂部表面形成第一側墻膜(未圖示)；去除介質層260頂部表面、以及第一開口261底部的第一側墻膜，形成第一側墻270。

形成所述第一側墻膜的工藝為沉積工藝，如等離子體化學氣相沉積工藝、低壓化學氣相沉積工藝、亞大氣壓化學氣相沉積工藝或者原子層沉積工藝。

去除介質層260頂部表面、以及第一開口261底部的第一側墻膜的工藝為回刻蝕工藝。具體的，去除介質層260頂部表面、以及第一開口261底部的第一側墻膜的工藝可以為自對準蝕刻工藝。

參考圖9，以第一側墻270為掩膜去除第一開口261底部的控制柵極結構膜250和浮柵極結構膜211，在第一開口261底部形成第二開口262。

以第一側墻270為掩膜，刻蝕第一開口261底部的控制柵極結構膜250和浮柵極結構膜211直至暴露出半導體襯底200的表面，在第一開口261底部形成第二開口262。

參考圖10，在第二開口262底部的半導體襯底200中形成源區(qū)280。

所述源區(qū)中具有源離子。

當所述快閃存儲器的類型為N型時，所述源區(qū)280中源離子的導電類型為N型；當所述快閃存儲器的類型為P型時，所述源區(qū)280中源離子的導電類型為P型。

形成源區(qū)280的方法包括：以所述第一側墻270為掩膜，對第二開口262底部的半導體襯底200進行源離子注入，形成源摻雜區(qū)；然后對所述源摻雜區(qū)進行源退火處理，形成源區(qū)280。

所述源退火處理用于激活源摻雜區(qū)中的源離子，并修復源離子注入引起的半導體襯底200內(nèi)的晶格損傷。

形成源區(qū)280后，源區(qū)280中的源離子的濃度峰值位置位于源區(qū)280表面附近。

參考圖11，形成源區(qū)280后，在第二開口262側壁形成第二側墻271。

所述第二側墻271的材料為氧化硅或氮氧化硅。

形成第二側墻271的方法包括：在介質層260和第一側墻270表面、以及第二開口262側壁和底部形成第二側墻膜(未圖示)；刻蝕去除介質層260和第一側墻270表面的第二側墻膜，形成第二側墻271。

本實施例中，所述第二側墻271與所述第一側墻270的材料不同，降低去除介質層260和第一側墻270表面的第二側墻膜的過程中對第一側墻270刻蝕損耗。

本實施例中，先形成源區(qū)280，后形成第二側墻271，優(yōu)勢在于：使得源區(qū)280在垂直于第二開口262側壁方向上的尺寸較大，源區(qū)280和后續(xù)浮柵極結構構成的電容增大，因此能夠將后續(xù)源線層上的電壓更多的耦合在浮柵極結構上，以在快閃存儲器在編程過程中提高浮柵極結構上的電壓，有利于分柵快閃存儲器進行編程。

需要說明的是，在形成第二側墻271的過程中，會對暴露出的源區(qū)280造成刻蝕損耗，容易將源區(qū)280中的源離子的濃度峰值對應的區(qū)域去除，導致源區(qū)280和后續(xù)源線層接觸的區(qū)域中源離子的濃度低于所述濃度峰值，因而導致后續(xù)源線層和源區(qū)280的接觸電阻較大。進而會導致后續(xù)在快閃存儲器在擦除操作的過程中讀取的電流較小。而快閃存儲器擦除失效與否根據(jù)所述讀取的電流的大小來判斷。若所述讀取的電流過小，則判斷為快閃存儲器擦除失效。因此，本實施例中，形成第二側墻271后，后續(xù)在源區(qū)280中摻雜補償離子。

參考圖12，形成第二側墻271后，在源區(qū)280中摻雜補償離子，所述補償離子的導電類型和源離子的導電類型相同。

在源區(qū)280中摻雜補償離子的工藝為離子注入工藝。

具體的，以介質層260、第一側墻270和第二側墻271為掩膜，采用離子注入工藝在源區(qū)280中注入補償離子，從而在源區(qū)280中摻雜補償離子。

在源區(qū)280中摻雜補償離子，在源區(qū)280中形成補償區(qū)，所述補償區(qū)的表面和源區(qū)280的表面齊平。

當所述源區(qū)280中的源離子的導電類型為P型時，所述補償離子的導電類型為P型。當所述源區(qū)280中的源離子的導電類型為N型時，所述補償離子的導電類型為N型。

若所述離子注入的能量過高，導致補償離子注入源區(qū)280的深度過大，補償離子濃度最高區(qū)域到源區(qū)280表面的距離過大，相應的，補償離子在源區(qū)280表面附近區(qū)域的濃度過小。因此不能有效的降低源區(qū)280和后續(xù)形成的源線層的接觸電阻。若所述離子注入的能量過低，不能有效的將補償離子注入到源區(qū)280中。且不同的補償離子對應的原子質量不同。在相同的注入深度的情況下，原子質量較大的補償離子需要損耗的能量較大，故需要較大的注入能量。

若所述離子注入工藝的注入劑量過高，導致工藝成本增加；若所述離子注入工藝的注入劑量過低，導致離子注入后補償離子在源區(qū)280中的濃度過小，因此不能有效的降低源區(qū)280和后續(xù)形成的源線層的接觸電阻。對于原子質量較小的補償離子，原子質量越小，補償離子在離子注入過程中的擴散損耗越大。故需要彌補不同的補償離子在離子注入過程中對應的擴散損耗。那么對于原子質量較小的補償離子，原子質量越小，需要的注入劑量相對越大。

所述離子注入工藝的注入角度和注入能量有關，所述注入角度為與半導體襯底100表面之間的夾角。在一定的注入深度的情況下，注入能量越大，需要的注入角度越小。

綜上，所述離子注入工藝的注入能量、注入劑量和注入角度需要選擇合適的范圍。且不同的改性離子對應的原子質量不同。在相同的注入深度的情況下，原子質量較大的改性離子需要損耗的能量較大，故需要較大的注入能量。

當所述補償離子為硼離子時，所述離子注入工藝的參數(shù)包括：采用的離子為硼離子，注入能量為2KeV～4KeV，注入劑量為1E15atom/cm²～1E16atom/cm²，注入角度為70度～90度。

當所述補償離子為銦離子時，所述離子注入工藝的參數(shù)包括：注入能量為5KeV～20KeV，注入劑量為1E14atom/cm²～1E15atom/cm²，注入角度為70度～90度。

當所述補償離子為磷離子時，所述離子注入工藝的參數(shù)包括：注入能量為2KeV～5KeV，注入劑量為1E14atom/cm²～1E15atom/cm²，注入角度為70度～90度。

當所述補償離子為砷離子時，所述離子注入工藝的參數(shù)包括：注入能量為3KeV～15KeV，注入劑量為1E14atom/cm²～1E15atom/cm²，注入角度為70度～90度。

進行所述離子注入后，進行退火處理，以激活所述補償離子，并修復離子注入引起的源區(qū)280的晶格損傷。

參考圖13，在源區(qū)280中摻雜補償離子后，在第一開口261(參考圖12)和第二開口262(參考圖12)中形成源線層290。

所述源線層290的材料為多晶硅。

形成源線層290的方法包括：在第一開口261和第二開口262中、及第一側墻270和介質層260上形成源線膜(未圖示)；去除高于介質層260頂部表面的源線膜，在第一開口261和第二開口262中形成源線層290。

所形成源線膜的工藝為沉積工藝，如等離子體化學氣相沉積工藝、低壓化學氣相沉積工藝或亞大氣壓化學氣相沉積工藝。

去除高于介質層260頂部表面的源線膜的工藝為平坦化工藝，如化學機械研磨工藝。

參考圖14，形成源線層291后，去除字線位線區(qū)A的介質層260(參考圖13)和控制柵極結構膜250(參考圖13)，在第一側墻270底部形成控制柵極結構251。

去除字線位線區(qū)A的介質層260和控制柵極結構膜250的工藝為濕法刻蝕工藝或者干法刻蝕工藝。

本實施例中，去除字線位線區(qū)A的介質層260為濕法刻蝕工藝，去除控制柵極結構膜250的工藝為干法刻蝕工藝。

所述控制柵極結構251包括控制柵介質層和位于控制柵介質層上的控制柵電極層。所述控制柵介質層對應所述控制柵介質膜，所述控制柵電極層對應所述控制柵電極膜。

本實施例中，所述控制柵介質層為疊層結構，所述控制柵介質層包括第一控制柵介質層、位于第一柵介質層表面的第二控制柵介質層以及位于第二控制柵介質層上的第三控制柵介質層。所述第一控制柵介質層對應第一控制柵介質膜，所述第二控制柵介質層對應第二控制柵介質膜，所述第三控制柵介質層對應第三控制柵介質膜。

在其它實施例中，當所述控制柵介質膜為單層結構時，所述控制柵介質層為單層結構。

參考圖15，在所述控制柵極結構251和第一側墻270側壁形成第三側墻。

本實施例中，所述第三側墻包括內(nèi)側墻301和外側墻302，內(nèi)側墻301位于外側墻302和控制柵極結構251之間、以及外側墻302和第一側墻270之間。

本實施例中，形成第三側墻的形成方法包括：在浮柵極結構膜211、第一側墻、控制柵極結構251、以及源線層290的表面形成第一側墻膜(未圖示)；回刻蝕所述第一側墻膜，形成第三側墻。

具體的，在浮柵極結構膜211、第一側墻、控制柵極結構251、以及源線層290的表面形成內(nèi)側墻膜；在內(nèi)側墻膜表面形成外側墻膜，外側墻膜和內(nèi)側墻膜構成第一側墻膜。

所述內(nèi)側墻301對應所述內(nèi)側墻膜，所述外側墻302對應所述外側墻膜。

所述內(nèi)側墻301呈“L”型，所述外側墻302位于內(nèi)側墻301的“L”型表面。

所述內(nèi)側墻301的材料為氧化硅，所述外側墻302的材料為氮化硅。

在其它實施例中，所述第三側墻為單層結構，所述第三側墻的材料為氧化硅或氮氧化硅。

由于形成了第三側墻，因此使得后續(xù)形成的浮柵極結構在垂直于浮柵極結構側壁方向上的尺寸大于控制柵極結構251在垂直于控制柵極結構251側壁方向上的尺寸。其次，使得控制柵極結構251和后續(xù)形成的字線結構之間的隔離性能增強。

需要說明的是，本實施例中，第三側墻包括內(nèi)側墻301和外側墻302，內(nèi)側墻301的材料為氧化硅，所述外側墻302的材料為氮化硅。能夠提高控制柵極結構251和后續(xù)形成的字線結構之間的隔離性能，且避免第三側墻對控制柵極結構251的應力過大，從而避免所述應力過大引起控制柵極結構251的晶格缺陷。

參考圖16，以所述第一側墻270、源線層290和第三側墻為掩膜，去除字線位線區(qū)A的部分浮柵極結構膜211，在控制柵極結構251和第三側墻的底部形成浮柵極結構212。

所述浮柵極結構212包括浮柵介質層和位于浮柵介質層上的浮柵。所述浮柵介質層對應所述浮柵氧化膜，所述浮柵對應所述浮柵膜。

所述浮柵極結構212位于所述源線浮柵區(qū)B的部分半導體襯底200上。

去除字線位線區(qū)A的浮柵極結構膜211的工藝為濕法刻蝕工藝或者干法刻蝕工藝。

本實施例中，所述浮柵極結構212在垂直于浮柵極結構212側壁方向上的尺寸大于控制柵極結構251在垂直于控制柵極結構251側壁方向上的尺寸，優(yōu)點為：在快閃存儲器編程時有較多的電子存入浮柵極結構212，提高了快閃存儲器的編程效率。

接著，參考圖17，在暴露出的第三側墻側壁和浮柵極結構212側壁形成字線結構。

所述字線結構位于部分字線位線區(qū)A的半導體襯底200上。

所述字線結構包括字線氧化層303和字線304，所述字線304位于第三側墻的側壁；所述字線氧化層303位于第三側墻與字線304之間、浮柵極結構212與字線304之間、以及半導體襯底200和字線304之間。

所述字線氧化層303的材料為氧化硅。

所述字線304的材料為多晶硅。

形成字線氧化層303和字線304的方法包括：在所述字線位線區(qū)A的半導體襯底200表面、字線位線區(qū)A暴露出的第三側墻側壁和浮柵極結構212側壁、以及源線層290和第一側墻270上形成字線氧化膜(未圖示)；在所述字線氧化膜上形成字線膜；回刻蝕字線膜和字線氧化膜，形成字線氧化層300和字線304。

所述字線氧化層303對應字線氧化膜，所述字線304對應字線膜。

所述字線304與源線層290之間通過字線氧化層300、第三側墻和第一側墻270隔離。

接著，在所述字線304的側壁形成字線側墻305；以所述字線側墻305和字線結構為掩膜，對字線側墻305側部的半導體襯底200進行漏離子注入，在字線側墻305側部的半導體襯底200中形成漏摻雜區(qū)；然后對所述漏摻雜區(qū)進行漏退火處理，形成漏區(qū)281。

所述漏區(qū)281位于相鄰的字線結構之間。所述漏區(qū)281用于電學連接位線。

需要說明的是，在其它實施例中，沒有形成第三側墻。相應的，形成源線層后，去除字線位線區(qū)的介質層、控制柵極結構膜和浮柵極結構膜，形成位于第一側墻底部的控制柵極結構以及位于控制柵極結構底部的浮柵極結構。在此情況下，浮柵極結構在垂直于浮柵極結構側壁方向上的尺寸等于控制柵極結構在垂直于控制柵極結構側壁方向上的尺寸。然后，在暴露出的第一側墻、控制柵極結構和浮柵極結構的側壁形成字線結構；在字線結構側壁形成字線側墻；在字線側墻側部的半導體襯底中形成漏區(qū)。

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