finFET結(jié)構(gòu)的制作方法
【專利摘要】本實(shí)用新型公開(kāi)了一種finFET結(jié)構(gòu)，所述finFET結(jié)構(gòu)包括為多個(gè)finFET形成的多個(gè)鰭部，所述多個(gè)鰭部的第一部分由與所述第一部分相鄰的支撐結(jié)構(gòu)支撐，所述第一部分在所述多個(gè)鰭部與襯底之間的空隙之上。
【專利說(shuō)明】f i nFET結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本公開(kāi)涉及用于在體半導(dǎo)體晶片上制作絕緣鰭式場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)。

【背景技術(shù)】
[0002]晶體管是現(xiàn)代數(shù)字處理器和存儲(chǔ)器器件的基本器件元件。目前有可以用于不同應(yīng)用的多種晶體管設(shè)計(jì)或者類型。各種晶體管類型包括例如雙極結(jié)型晶體管(BJT)、結(jié)型場(chǎng)效應(yīng)晶體管(JFET)、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)、豎直溝道或者溝槽場(chǎng)效應(yīng)晶體管和超結(jié)(superjunct1n)或者多漏極晶體管。已經(jīng)在MOSFET系列晶體管內(nèi)出現(xiàn)的一類晶體管是鰭式場(chǎng)效應(yīng)晶體管(finFET)。
[0003]在圖1A的透視圖中描繪finFET的示例。可以在體半導(dǎo)體襯底110 (例如硅襯底)上制作finFET，并且finFET包括沿著襯底的表面在長(zhǎng)度方向上伸展并且在與襯底表面正交的高度方向上延伸的鰭狀結(jié)構(gòu)115。鰭部115可以具有窄寬度，例如少于250納米。在襯底的表面上可以存在絕緣層105，例如氧化物層?？梢栽邛挷康膮^(qū)域之上形成包括傳導(dǎo)柵極材料130和柵極絕緣體135的柵極結(jié)構(gòu)?？梢耘c柵極相鄰形成源極區(qū)域120和漏極區(qū)域140。
[0004]圖1B描繪finFET的經(jīng)過(guò)圖1A中的虛線所示截面的正視圖。在一些實(shí)施例中，finFET的柵極結(jié)構(gòu)可以包括間隔物132。線155指示鰭部115的近似豎直范圍，并且線150指示如例如圖1A中所示包圍鰭部的柵極材料130的近似豎直范圍。
[0005]FinFET具有用于互補(bǔ)MOS縮減成更小尺寸的有利靜電性質(zhì)。由于鰭部是三維結(jié)構(gòu)，所以可以在鰭部的三個(gè)表面上形成晶體管的溝道，使得finFET對(duì)于在襯底上占用的給定的表面區(qū)域可以表現(xiàn)高電流切換能力。由于可以從襯底表面升高溝道和器件，所以與常規(guī)平面MOSFET比較可以有在相鄰器件之間的減少的電場(chǎng)耦合。
實(shí)用新型內(nèi)容
[0006]本實(shí)用新型的實(shí)施例旨在解決現(xiàn)有技術(shù)中的器件在關(guān)斷狀態(tài)下經(jīng)過(guò)下層傳導(dǎo)襯底的電流泄漏的問(wèn)題。
[0007]根據(jù)本實(shí)用新型的一個(gè)方面，提供了一種finFET結(jié)構(gòu)，所述finFET結(jié)構(gòu)包括為多個(gè)finFET形成的多個(gè)鰭部，所述多個(gè)鰭部的第一部分由與所述第一部分相鄰的支撐結(jié)構(gòu)支撐，所述第一部分在所述多個(gè)鰭部與襯底之間的空隙之上。
[0008]優(yōu)選地，所述襯底包括體半導(dǎo)體。
[0009]優(yōu)選地，所述多個(gè)鰭部包括外延生長(zhǎng)的半導(dǎo)體。
[0010]優(yōu)選地，所述支撐結(jié)構(gòu)包括偽柵極結(jié)構(gòu)。
[0011]優(yōu)選地，所述偽柵極結(jié)構(gòu)由在所述多個(gè)鰭部的第二部分之上沉積的填充材料支撐。
[0012]優(yōu)選地，所述支撐結(jié)構(gòu)包括非晶硅。
[0013]優(yōu)選地，還包括在所述多個(gè)鰭部與所述支撐結(jié)構(gòu)之間沉積的硬掩模材料。
[0014]優(yōu)選地，所述第一層包括第二半導(dǎo)體材料，并且沉積所述第一層包括外延生長(zhǎng)所述第二半導(dǎo)體材料。
[0015]優(yōu)選地,所述多個(gè)鰭部包括Si。
[0016]優(yōu)選地，所述多個(gè)鰭部具有在近似1nm與近似70nm之間的高度。
[0017]優(yōu)選地，所述多個(gè)鰭部的高度在±15%內(nèi)是均勻的。
[0018]優(yōu)選地，所述多個(gè)鰭部中的鰭部的寬度在近似1nm與近似150nm之間。
[0019]優(yōu)選地，在所述多個(gè)鰭部中的鰭部之間的間距大于近似20nm。
[0020]描述的技術(shù)涉及用于制作與體襯底絕緣的finFET的結(jié)構(gòu)。無(wú)需在制作finFET時(shí)使用絕緣體上半導(dǎo)體(SOI)襯底。在各種實(shí)施例中，晶體管的鰭部由在鰭部下面設(shè)置的絕緣層支撐。絕緣層可以防止器件中的在沒(méi)有絕緣層的情況下原本會(huì)出現(xiàn)的電流泄漏。
[0021]可以結(jié)合附圖從以下描述中更完全理解本教導(dǎo)的前述和其它方面、實(shí)施例及特征。

【專利附圖】

【附圖說(shuō)明】
[0022]本領(lǐng)域技術(shù)人員將理解這里描述的附圖僅用于示例目的。將理解在一些實(shí)例中可以擴(kuò)大或者放大不出實(shí)施例的各種方面以有助于理解實(shí)施例。在附圖中，相似標(biāo)號(hào)一般貫穿各圖指代相似特征、在功能上相似和/或在結(jié)構(gòu)上相似的單元。附圖未必按比例繪制，代之以著重于圖示本教導(dǎo)的原理。在附圖涉及集成器件的微制作時(shí)，可以示出可以并行制作的大量多個(gè)器件中的僅一個(gè)器件。附圖未旨在于以任何方式限制本教導(dǎo)的范圍。
[0023]圖1A是在體襯底上形成的finFET的透視圖。
[0024]圖1B是圖1A中描繪的finFET的一部分的正視圖。
[0025]圖2A-2I描繪可以用來(lái)在體半導(dǎo)體襯底上形成具有下層絕緣層的finFET的工藝步驟的實(shí)施例。
[0026]圖3A描繪在體半導(dǎo)體襯底上形成的多個(gè)絕緣finFET的正視圖。
[0027]圖3B描繪沿著圖3A的虛線截取的finFET的一部分的正視圖。
[0028]本實(shí)施例的特征和優(yōu)點(diǎn)將在結(jié)合附圖時(shí)從以下闡述的具體描述中變得更清楚。

【具體實(shí)施方式】
[0029]雖然finFET表現(xiàn)用于縮減成更小尺寸的有利靜電性質(zhì)并且對(duì)于在襯底上占用的給定的表面區(qū)域可以表現(xiàn)高電流切換能力，但是器件的一個(gè)缺點(diǎn)是在關(guān)斷狀態(tài)下經(jīng)過(guò)下層傳導(dǎo)襯底的電流泄漏。例如在體半導(dǎo)體襯底上制作的finFET可能在柵極區(qū)域以下的鰭部115結(jié)構(gòu)之下在襯底中表現(xiàn)電流泄漏。在finFET中的這樣的電流泄漏圖1B中被描繪為電流J，該電流代表在器件的源極120與漏極140之間的電流泄漏流量。雖然這一電流泄漏可以很小，但是它在可以具有數(shù)以百萬(wàn)計(jì)的相同或者相似finFET的芯片上是不希望的。
[0030]一種防止在鰭部之下的電流泄漏的解決方案是從薄半導(dǎo)體層形成鰭部，該半導(dǎo)體層包括絕緣體上半導(dǎo)體(SOI)襯底的絕緣半導(dǎo)體層。然而制作和/或使用SOI襯底可能給制造工藝增添成本。
[0031]無(wú)論使用SOI襯底或者體襯底，與從體半導(dǎo)體材料形成finFET關(guān)聯(lián)的附加問(wèn)題是鰭部在相同晶片上可以具有可變高度，這可能導(dǎo)致不同器件性質(zhì)，例如不同閾值電壓Vth或者不同1-V特性。再次參照?qǐng)D1A，柵極包圍的鰭部的高度取決于用于限定鰭部的蝕刻步驟與絕緣層105的后續(xù)沉積的組合。在一些實(shí)施例中，在高縱橫比的蝕刻與后續(xù)沉積的組合可能導(dǎo)致跨半導(dǎo)體襯底的明顯高度變化。
[0032]可以使用以下描述的制作方法來(lái)避免與制作和操作finFET關(guān)聯(lián)的以上描述的問(wèn)題中的一些問(wèn)題。根據(jù)這里描述的一些處理實(shí)施例，可以使用體半導(dǎo)體襯底而不是SOI襯底來(lái)形成在鰭部以下具有絕緣層以防止電流泄漏的finFET。例如可以從其中無(wú)掩埋或者下層絕緣層的體半導(dǎo)體材料開(kāi)始形成具有下層絕緣層的finFET。此外，可以使用半導(dǎo)體材料的外延生長(zhǎng)來(lái)限定鰭部，這可以造成在襯底上制作多個(gè)finFET時(shí)提高鰭部高度的均勻性。
[0033]在圖2A-2G的工藝圖中描繪使用體半導(dǎo)體襯底來(lái)形成多柵極finFET器件的工藝的實(shí)施例。圖中的一些圖反映多于一個(gè)工藝步驟的執(zhí)行。在圖3A-3B中描繪根據(jù)公開(kāi)的處理實(shí)施例制作的finFET的示例。
[0034]參照?qǐng)D2A，用于形成具有下層絕緣層的多柵極finFET的工藝可以從提供或者制作多層襯底100開(kāi)始。多層襯底可以包括也稱為“半導(dǎo)體襯底”或者“襯底”的體半導(dǎo)體部分110和在襯底110上形成的多層。多層可以包括但不限于第一層210、第二層220和掩模層230。
[0035]在各種實(shí)施例中，襯底包括第一半導(dǎo)體類型的體半導(dǎo)體材料，例如硅襯底、鍺化硅襯底、砷化鎵襯底、碳化硅襯底等。襯底110的厚度根據(jù)應(yīng)用可以是在近似5微米(μπι)與近似2毫米(mm)之間的任何值。根據(jù)一些實(shí)施例，襯底110的厚度可以在近似20 μ m與近似500 μ m之間。在一些實(shí)施例中，薄襯底110可以由另一材料(例如聚合物、陶瓷、金屬、玻璃、操縱晶片(handle wafer))支撐。在一些實(shí)施例中，襯底110可以不是晶態(tài)。襯底110可以是用于微制作目的的任何面積大小。例如襯底可以包括具有如下直徑的半導(dǎo)體晶片，該直徑在一些實(shí)施例中等于或者大于50mm、在一些實(shí)施例中等于或者大于100mm、在一些實(shí)施例中等于或者大于150_、在一些實(shí)施例中等于或者大于200_而在一些實(shí)施例中等于或者大于300mm。
[0036]第一層210可以包括與襯底110的第一半導(dǎo)體類型不同的第二半導(dǎo)體類型的半導(dǎo)體材料。例如根據(jù)一個(gè)實(shí)施例，如果襯底110包括體硅(Si)，則第一層可以包括鍺化硅(SiGe)。第一層210可以是犧牲性材料，其中在形成finFET的工藝中后續(xù)去除該層的至少部分。在各種實(shí)施例中，第一層210表現(xiàn)相對(duì)襯底110的蝕刻選擇性，使得可以通過(guò)未明顯去除襯底110材料的蝕刻工藝來(lái)去除第一層。第一層210的厚度可以是在近似10納米(nm)與近似10nm之間的任何值。在一些實(shí)施例中，第一層的厚度在近似1nm與近似50nm之間。根據(jù)一個(gè)實(shí)施例，第一層近似30nm厚。
[0037]可以通過(guò)任何適當(dāng)手段(例如通過(guò)物理沉積或者化學(xué)沉積)在襯底110上沉積第一層210。根據(jù)一些實(shí)施例，通過(guò)外延生長(zhǎng)(例如使用化學(xué)氣相沉積)來(lái)沉積第一層210，使得第一層與下層襯底110的晶態(tài)結(jié)構(gòu)對(duì)齊(register to)或者受由該晶態(tài)結(jié)構(gòu)引導(dǎo)，并且在襯底110上提供晶態(tài)薄膜層。
[0038]第二層220可以包括與襯底110相同類型的半導(dǎo)體材料。在一些實(shí)施例中，第二層220可以包括與襯底材料不同的材料。第二層220可以包括finFET晶體管的鰭部所需的半導(dǎo)體材料。無(wú)論用于第二層220的材料類型如何，第一層210也可以表現(xiàn)相對(duì)第二層220的蝕刻選擇性。第二層220的厚度可以是在近似1nm與近似10nm之間的任何值。在一些實(shí)施例中，第二層的厚度在近似1nm與近似50nm之間。根據(jù)一個(gè)實(shí)施例，第二層的厚度近似為25nm。
[0039]可以通過(guò)任何適當(dāng)手段(例如針對(duì)第一層描述的任何手段)沉積第二層220。在一些實(shí)施例中，通過(guò)外延生長(zhǎng)來(lái)沉積第二層220，使得它形成與第一層210的下層晶態(tài)結(jié)構(gòu)對(duì)齊或者受該晶態(tài)結(jié)構(gòu)引導(dǎo)的薄膜晶態(tài)層。將理解第二層220的外延生長(zhǎng)可以提供跨多層襯底100的選定值的高度地均勻厚度。第二層的均勻厚度與依賴于蝕刻以在體襯底中限定鰭部結(jié)構(gòu)高度的工藝比較可以提供用于finFET的所得鰭部結(jié)構(gòu)的更高均勻性。
[0040]可以在第二層220之上沉積掩模層230。掩模層可以在一些實(shí)施例中包括硬掩模(例如金屬、氧化物、氮化物)，并且可以在其它實(shí)施例中包括抗蝕劑或者烘烤的抗蝕劑(例如光敏聚合物)。根據(jù)一個(gè)實(shí)施例，掩模層包括氮化硅(SiN)。在各種實(shí)施例中，掩模層表現(xiàn)相對(duì)至少第二層220和第一層210的蝕刻選擇性。掩模層230也可以表現(xiàn)相對(duì)襯底110的蝕刻選擇性。掩模層230的厚度可以是在近似1nm與近似10微米之間的任何值。在一些實(shí)施例中，掩模層的厚度在近似20nm與近似10nm之間。根據(jù)一個(gè)實(shí)施例，掩模層的厚度近似40nm。
[0041]用于形成具有下層絕緣層的多柵極finFET的工藝可以包括圖案化掩模層230并且向第二層220和第一層210中蝕刻。在圖2B中描繪所得結(jié)構(gòu)。作為示例，可以圖案化(例如使用光刻工藝)掩模層230以形成剩余掩模層的沿著多層襯底的表面伸展的帶232。這些帶可以提供用于向下層中蝕刻的蝕刻掩模。在各種實(shí)施例中，帶232提供用于finFET器件的鰭部的蝕刻掩模。
[0042]形成的鰭部220可以在一些實(shí)施例中具有在近似1nm與近似150nm之間的寬度。鰭部的寬度可以在±15%或者更少內(nèi)是均勻的。在一些實(shí)施例中，形成的鰭部220可以具有在近似1nm與近似50nm之間的寬度。根據(jù)一些實(shí)施例，形成的鰭部220可以具有近似30nm的寬度。在鰭部之間的間距可以均勻或者非均勻。在鰭部之間的間距可以是在20nm與I微米之間的任何值或者更多。在一些實(shí)施例中，在鰭部之間的間距可以在近似50nm與近似300nm之間。
[0043]向第二層220和第一層210中的蝕刻可以是各向異性蝕刻，例如在低壓等離子體中的反應(yīng)離子蝕刻。可以使用在蝕刻的特征上提供基本上豎直的側(cè)壁的任何適當(dāng)蝕刻工藝。蝕刻可以經(jīng)過(guò)第二層220并且基本上向第一層210的底部繼續(xù)。在一些實(shí)施例中，蝕刻可以穿過(guò)第一層210的底部并且向襯底110中繼續(xù)。
[0044]在蝕刻第二和第一層之后，可以如圖2C中所示在圖案化的多層襯底上沉積填充材料240。填充材料可以是表現(xiàn)相對(duì)至少掩模層材料230、第二層材料220和第一層材料210的蝕刻選擇性的任何適當(dāng)材料。在一些實(shí)施例中，填充材料240還表現(xiàn)相對(duì)襯底110的蝕刻選擇性。根據(jù)一個(gè)實(shí)施例，填充材料包括氧化物(例如通過(guò)高縱橫比工藝(HARP)沉積的氧化硅)。
[0045]可以沉積填充材料以完全覆蓋蝕刻的特征，例如至與圖2B中所示鰭部結(jié)構(gòu)近似相等或者更大的高度。如果沉積填充材料240至比鰭部結(jié)構(gòu)更大的高度，則可以回蝕和/或拋光(例如使用化學(xué)機(jī)械拋光(CMP))所得結(jié)構(gòu)以形成平面表面242。可以形成平面表面242，使得CMP工藝近似停止于掩模層材料230的頂部。在一些實(shí)施例中，可以在CMP工藝期間去除掩模層材料的一部分。在一些實(shí)施例中，可以在掩模層材料附近和在掩模層材料的頂部上方形成平面表面242。
[0046]可以在填充材料240之上沉積并且圖案化后續(xù)掩模層250。后續(xù)掩模層250可以表現(xiàn)相對(duì)填充材料240的蝕刻選擇性并且可以表現(xiàn)或者可以未表現(xiàn)相對(duì)掩模層230、第二層220、第一層210和襯底110中的任何一個(gè)的蝕刻選擇性。后續(xù)掩模層可以包括硬掩模材料或者抗蝕劑。根據(jù)一個(gè)實(shí)施例，后續(xù)掩模層250包括非晶硅。后續(xù)掩模層的厚度可以是在近似1nm與近似10微米之間的任何值。在一些實(shí)施例中，后續(xù)掩模層的厚度在近似20nm與近似10nm之間。根據(jù)一些實(shí)施例，后續(xù)掩模層的厚度近似40nm。
[0047]可以將后續(xù)掩模層250圖案化成以相對(duì)于圖2B中所示鰭部結(jié)構(gòu)的角度定向的帶。根據(jù)一個(gè)實(shí)施例，如圖2D中所示圖案化后續(xù)掩模層為偽柵極(pseudo-gate)結(jié)構(gòu)252。偽柵極結(jié)構(gòu)可以如附圖中所示穿越一個(gè)或者多個(gè)鰭部結(jié)構(gòu)。偽柵極結(jié)構(gòu)可以以近似90度角度穿越鰭部結(jié)構(gòu)，但是可以實(shí)施以其它角度的穿越。在一些實(shí)施例中，可以按組(例如兩個(gè)一組、三個(gè)一組、或者任何數(shù)目一組)布置鰭部結(jié)構(gòu)，并且偽柵極結(jié)構(gòu)可以穿越一組或者多組。
[0048]在圖案化后續(xù)掩模層250作為偽柵極結(jié)構(gòu)時(shí)，通常用來(lái)圖案化用于finFET的柵極的光刻光掩?；蛘呖叹€也可以用來(lái)圖案化偽柵極結(jié)構(gòu)。多次使用光掩模避免附加掩模的增添成本。在其它實(shí)施例中，具有不如柵極掩模嚴(yán)格的設(shè)計(jì)規(guī)則的不同光掩?？梢杂糜趫D案化偽柵極結(jié)構(gòu)252。
[0049]根據(jù)一個(gè)實(shí)施例，可以蝕刻圖2C和2D的多層結(jié)構(gòu)以形成圖2E和2F中所示結(jié)構(gòu)。圖2D的平面圖中的虛線指示用于圖2E和2F的正視圖的截面的位置。該蝕刻可以去除在偽柵極結(jié)構(gòu)252未覆蓋的暴露區(qū)域中的填充材料240。用于去除填充材料240的蝕刻可以是任何適當(dāng)?shù)母飨虍愋晕g刻。該蝕刻可以去除在暴露的區(qū)域中的基本上所有填充材料240，但是一些填充材料可以如圖2F中所示保留。在一些實(shí)施例中，在暴露的區(qū)域中去除所有填充材料。
[0050]如圖2F中所示，在襯底的一些區(qū)域中，鰭部結(jié)構(gòu)在蝕刻之后變得暴露。例如如圖2E中所示，在襯底的其它區(qū)域中，未去除填充材料，并且鰭部結(jié)構(gòu)由填充材料240與偽柵極結(jié)構(gòu)252的組合局部支撐。
[0051]在一些實(shí)施例中，圖2E和2F中所示結(jié)構(gòu)可以受到短暫氧化物去除蝕刻，例如化學(xué)氧化物去除(COR)蝕刻，該蝕刻可以去除在第一層210的暴露的表面上的殘留物或者形成的氧化物。結(jié)構(gòu)然后可以受到選擇性蝕刻，該蝕刻去除在圖2F中所示暴露的區(qū)域中的第一層材料210。選擇性蝕刻可以是各向異性，例如高壓等離子體蝕刻或者濕化學(xué)蝕刻。根據(jù)一些實(shí)施例，選擇性蝕刻包括鹽酸蝕刻。在一些實(shí)施例中，選擇性蝕刻也可以去除圖2E中所示區(qū)域中的第一層材料中的至少一些第一層材料。在去除第一層材料之后，圖2F中的鰭部結(jié)構(gòu)(包括剩余第二層220和掩模層230)變成懸置的結(jié)構(gòu)，而在懸置的結(jié)構(gòu)與襯底110之間具有空隙。由于圖2E中的區(qū)域具有填充材料240和偽柵極結(jié)構(gòu)252，所以它們向圖2F中的懸置的鰭部結(jié)構(gòu)提供支撐。
[0052]然后可以執(zhí)行沉積工藝以填充空隙和在懸置的鰭部結(jié)構(gòu)周圍的區(qū)域以提供如圖2G中所示結(jié)構(gòu)。空隙可以由絕緣材料(例如氧化硅)填充。任何適當(dāng)絕緣材料可以用來(lái)使第二層材料與襯底110絕緣。根據(jù)一個(gè)實(shí)施例，絕緣材料240是通過(guò)HARP過(guò)程沉積的二氧化硅，該HARP過(guò)程是與用來(lái)沉積圖2C中所示填充材料240的基本上相同材料和工藝。所得材料可以覆蓋如圖2G中所示鰭部結(jié)構(gòu)。
[0053]在沉積絕緣材料之后，可以對(duì)處理的襯底進(jìn)行退火以提高HARP沉積的材料的質(zhì)量。作為示例，可以使用淺溝槽隔離(STI)退火工藝來(lái)退火HARP氧化物。
[0054]可以執(zhí)行蝕刻和/或拋光以去除偽柵極結(jié)構(gòu)252、掩模材料230和絕緣材料240的一部分以便暴露第一層材料210中的鰭部結(jié)構(gòu)280。去除工藝可以包括化學(xué)機(jī)械拋光(CMP)步驟，該CMP步驟平坦化表面并且近似停止于鰭部材料220的掩模材料230處。后續(xù)蝕刻(例如RIE蝕刻)可以用來(lái)去除掩模材料和/或絕緣材料，使得鰭部280變成如圖2H中所示的那樣暴露。在所得結(jié)構(gòu)中，如圖2H中所示，鰭部結(jié)構(gòu)具有將鰭部結(jié)構(gòu)與半導(dǎo)體襯底110電絕緣的下層絕緣層270。
[0055]圖21描繪在用于形成具有下層絕緣層的多柵極finFET的工藝的一個(gè)備選實(shí)施例中獲得的結(jié)構(gòu)。在這一實(shí)施例中，用于去除填充材料240的蝕刻步驟可以包括對(duì)圖2D中的虛線框245所示的暴露的區(qū)域的各向同性蝕刻。可以在圖2C中所示結(jié)構(gòu)之上圖案化抗蝕劑(未示出)以限定虛線框245所示的暴露的區(qū)域。各向同性蝕刻、半各向異性蝕刻或者各向同性與各向異性蝕刻的組合可以用來(lái)去除在暴露的區(qū)域以下并且在一些情況下在偽柵極結(jié)構(gòu)252以下的填充材料以創(chuàng)建空隙區(qū)域260。偽柵極結(jié)構(gòu)仍然可以由剩余填充材料240錨定(anchor)并且向懸置的鰭部結(jié)構(gòu)提供支撐?？梢院罄m(xù)沉積填充材料240，并且拋光和/或蝕刻總體結(jié)構(gòu)以產(chǎn)生圖2H中所示結(jié)構(gòu)。
[0056]在獲得如圖2H中所示結(jié)構(gòu)之后，可以執(zhí)行finFET工藝步驟以從鰭部結(jié)構(gòu)280形成finFET ο例如可以如圖3A中所示在與一個(gè)或者多個(gè)鰭部之上形成絕緣柵極結(jié)構(gòu)。絕緣柵極結(jié)構(gòu)可以包括在鰭部結(jié)構(gòu)280之上沉積的薄絕緣體336 (例如氧化物)和柵極導(dǎo)體330。絕緣體335可以在一些實(shí)施例中是熱氧化物或者是可以后續(xù)退火的蒸汽相沉積氧化物。
[0057]可以在氧化物之上沉積并且后續(xù)圖案化和蝕刻?hào)艠O導(dǎo)體330以形成柵極結(jié)構(gòu)?？梢詧D案化柵極結(jié)構(gòu)為帶，該帶用作為用于多于一個(gè)鰭部結(jié)構(gòu)280的柵極。柵極導(dǎo)體可以包括任何適當(dāng)傳導(dǎo)材料，例如多晶硅、金屬。圖案化的柵極導(dǎo)體330可以用作為用于從與柵極結(jié)構(gòu)相鄰的鰭部部分去除暴露的氧化物區(qū)域335的掩模。
[0058]可以在形成柵極結(jié)構(gòu)之后形成鰭部的源極和漏極部分320、340。在一些實(shí)施例中，通過(guò)自對(duì)準(zhǔn)離子注入工藝來(lái)形成源極和漏極區(qū)域，在該離子注入工藝中，柵極導(dǎo)體330用作用于離子注入的掩模。在一些實(shí)現(xiàn)方式中，可以如圖3B中所示與柵極結(jié)構(gòu)相鄰形成間隔物332。間隔物可以在由適合于離子注入工藝期間阻擋離子的任何材料(例如氮化物或者氧化物)形成。源極和漏極部分320、340可以在一些實(shí)施例中向鰭部315中部分延伸而可以在其它實(shí)施例中延伸至鰭部的底部。鰭部315可以是第一傳導(dǎo)性類型(例如P型或者N型半導(dǎo)體)，并且源極和漏極部分320、340可以是第二相反傳導(dǎo)性類型(例如分別是N型或者P型半導(dǎo)體)。
[0059]可以在圖3A-3B中所示器件之上沉積鈍化層(未示出)并且經(jīng)過(guò)鈍化層形成柵極、源極和漏極接觸。無(wú)論如何形成柵極結(jié)構(gòu)和接觸，所得finFET包括由下層絕緣層270支撐的有源finFET器件。例如每個(gè)finFET處于絕緣層270上。參照?qǐng)D1B，絕緣層270防止原本會(huì)在體半導(dǎo)體襯底中出現(xiàn)于鰭部下面的漏電流流量J。另外，即使該工藝從體半導(dǎo)體襯底開(kāi)始，仍然在鰭部結(jié)構(gòu)以下形成下層絕緣層以將finFET與襯底絕緣。該工藝無(wú)需使用SOI
曰曰曰/T ο
[0060]可以理解用于形成finFET的以上描述的工藝可以提供在芯片或者晶片的區(qū)域之上的均勻鰭部高度，因?yàn)轹挷拷Y(jié)構(gòu)280的高度初始地取決于外延生長(zhǎng)或者適當(dāng)沉積工藝。外延生長(zhǎng)可以是良好控制的工藝，該工藝在大區(qū)域之上提供高度地均勻的鰭部高度。例如在芯片的區(qū)域之上，鰭部高度可以在一些實(shí)施例中變化少于土 15 %、在一些實(shí)施例中變化少于±10%、在一些實(shí)施例中變化少于±5%而在一些實(shí)施例中變化少于±2%。此外，在公開(kāi)的實(shí)施例中使用的沉積和蝕刻步驟中的一些步驟具有寬工藝裕度，因?yàn)檫@些步驟未具體用來(lái)限定鰭部的高度。例如填充和絕緣材料240的沉積和蝕刻可以具有寬工藝范圍，因?yàn)樵谶@些步驟之前限定鰭部的高度。第一和第二半導(dǎo)體材料210、220的蝕刻也可以具有寬范圍，因?yàn)橄蛞r底110中的過(guò)度蝕刻(如圖2B中那樣)在finFET的性能方面無(wú)關(guān)緊要。
[0061]可以體現(xiàn)這里描述的技術(shù)為方法，已經(jīng)提供該方法的至少一個(gè)示例?？梢杂萌魏芜m當(dāng)方式對(duì)作為方法的部分而執(zhí)行的動(dòng)作排序。因而，可以構(gòu)造其中可以按照與所示順序不同的順序執(zhí)行動(dòng)作的實(shí)施例，該順序可以包括同時(shí)執(zhí)行即使在示例實(shí)施例中示出為依次動(dòng)作的一些動(dòng)作。附加地，方法可以包括在一些實(shí)施例中包括比所示動(dòng)作更多的動(dòng)作而在其它實(shí)施例中包括比所示動(dòng)作更少的動(dòng)作。
[0062]因此已經(jīng)描述本實(shí)用新型的至少一個(gè)示例實(shí)施例，本領(lǐng)域技術(shù)人員將容易想到各種變更、修改和改進(jìn)。這樣的變更、修改和改進(jìn)旨在于在本實(shí)用新型的精神實(shí)質(zhì)和范圍內(nèi)。因而，前文描述僅為舉例說(shuō)明而并非旨在于作為限制。僅如在所附權(quán)利要求及其等效含義中限定的那樣限制本實(shí)用新型。
【權(quán)利要求】
1.一種finFET結(jié)構(gòu)，其特征在于，所述finFET結(jié)構(gòu)包括為多個(gè)finFET形成的多個(gè)鰭部，所述多個(gè)鰭部的第一部分由與所述第一部分相鄰的支撐結(jié)構(gòu)支撐，所述第一部分在所述多個(gè)鰭部與襯底之間的空隙之上。
2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述襯底包括體半導(dǎo)體。
3.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述多個(gè)鰭部包括外延生長(zhǎng)的半導(dǎo)體。
4.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述支撐結(jié)構(gòu)包括偽柵極結(jié)構(gòu)。
5.根據(jù)權(quán)利要求4所述的結(jié)構(gòu)，其特征在于，所述偽柵極結(jié)構(gòu)由在所述多個(gè)鰭部的第二部分之上沉積的填充材料支撐。
6.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述支撐結(jié)構(gòu)包括非晶硅。
7.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，還包括在所述多個(gè)鰭部與所述支撐結(jié)構(gòu)之間沉積的硬掩模材料。
8.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述多個(gè)鰭部的第一層包括第二半導(dǎo)體材料，并且沉積所述第一層包括外延生長(zhǎng)所述第二半導(dǎo)體材料。
9.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述多個(gè)鰭部包括Si。
10.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述多個(gè)鰭部具有在1nm與70nm之間的高度。
11.根據(jù)權(quán)利要求10所述的結(jié)構(gòu)，其特征在于，所述多個(gè)鰭部的高度變化少于±15%。
12.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述多個(gè)鰭部中的鰭部的寬度在1nm與150nm之間。
13.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，在所述多個(gè)鰭部中的鰭部之間的間距大于 20nm。
【文檔編號(hào)】H01L29/06GK203967092SQ201420017133
【公開(kāi)日】2014年11月26日 申請(qǐng)日期:2014年1月9日 優(yōu)先權(quán)日:2013年1月30日
【發(fā)明者】柳青, 王俊利 申請(qǐng)人:意法半導(dǎo)體公司, 國(guó)際商業(yè)機(jī)器公司