專利名稱：制造半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及制造半導(dǎo)體器件的方法，具體來說涉及制造具有與單 側(cè)壁接觸相連接的掩埋位線的半導(dǎo)體器件。
背景技術(shù)：
現(xiàn)有的MOSFET元件在提高集成度方面存在限制，這是因為當(dāng)元件被超小型化時， 會導(dǎo)致泄漏電流、開啟電流和短溝道效應(yīng)。為了解決這一限制，采用了從襯底沿垂直方向突 出的垂直溝道來代替平面溝道。下面參照圖IA和IB詳細(xì)描述現(xiàn)有的垂直溝道半導(dǎo)體器件的結(jié)構(gòu)及其問題。圖IA和IB是現(xiàn)有的垂直溝道半導(dǎo)體器件的結(jié)構(gòu)。圖IA是半導(dǎo)體器件的立體圖， 圖IB是半導(dǎo)體器件的平面圖。參見圖IA和1B，現(xiàn)有的垂直溝道半導(dǎo)體器件包括從襯底10突出的多個柱體11、 沿第一方向Ι-Γ延伸的平行的多個掩埋位線BBL、以及沿與第一方向I-I'交叉的第二方 向ΙΙ-ΙΓ延伸的平行的多個字線札。具體地，包括第一硬掩模層14和柱體11的多個柱狀結(jié)構(gòu)從襯底10沿垂直方向延 伸。如圖IB所示，每個柱體11被柵電極13圍繞，而柵絕緣層12設(shè)置在柱體11與柵電極 13之間。通過向襯底10中注入雜質(zhì)離子來形成掩埋位線BBL，并在相鄰的掩埋位線BBL之 間形成溝槽T。雖然圖IA未示出，但是在溝槽T中填充有用于使相鄰的掩埋位線彼此分開 的絕緣層。每個字線WL連接沿第二方向ΙΙ-ΙΓ布置的柱體11的柵電極13，并且延伸為與 相應(yīng)的掩埋位線BBL交叉。根據(jù)現(xiàn)有的垂直溝道半導(dǎo)體器件，由于掩埋位線BBL是通過使用離子注入工藝向 襯底10中注入摻雜物來形成的，因此在降低掩埋位線BBL的電阻方面存在限制。另外，當(dāng)在形成柵電極13之后形成字線WL時，柵電極13的電阻分量會使字線WL 的薄層電阻增大。另外，在刻蝕硬掩模層14和襯底10以形成柱狀結(jié)構(gòu)時，因為柱狀結(jié)構(gòu)具有大的深 寬比，因此在半導(dǎo)體器件的制造過程中，柱狀結(jié)構(gòu)可能會傾斜或倒塌。

發(fā)明內(nèi)容
本發(fā)明的示例性實(shí)施例涉及能夠降低半導(dǎo)體器件的掩埋位線的電阻的制造半導(dǎo) 體器件的方法。
本發(fā)明的示例性實(shí)施例還涉及能夠防止柱體傾斜或倒塌的制造半導(dǎo)體器件的方法。根據(jù)本發(fā)明的一個示例性實(shí)施例，一種制造半導(dǎo)體器件的方法包括以下步驟通 過刻蝕襯底來形成多個第一溝槽；在所述多個第一溝槽中形成多個掩埋位線；通過刻蝕所 述襯底以暴露所述多個掩埋位線的至少一個側(cè)壁，來形成多個第二溝槽；以及形成填充所 述多個第二溝槽的多個單側(cè)壁接觸插塞。根據(jù)本發(fā)明的另一個示例性實(shí)施例，一種制造半導(dǎo)體器件的方法包括以下步驟 通過刻蝕襯底來形成線型的多個第一溝槽；形成掩埋在所述多個第一溝槽中的多個位線； 通過刻蝕所述襯底以暴露所述多個位線的一個側(cè)壁，來形成線型的多個第二溝槽；形成填 充所述多個第二溝槽的多個單側(cè)壁接觸插塞；在形成有所述多個單側(cè)壁接觸插塞的整個所 得結(jié)構(gòu)上形成層間電介質(zhì)層；通過選擇性地刻蝕所述層間電介質(zhì)層以使與形成有被掩埋的 所述位線和所述單側(cè)壁接觸插塞的區(qū)域不同的區(qū)域中的襯底的表面暴露，來形成多個第三 溝槽；以及形成掩埋在所述多個第三溝槽中的多個柱體。


圖IA和IB是現(xiàn)有的垂直溝道半導(dǎo)體器件的結(jié)構(gòu)。圖2A至2G是說明根據(jù)本發(fā)明的一個示例性實(shí)施例的制造垂直溝道半導(dǎo)體器件的 方法的立體圖。圖3A至3C是說明根據(jù)本發(fā)明的另一個示例性實(shí)施例的制造半導(dǎo)體器件的方法的 立體圖。
具體實(shí)施例方式下面將參照附圖更加詳細(xì)地描述本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以用不 同的方式來實(shí)施，不應(yīng)當(dāng)理解為限于本文描述的實(shí)施例。而是，提供這些實(shí)施例使得本說明 書對于本領(lǐng)域技術(shù)人員來說將是清楚且完整的，并且充分傳達(dá)本發(fā)明的范圍。在整個說明 書中，在本發(fā)明的各幅附圖和各個實(shí)施例中，相同的附圖標(biāo)記指代相同的組成部分。附圖并非按比例繪制，并且在一些示例中，為了清楚地圖示實(shí)施例的特征而夸大 了比例。當(dāng)提及第一層在第二層上或在襯底上時，不僅指第一層直接形成在第二層或襯底 上的情形，而且也指第一層和第二層之間或者第一層和襯底之間存在第三層的情形。圖2A至2G是說明根據(jù)本發(fā)明的一個示例性實(shí)施例的制造垂直溝道半導(dǎo)體器件的 方法的立體圖。參見圖2A，在襯底20上形成襯墊層21和第一硬掩模層22。襯墊層21可以包括 氧化物層，而第一硬掩模層22可以包括氮化物層。另外，襯墊層21可以具有約50人至約 100入的厚度，而第一硬掩模層22可以具有約50入至約300 A的厚度。在第一硬掩模層22上形成用于掩埋位線的多個掩模圖案23。掩模圖案23可以是 光致抗蝕劑圖案。另外，這些掩模圖案23可以是沿第一方向I-I'平行延伸的線狀圖案。使用掩模圖案23作為刻蝕阻擋層，刻蝕第一硬掩模層22和襯墊層21，并且隨后將 襯底20刻蝕至特定的深度以形成用于掩埋位線的多個溝槽Tl。溝槽Tl的刻蝕深度即襯底 20的刻蝕深度可以為約500入至約1000 A。
執(zhí)行壁氧化工藝，以在暴露的溝槽Tl的內(nèi)壁和底表面上形成側(cè)壁氧化物層24。側(cè) 壁氧化物層M可以具有約30 A至約70 A的厚度。參見圖2B，去除掩模圖案23，在形成有側(cè)壁氧化物層M的整個所得結(jié)構(gòu)上形成導(dǎo) 電層。導(dǎo)電層可以沉積為具有約1000 A至約1400人的厚度。執(zhí)行平坦化工藝直至第一硬 掩模層22的表面暴露為止。因此，在溝槽Tl中形成多個掩埋位線25。掩埋位線25可以包括硅化鎢層。當(dāng)掩 埋位線25是由硅化鎢WSix形成的時，即使在后續(xù)的高溫退火工藝和后續(xù)的氧化工藝期間 也可以防止掩埋位線25被氧化，這是因為硅化鎢具有高度的熱穩(wěn)定性。由于包括金屬性材料的掩埋位線25的形成方式，因此可以降低掩埋位線25的電 阻。參見圖2C，在形成有掩埋位線25的所得結(jié)構(gòu)上形成第二硬掩模層26。第二硬掩 模層26可以包括氮化物層并且可以具有約50 A至約200 A的厚度。在第二硬掩模層沈上形成用于隨后形成單側(cè)壁接觸插塞的多個線狀掩模圖案 27，使得多個線狀硬掩模圖案27沿第一方向平行地延伸。在此，線狀圖案被特征化為處于 同一個平面上的平行結(jié)構(gòu)并且彼此由用于使該平面下的表面暴露的間隙所隔開。掩模圖案 27可以是光致抗蝕劑圖案。掩模圖案27用于形成多個單側(cè)壁接觸插塞，所述多個單側(cè)壁接觸插塞可以使通 過后續(xù)工藝形成的柱體的一個側(cè)壁電連接到掩埋位線25。每個掩模圖案27的形狀可以被 形成為沿著與該掩埋位線25的一個側(cè)壁對齊的線(例如，圖2C中的1-1’方向上的線) 使第二硬掩模層26 —部分暴露，并遮蓋相應(yīng)的掩埋位線25。另外，每個掩模圖案27在掩埋位線25上延伸特定的寬度并且在后續(xù)形成的絕緣 層上延伸特定的寬度并可以被形成為使得掩埋圖案27之間的間隙具有特定的寬度。在此 情況下，單側(cè)壁接觸插塞和掩埋位線25可以彼此重疊特定的寬度。使用掩模圖案27作為刻蝕阻擋層來刻蝕第二硬掩模層沈、第一硬掩模層22和襯 墊層21，并刻蝕襯底20和側(cè)壁氧化物層24。此時，在刻蝕襯底20和側(cè)壁氧化物M期間， 掩埋位線25可能被一起部分地刻蝕。因此，形成了用于單側(cè)壁接觸插塞的多個溝槽T2，以 暴露掩埋位線25的一個側(cè)壁。在圖2C中，附圖標(biāo)記20A表示形成有溝槽T2的襯底，附圖標(biāo)記22A、21A和24A分 別表示在形成溝槽T2期間被刻蝕了的第一硬掩模層22、襯墊層21和側(cè)壁氧化物層24。用于單側(cè)壁接觸插塞的溝槽T2的寬度Wl可以是用于掩埋位線25的溝槽Tl的深 度Dl的約5%至約15%。溝槽T2的深度D2可以是溝槽Tl的深度Dl的約70%至約90%。 例如，當(dāng)溝槽Tl的深度為約500 A至1000入時，溝槽T2的寬度可以是約25 A至約150人。參見圖2D，去除掩模圖案27，在形成有溝槽T2的整個所得結(jié)構(gòu)上形成用于單側(cè)壁 接觸插塞觀的導(dǎo)電層。單側(cè)壁接觸插塞觀可以包括摻雜的多晶硅層或金屬性層。特別地， 單側(cè)壁接觸插塞觀可以由具有高度的熱穩(wěn)定性的金屬材料形成。另外，單側(cè)壁接觸插塞觀 可以由相對于掩埋位線25具有高刻蝕選擇性的材料形成。執(zhí)行回蝕工藝，使得導(dǎo)電層在溝槽T2中保留特定的厚度。在此情況下，可以執(zhí)行 全面回蝕工藝(blanket etch back process) 0因此，形成部分地填充溝槽T2的單側(cè)壁接 觸插塞28。如此，當(dāng)在形成掩埋位線25之后形成單側(cè)壁接觸插塞觀時，可以將在半導(dǎo)體器件的制造過程中導(dǎo)致的對單側(cè)壁接觸插塞觀的損傷降低/最小化。執(zhí)行回蝕工藝，直至溝槽T2內(nèi)的導(dǎo)電層保留的體積是溝槽T2的體積的約20%至 約60%。例如，當(dāng)溝槽T2具有約50 A至約100人的寬度時，執(zhí)行回刻蝕工藝，直至導(dǎo)電層 保留的厚度為約200 A至約400入為止。另外，上述回刻蝕工藝可以在這一條件下進(jìn)行相對于掩埋位線，用于單側(cè)壁接觸 插塞的導(dǎo)電層的刻蝕選擇性高。在溝槽T2內(nèi)的單側(cè)壁接觸插塞觀上形成絕緣層四。提供絕緣層四以使掩埋位 線25與要成為漏區(qū)的襯底20A絕緣，并且可以通過壁氧化工藝形成絕緣層四。例如，當(dāng)形 成包括硅化鎢的掩埋位線25時，可以通過壁氧化工藝形成包括氧化硅SW2的絕緣層四。絕緣層四可以具有約50 A至約100人的厚度。參見圖2E，在形成有絕緣層四的整個所得結(jié)構(gòu)上形成層間電介質(zhì)層30。層間電 介質(zhì)層30可以包括通過化學(xué)氣相沉積(CVD)工藝形成的原硅酸四乙酯(TE0Q層、高密度 等離子體(HDP)氧化物層或旋涂電介質(zhì)(SOD)層，并且層間電介質(zhì)層30可以具有約1000人 至2000 A的厚度。在層間電介質(zhì)層30上形成用于后續(xù)形成柱體的掩模圖案31。掩模圖案31可以是光致抗蝕劑圖案。另外，掩模圖案31可以形成為具有沿第一 方向Ι-Γ和第二方向ΙΙ-ΙΓ布置的多個開口，并且遮蓋形成有掩埋位線25和單側(cè)壁接 觸插塞28的區(qū)域。使用掩模圖案31作為刻蝕阻擋層，刻蝕層間電介質(zhì)層30、第二硬掩模層沈、第一 硬掩模層22A和襯墊層21A，以形成暴露襯底20A的表面的多個溝槽T3。此時，用于后續(xù)形成柱體的這些溝槽T3優(yōu)選地被布置為使得掩埋位線25和單側(cè) 壁接觸插塞28不被暴露。在圖2E中，附圖標(biāo)記^A、22B和21B分別表示在形成溝槽T3期間被刻蝕了的第 二硬掩模層26、第一硬掩模層22A、以及襯墊層21A。參見圖2F，去除掩模圖案31，并且在溝槽T3中形成多個柱體32。此時，可以通過 硅外延生長(SEG)工藝形成柱體32。當(dāng)通過SEG工藝形成柱體32時，去除在溝槽T3的底部暴露出的襯底20A的表面 上的自然氧化物層。在圖2F中省略了該自然氧化層?？梢酝ㄟ^使用H2氣的烘焙加工和HF 蒸汽加工來去除自然氧化物層。例如，在約700°C至約1200°C的溫度下將使用壓氣的烘焙 干加工執(zhí)行10秒或更長時間之后，可以執(zhí)行25秒或更短時間的HF蒸汽加工。在SEG工藝中，可以使用SiH2Cl2 (二氯硅烷)氣、HCl氣和H2氣的混合氣體或者 Si2H6氣和Cl2氣的混合氣體作為源氣體?？稍诩s700°C至約1200°C的溫度下執(zhí)行SEG工 藝。另外，基準(zhǔn)壓強(qiáng)(base pressure)可以是10_6托至10_8托的低壓，過程壓強(qiáng)(process pressure)可以是10_5托或更低。在通過SEG工藝沉積了硅的所得結(jié)構(gòu)上執(zhí)行平坦化工藝，直至層間電介質(zhì)層30的 表面暴露為止。因此，可以形成沿第一方向Ι-Γ和第二方向ΙΙ-ΙΓ布置的多個柱體32。由于柱體32是在形成掩埋位線25和單側(cè)壁接觸插塞28之后形成的，因此在半導(dǎo) 體器件的制造過程中，柱體32不會傾斜或倒塌。去除掩埋在多個柱體32之間的層間電介質(zhì)層30，以暴露出柱體32。例如，可以執(zhí)行干法刻蝕工藝，使得具有約30 A至70 A的厚度的層間電介質(zhì)層30保留在第二硬掩模層 26A上，并可以執(zhí)行濕法刻蝕浸漬工藝以去除保留在第二硬掩模層26A上的層間電介質(zhì)層 30。在此情況下，雖然掩埋在多個柱體32之間的層間電介質(zhì)層30被去除，但是掩埋在第二 硬掩模層26A內(nèi)的溝槽T2中的層間電介質(zhì)層30A可以被保留。因此，第二硬掩模層2隊的 保留部分可以防止因去除層間電介質(zhì)層30而導(dǎo)致的掩埋位線25的暴露。參見圖2G，在具有暴露的柱體32的所得結(jié)構(gòu)的整個表面上形成柵電介質(zhì)層33?？?以通過游離基氧化工藝(radical oxidation process)形成柵電介質(zhì)層33。在進(jìn)行游離基 氧化工藝時，被刻蝕的第二硬掩模層2&k的表面被氧化。因此，在所得結(jié)構(gòu)的整個表面上形 成柵電介質(zhì)層33。在形成有柵電介質(zhì)層33的整個所得結(jié)構(gòu)上形成導(dǎo)電層。執(zhí)行平坦化工藝，并通過 使用多個字線掩模圖案作為刻蝕阻擋層來刻蝕該導(dǎo)電層。在圖2G中省略了字線掩模圖案。 然而，圖2G示出了通過使用字線掩模圖案刻蝕而形成的多個字線34。具體地，字線34可以 彼此平行并且沿第二方向ΙΙ-ΙΓ延伸。雖然圖2G未示出，但是層間電介質(zhì)層可以掩埋在相鄰的字線34之間的間隙區(qū)，并 且可以順序地執(zhí)行用于形成存儲節(jié)點(diǎn)接觸插塞、電容器和金屬互聯(lián)的工藝。圖3A至3C是說明根據(jù)本發(fā)明的另一個實(shí)施例的制造半導(dǎo)體器件的方法的立體 圖。在本發(fā)明的以下示例性實(shí)施例中，重點(diǎn)描述柱體形成工藝，不再描述與根據(jù)本發(fā)明的上 述示例性實(shí)施例的工藝有重復(fù)的其他工藝。參見圖3A，提供形成有掩埋位線45和單側(cè)壁接觸插塞48的所得結(jié)構(gòu)。可采用與 本發(fā)明的上述實(shí)施例相同的方式，來執(zhí)行用于形成掩埋位線45和單側(cè)壁接觸插塞48的工 藝。附圖標(biāo)記40、41、42、44、46和49分別表示襯底、襯墊層、第一硬掩模層、側(cè)壁氧化物層、 第二硬掩模層和絕緣層。在具有掩埋位線45和單側(cè)壁接觸插塞48的整個所得結(jié)構(gòu)上形成層間電介質(zhì)層 50，并且形成多個第一掩模圖案51。多個第一掩模圖案51可以是線狀圖案，這些線狀圖案沿第一方向I-I'延伸并彼 此平行，并且遮蓋形成有掩埋位線45和單側(cè)壁接觸插塞48的區(qū)域。使用第一掩模圖案51作為刻蝕阻擋層，刻蝕層間電介質(zhì)層50、第二硬掩模層46、 第一硬掩模層42和襯墊層41，以形成使襯底40的表面暴露的多個線狀溝槽T4。此時，這 些線狀溝槽T4被布置為使得在用于形成線狀溝槽T4的刻蝕工藝期間掩埋位線45或單側(cè) 壁接觸插塞48不被暴露。參見圖3B，去除第一掩模圖案51，通過SEG工藝在線狀溝槽T4中形成多個有源區(qū) 52。例如，如圖:3B所示，多個有源區(qū)52可以沿第一方向I-I'延伸并彼此平行。在形成有有源區(qū)52的所得結(jié)構(gòu)上形成線狀的多個第二掩模圖案53。例如，多 個第二掩模圖案53可以沿第二方向II-II'延伸并可以彼此平行，并且遮蓋柱體形成區(qū) 域。柱體形成區(qū)域是要通過后續(xù)工藝而形成有柱體的、并且在第一方向Ι-Γ和第二方向 II-II'上以特定的間隔布置的島狀區(qū)域。參見圖3C，使用第二掩模圖案53作為刻蝕阻擋層，刻蝕有源區(qū)52和層間電介質(zhì) 層50，并通過上述干法刻蝕工藝和濕法刻蝕浸漬工藝進(jìn)一步去除第二掩模圖案53之下的 層間電介質(zhì)層50，以便形成沿第一方向I-I'和第二方向ΙΙ-ΙΓ布置的多個柱體52A。
可以在有源區(qū)52相對于層間電介質(zhì)層50的刻蝕選擇性低這一條件下，使用第二 掩模圖案53執(zhí)行對有源區(qū)52和層間電介質(zhì)層50的刻蝕工藝。特別地，可以在非選擇性 (non-selectivity)條件下執(zhí)行刻蝕工藝。在圖3C中，附圖標(biāo)記50A表示在刻蝕有源區(qū)52的工藝之后保留在第二硬掩模層 46A內(nèi)的溝槽中的層間電介質(zhì)層。雖然圖3C未圖示，在形成有柱體52A的所得結(jié)構(gòu)的整個表面上形成柵電介質(zhì)層， 并在柵電介質(zhì)層上形成字線導(dǎo)電層。將字線導(dǎo)電層圖案化以形成沿第二方向ΙΙ-ΙΓ延伸 并彼此平行的多個字線。根據(jù)本發(fā)明的示例性實(shí)施例，由于包括金屬性材料的掩埋位線的形成方式，因而 可以降低掩埋位線的電阻。另外，由于在形成掩埋位線之后形成單側(cè)壁接觸插塞，因此在制 造過程中可以防止單側(cè)壁接觸被損壞。另外，由于在形成掩埋位線和單側(cè)壁接觸插塞之后形成柱體，因此盡管形成了掩 埋位線和單側(cè)壁接觸插塞，但是可以防止柱體傾斜或倒塌。盡管已參照具體的示例性實(shí)施例描述了本發(fā)明，但是對于本領(lǐng)域技術(shù)人員來說明 顯的是，在不偏離所附權(quán)利要求書所限定的本發(fā)明的精神和范圍下，可以做各種變化和修改。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，包括以下步驟 通過刻蝕襯底來形成多個第一溝槽；在所述多個第一溝槽中形成多個掩埋位線；通過刻蝕所述襯底以暴露所述多個掩埋位線的至少一個側(cè)壁，來形成多個第二溝槽；以及形成多個單側(cè)壁接觸插塞，所述多個單側(cè)壁接觸插塞填充所述多個第二溝槽。
2.如權(quán)利要求1所述的方法，其中，所述形成多個單側(cè)壁接觸插塞的步驟包括以下步驟通過刻蝕所述襯底，形成沿第一方向延伸并彼此平行的所述多個第二溝槽； 在形成有所述多個第二溝槽的整個所得結(jié)構(gòu)之上形成用于所述多個單側(cè)壁接觸插塞 的導(dǎo)電層；通過執(zhí)行回刻蝕工藝使得所述導(dǎo)電層在所述多個第二溝槽內(nèi)保留特定的厚度，來形成 所述多個單側(cè)壁接觸插塞；以及在所述多個第二溝槽內(nèi)的所述多個單側(cè)壁接觸插塞之上形成絕緣層。
3.如權(quán)利要求2所述的方法，其中，以使所述導(dǎo)電層的保留的體積占所述第二溝槽的 體積的約20%至約60%的方式執(zhí)行所述回刻蝕工藝。
4.如權(quán)利要求2所述的方法，其中，所述絕緣層是通過氧化工藝形成的。
5.如權(quán)利要求1所述的方法，其中，所述第二溝槽的寬度是所述第一溝槽的深度的約 5%至約15%，而所述第二溝槽的深度是所述第一溝槽的深度的約70%至約90%。
6.如權(quán)利要求1所述的方法，其中，所述多個掩埋位線和所述多個單側(cè)壁接觸插塞是 沿第一方向延伸的線型圖案。
7.如權(quán)利要求1所述的方法，其中，所述多個掩埋位線包括金屬性硅化物層。
8.如權(quán)利要求1所述的方法，其中，所述多個單側(cè)壁接觸插塞包括摻雜的多晶硅層或 金屬性層。
9.如權(quán)利要求1所述的方法，還包括以下步驟在形成有所述多個單側(cè)壁接觸插塞的整個所得結(jié)構(gòu)上形成層間電介質(zhì)層； 通過選擇性地刻蝕所述層間電介質(zhì)層以使與形成有所述掩埋位線和所述單側(cè)壁接觸 插塞的區(qū)域不同的區(qū)域中的襯底的表面暴露，來形成多個第三溝槽；以及 通過使用外延生長工藝，在所述多個第三溝槽中形成多個柱體。
10.如權(quán)利要求9所述的方法，其中，所述層間電介質(zhì)層被形成為具有約1000人至約 2000 A的厚度。
11.如權(quán)利要求9所述的方法，其中，所述形成多個第三溝槽的步驟包括以下步驟在形成有所述層間電介質(zhì)層的所得結(jié)構(gòu)上形成掩模圖案，所述掩模圖案具有沿第一方 向和沿與第一方向交叉的第二方向布置的多個開口并且遮蓋形成有所述掩埋位線和所述 單側(cè)壁接觸插塞的區(qū)域；以及通過使用所述掩模圖案作為刻蝕阻擋層對所述層間電介質(zhì)層進(jìn)行刻蝕，來形成所述多 個第三溝槽。
12.如權(quán)利要求9所述的方法，還包括以下步驟 去除所述層間電介質(zhì)層，以暴露所述多個柱體；在所述多個柱體的整個表面之上形成柵電介質(zhì)層；以及 形成沿所述第二方向延伸并彼此平行的多個字線。
13.如權(quán)利要求1所述的方法，還包括以下步驟在形成有所述多個單側(cè)壁接觸插塞的整個所得結(jié)構(gòu)之上形成層間電介質(zhì)層； 在所述層間電介質(zhì)層之上形成多個第一掩模圖案，所述多個第一掩模圖案沿第一方向 延伸且彼此平行并且遮蓋形成有所述掩埋位線和所述單側(cè)壁接觸插塞的區(qū)域；通過使用所述多個第一掩模圖案作為刻蝕阻擋層對所述層間電介質(zhì)層進(jìn)行刻蝕，來形 成暴露所述襯底的表面的多個線型溝槽；通過使用外延生長工藝在所述多個線型溝槽中形成多個有源區(qū)； 在形成有所述多個有源區(qū)的所得結(jié)構(gòu)之上形成多個第二掩模圖案，所述多個第二掩模 圖案沿第二方向延伸且彼此平行，并且與所述第一方向交叉且遮蓋柱體形成區(qū)域；以及通過使用所述多個第二掩模圖案作為刻蝕阻擋層對所述多個有源區(qū)和所述層間電介 質(zhì)層進(jìn)行刻蝕，來形成多個柱體，所述多個柱體沿所述第一方向和所述第二方向布置。
14.如權(quán)利要求13所述的方法，其中，在所述形成多個柱體的步驟中，刻蝕工藝是在所 述有源區(qū)相對于所述層間電介質(zhì)層的刻蝕選擇性低的條件下執(zhí)行的。
15.一種制造半導(dǎo)體器件的方法，包括以下步驟 通過刻蝕襯底來形成多個線型的第一溝槽；形成掩埋在所述多個第一溝槽中的多個位線；通過刻蝕所述襯底以暴露所述位線的一個側(cè)壁，來形成多個線型的第二溝槽； 形成填充所述多個第二溝槽的多個單側(cè)壁接觸插塞； 在形成有所述多個單側(cè)壁接觸插塞的整個所得結(jié)構(gòu)上形成層間電介質(zhì)層； 通過選擇性地刻蝕層間電介質(zhì)層以使與形成有被掩埋的所述位線和所述單側(cè)壁接觸 插塞的區(qū)域不同的區(qū)域中的襯底的表面暴露，來形成多個第三溝槽；以及 形成掩埋在所述多個第三溝槽中的多個柱體。
16.如權(quán)利要求15所述的方法，其中，所述多個柱體是通過外延生長工藝形成的。
全文摘要
本發(fā)明提供一種制造半導(dǎo)體器件的方法，包括以下步驟通過刻蝕襯底來形成多個第一溝槽；在所述多個第一溝槽中形成多個掩埋位線；通過刻蝕所述襯底以暴露所述多個掩埋位線的至少一個側(cè)壁，來形成多個第二溝槽；以及形成填充所述多個第二溝槽的多個單側(cè)壁接觸插塞。
文檔編號H01L21/336GK102082095SQ20101026774
公開日2011年6月1日 申請日期2010年8月31日 優(yōu)先權(quán)日2009年11月30日
發(fā)明者樸恩實(shí), 殷庸碩, 金旻秀, 金泰潤 申請人:海力士半導(dǎo)體有限公司