專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及柵極電極和源極電極具有溝槽結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
作為功率元件的功率半導(dǎo)體裝置，通過并聯(lián)連接同一結(jié)構(gòu)的許多單位單元(unit cell)，實(shí)現(xiàn)高速切換、高電流密度導(dǎo)致的導(dǎo)通時(shí)電阻(以下，有時(shí)稱為“導(dǎo)通電阻”)的降 低、以及高破壞耐受量等的特性。在功率半導(dǎo)體裝置的開發(fā)中，以導(dǎo)通電阻的降低等作為目 的，功率半導(dǎo)體裝置的小型化(miniaturization)不斷發(fā)展。特別是在低耐壓的功率MOSFET (Metal Oxide Semiconductor FieldEffect Transistor，金屬氧化物半導(dǎo)體場效應(yīng)晶體管)中，因?yàn)閳D案的小型化與性能直接相關(guān)，所 以小型化技術(shù)的開發(fā)在不斷發(fā)展。在小型化技術(shù)的最先端的元件中，采用在柵極電極的接 觸部分的溝槽結(jié)構(gòu)之外，在源極電極的接觸部分也具有溝槽(trench)結(jié)構(gòu)的雙溝槽單元 結(jié)構(gòu)(doubletrench cell structure)(例如，參照專利文獻(xiàn)1 3)。雙溝槽單元結(jié)構(gòu)中的柵極電極和源極電極，例如以濺射埋入溝槽的方式形成電極 膜從而形成。在以濺射形成的電極膜中，因?yàn)殡y以埋入溝槽，所以有在電極內(nèi)部產(chǎn)生被稱為 孔洞(void)的空洞，導(dǎo)致電極電阻增大的問題。此外也有電極在溝槽的部分中隆起，在電 極表面產(chǎn)生凹凸，與引線接合等的外部布線的連接電阻增大的問題。關(guān)于電極的表面形狀的技術(shù)，例如在上述的專利文獻(xiàn)3中公開。在專利文獻(xiàn)3 中公開的技術(shù)中，在相當(dāng)于溝槽的接觸孔內(nèi)，例如通過化學(xué)氣相沉積(Chemical Vapor Deposition 簡稱CVD)將鎢作為插塞埋設(shè)之后，在其上形成源極電極，由此平坦地形成源 極電極的表面。專利文獻(xiàn)1 日本特開2007-35841號(hào)公報(bào)專利文獻(xiàn)2 日本特開2007-311557號(hào)公報(bào)專利文獻(xiàn)3 日本特開2003-318396號(hào)公報(bào)在功率MOSFET中，如上述那樣，小型化不斷發(fā)展。小型化的進(jìn)展招致柵極電阻的 增大，招致時(shí)間常數(shù)CR的上升引起的切換時(shí)間的延遲的增大。此外，由于柵極電阻的增大， 在單一的芯片內(nèi)在切換速度中產(chǎn)生變動(dòng)(variations)，容易發(fā)生不動(dòng)勻的工作。進(jìn)而，在小型的區(qū)域中密集有現(xiàn)有技術(shù)的一倍以上的溝槽，在大電流且高溫條件 下進(jìn)行工作的功率元件中，在溝槽形成區(qū)域中產(chǎn)生的應(yīng)力成為問題。當(dāng)應(yīng)力過大時(shí)，可能引 起結(jié)晶的缺陷產(chǎn)生，進(jìn)而引起漏電流的增大，因此需要盡可能地緩和應(yīng)力。關(guān)于用于解決這些問題的技術(shù)，在上述的專利文獻(xiàn)1 3中沒有公開。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體裝置及其制造方法，該半導(dǎo)體裝置能夠防止切 換時(shí)的延遲和不均勻工作，并且盡可能地緩和了在溝槽形成區(qū)域中產(chǎn)生的應(yīng)力。本發(fā)明的半導(dǎo)體裝置的特征在于，具備第一導(dǎo)電型的第一半導(dǎo)體層；第二導(dǎo)電型的第二半導(dǎo)體層，在所述第一半導(dǎo)體層的厚度方向一方側(cè)的表面部形成；第一導(dǎo)電型的 第三半導(dǎo)體層，在所述第二半導(dǎo)體層的厚度方向一方側(cè)的表面部有選擇地形成；柵極電極， 在貫通所述第二和第三半導(dǎo)體層并到達(dá)所述第一半導(dǎo)體層的柵極溝槽內(nèi)，隔著柵極絕緣膜 被填充；第二導(dǎo)電型的第四半導(dǎo)體層，在所述第二半導(dǎo)體層中形成，比所述第二半導(dǎo)體層濃 度高，所述第二半導(dǎo)體層構(gòu)成貫通所述第三半導(dǎo)體層并到達(dá)所述第二半導(dǎo)體層的接觸溝槽 的底部；以及接觸電極，填充在所述接觸溝槽內(nèi)，與所述第三和第四半導(dǎo)體層相接，所述柵 極電極具備內(nèi)部柵極電極，在所述柵極溝槽的包含底部的一部分中填充；以及低電阻柵 極電極，與所述內(nèi)部柵極電極相接，填充到所述柵極溝槽內(nèi)的殘余部分，比所述內(nèi)部柵極電 極的電阻低，所述接觸電極具備第一導(dǎo)電體層，在所述接觸溝槽內(nèi)填充；以及第二導(dǎo)電體 層，與所述第一導(dǎo)電體層相接，隔著層間絕緣膜覆蓋所述第三半導(dǎo)體層和所述柵極電極，所 述第一導(dǎo)電體層和所述第二導(dǎo)電體層由相互不同的材料構(gòu)成，所述低電阻柵極電極和所述 第一導(dǎo)電體層由相同材料構(gòu)成。本發(fā)明的半導(dǎo)體裝置的制造方法的特征在于，具備在第一導(dǎo)電型的第一半導(dǎo)體 層的厚度方向一方側(cè)的表面部，形成第二導(dǎo)電型的第二半導(dǎo)體層的工序；在所述第二半導(dǎo) 體層的厚度方向一方側(cè)的表面部，有選擇地形成第一導(dǎo)電型的第三半導(dǎo)體層的工序；形成 柵極溝槽的工序，該柵極溝槽貫通所述第二和第三半導(dǎo)體層并到達(dá)所述第一半導(dǎo)體層；在 所述柵極溝槽內(nèi)，隔著柵極絕緣膜形成柵極電極的工序；形成接觸溝槽的工序，該接觸溝槽 貫通所述第三半導(dǎo)體層并到達(dá)所述第二半導(dǎo)體層；在構(gòu)成所述接觸溝槽的底部的所述第二 半導(dǎo)體層中，形成比所述第二半導(dǎo)體層濃度高的第二導(dǎo)電型的第四半導(dǎo)體層的工序；以及 以在所述接觸溝槽內(nèi)與所述第三和第四半導(dǎo)體層相接的方式，形成接觸電極的工序，在所 述形成柵極電極的工序中，具備在所述柵極溝槽內(nèi)的包含底部的一部分中，隔著所述柵極 絕緣膜填充導(dǎo)電性材料，形成內(nèi)部柵極電極的工序；以及在所述柵極溝槽內(nèi)的殘余部分中， 隔著所述柵極絕緣膜，填充比構(gòu)成所述內(nèi)部柵極電極的導(dǎo)電性材料電阻低的導(dǎo)電性材料， 以與所述內(nèi)部柵極電極相接的方式形成低電阻柵極電極的工序，在所述形成接觸電極的工 序中，具備在所述接觸溝槽內(nèi)，填充與構(gòu)成所述低電阻柵極電極的導(dǎo)電性材料相同的導(dǎo)電 性材料，形成第一導(dǎo)電體層的工序；以及使用與構(gòu)成所述第一導(dǎo)電體層的導(dǎo)電性材料不同 的導(dǎo)電性材料，以與所述第一導(dǎo)電體層相接、隔著層間絕緣膜覆蓋所述第三半導(dǎo)體層和所 述柵極電極的方式，形成第二導(dǎo)電體層的工序。根據(jù)本發(fā)明的半導(dǎo)體裝置，在貫通第二和第三半導(dǎo)體層并到達(dá)第一半導(dǎo)體層的柵 極溝槽內(nèi)，隔著柵極絕緣膜填充柵極電極。此外，在貫通第三半導(dǎo)體層并到達(dá)第二半導(dǎo)體層 的接觸溝槽內(nèi)，填充接觸電極，與第三和第四半導(dǎo)體層相接。柵極電極具備內(nèi)部柵極電極， 在柵極溝槽內(nèi)的包含底面的一部分中填充；以及低電阻柵極電極，與內(nèi)部柵極電極相接，在 柵極溝槽內(nèi)的殘余部分，即柵極溝槽內(nèi)的上部填充。接觸電極具備第一導(dǎo)電體層，由與低 電阻柵極電極相同的材料構(gòu)成，在接觸溝槽內(nèi)填充；以及第二導(dǎo)電體層，由與第一導(dǎo)電體層 不同的材料構(gòu)成，與第一導(dǎo)電體層相接，隔著層間絕緣膜覆蓋第三半導(dǎo)體層和柵極電極。像這樣，通過將接觸電極分為第一導(dǎo)電體層和第二導(dǎo)電體層，從而能夠?qū)Φ谝粚?dǎo) 電體層和第二導(dǎo)電體層分別使用最優(yōu)的材料，因此能夠分別使其發(fā)揮最優(yōu)的性能。因此，作 為第一導(dǎo)電體層的材料，使用容易埋入接觸溝槽的材料，作為第二導(dǎo)電體層的材料，使用與 外部布線的連接電阻低的材料，由此能夠抑制在接觸溝槽內(nèi)的孔洞的發(fā)生，防止伴隨小型化的接觸電極的電阻的增大，防止與外部布線的連接電阻的增大。此外，通過以內(nèi)部柵極電極和低電阻柵極電極構(gòu)成柵極電極，能夠較低地抑制被 稱為設(shè)計(jì)收縮的伴隨芯片尺寸的小型化而容易上升的柵極電極的電阻，能夠抑制伴隨小型 化的柵極電極的電阻的增大。由此，能夠防止切換時(shí)的延遲。此外，能夠抑制半導(dǎo)體裝置內(nèi) 的單位單元間的切換速度的變動(dòng)，因此能夠防止單位單元的不均勻的工作。此外，通過以相同的材料形成在柵極溝槽內(nèi)的上部填充的低電阻柵極電極、和在 接觸溝槽內(nèi)填充的第一導(dǎo)電體層，從而能夠提高構(gòu)造的均勻性，緩和在形成了柵極溝槽和 接觸溝槽的區(qū)域中產(chǎn)生的應(yīng)力。此外通過緩和應(yīng)力，能夠抑制位錯(cuò)等的結(jié)晶缺陷的產(chǎn)生，因 此能夠防止結(jié)晶缺陷導(dǎo)致的不良影響，例如漏電流的增大等。根據(jù)本發(fā)明的半導(dǎo)體裝置的制造方法，在第一半導(dǎo)體層的厚度方向一方側(cè)的表面 部形成第二半導(dǎo)體層，在第二半導(dǎo)體層的厚度方向一方側(cè)的表面部有選擇地形成第三半導(dǎo) 體層，形成貫通第二和第三半導(dǎo)體層并到達(dá)第一半導(dǎo)體層的柵極溝槽。在該柵極溝槽內(nèi)，隔 著柵極絕緣膜，形成具備內(nèi)部柵極電極和低電阻柵極電極的柵極電極。此外，形成貫通第三 半導(dǎo)體層并到達(dá)第二半導(dǎo)體層的接觸溝槽，在構(gòu)成接觸溝槽的底部的第二半導(dǎo)體層中形成 第四半導(dǎo)體層。而且，以在接觸溝槽內(nèi)與第三和第四半導(dǎo)體層相接的方式，形成具備第一和 第二導(dǎo)電體層的接觸電極。構(gòu)成接觸電極的第一導(dǎo)電體層和第二導(dǎo)電體層，以相互不同的材料形成。由此，對(duì) 第一導(dǎo)電體層和第二導(dǎo)電體層，能夠分別使用最優(yōu)的材料，因此能夠形成可發(fā)揮最優(yōu)的性 能的第一導(dǎo)電體層和第二導(dǎo)電體層。因此，作為第一導(dǎo)電體層的材料，使用容易埋入接觸溝 槽的材料，作為第二導(dǎo)電體層的材料，使用與外部布線的連接電阻低的材料，由此能夠抑制 在接觸溝槽內(nèi)的孔洞的發(fā)生，防止伴隨小型化的接觸電極的電阻的增大，防止與外部布線 的連接電阻的增大。此外，柵極電極以如下方式形成，S卩，在柵極溝槽的包含底部的一部分中形成內(nèi)部 柵極電極，之后在作為柵極溝槽的殘余部分的上部，以比構(gòu)成內(nèi)部柵極電極的導(dǎo)電性材料 電阻低的導(dǎo)電性材料形成低電阻柵極電極。由此，能夠形成如下柵極電極，其較低地抑制被 稱為設(shè)計(jì)收縮的伴隨芯片尺寸的小型化而容易上升的柵極電極的電阻，抑制了伴隨小型化 的電阻的增大。此外，能夠防止切換時(shí)的延遲，并且抑制半導(dǎo)體裝置內(nèi)的單位單元間的切換 速度的變動(dòng)，防止單位單元的不均勻工作。此外通過以相同的材料形成在柵極溝槽內(nèi)的上部填充的低電阻柵極電極、和在 接觸溝槽內(nèi)填充的第一導(dǎo)電體層，從而能夠提高構(gòu)造的均勻性，因此能夠制造緩和在形成 了柵極溝槽和接觸溝槽的區(qū)域中產(chǎn)生的應(yīng)力的半導(dǎo)體裝置。通過緩和應(yīng)力，能夠抑制位錯(cuò) 等的結(jié)晶缺陷的產(chǎn)生，因此能夠防止結(jié)晶缺陷導(dǎo)致的不良影響，例如漏電流的增大等。


圖1是表示本發(fā)明的前提技術(shù)的M0SFET1的結(jié)構(gòu)的剖面圖。圖2是表示η型半導(dǎo)體襯底11的剖面圖。圖3是表示在第一氧化膜21的形成結(jié)束的階段的η型半導(dǎo)體襯底11的狀態(tài)的剖 面圖。圖4是表示在向成為終端區(qū)域的部分進(jìn)行離子注入時(shí)的η型半導(dǎo)體襯底11的狀態(tài)的剖面圖。圖5是表示在向成為基極層12的部分進(jìn)行離子注入時(shí)的η型半導(dǎo)體襯底11的狀 態(tài)的剖面圖。圖6是表示在基極層12的形成結(jié)束的階段的半導(dǎo)體襯底IOA的狀態(tài)的剖面圖。圖7是表示在向成為源極層14的部分進(jìn)行離子注入時(shí)的η型半導(dǎo)體襯底IOA的 狀態(tài)的剖面圖。圖8是表示在源極層14的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面圖。圖9是表示在第二氧化膜22的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。圖10是表示在第二氧化膜22的蝕刻中使用的抗蝕劑的除去結(jié)束的階段的半導(dǎo)體 襯底IOB的狀態(tài)的剖面圖。圖11是表示在柵極溝槽31的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面圖。圖12是表示在第二氧化膜22的除去結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。圖13是表示在柵極氧化膜32的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面圖。圖14是表示在多晶硅層33Α的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。圖15是表示在厚膜氧化膜17的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。圖16是表示在厚膜氧化膜17的蝕刻中使用的抗蝕劑的除去結(jié)束的階段的半導(dǎo)體 襯底IOB的狀態(tài)的剖面圖。圖17是表示在源極溝槽20的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面圖。圖18是表示在阱層15的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。圖19是表示在源極電極18的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。圖20是表示在漏極電極19的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。圖21是本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的M0SFET50的剖面圖。圖22是表示在多晶硅層51的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。圖23是表示在柵極用鎢層52的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。圖M是表示在厚膜氧化膜17的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。圖25是表示在厚膜氧化膜17的蝕刻中使用的抗蝕劑的除去結(jié)束的階段的半導(dǎo)體 襯底IOB的狀態(tài)的剖面圖。圖沈是表示在源極溝槽20的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面圖。
圖27是表示在阱層15的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。圖觀是表示在源極用鎢層61的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。圖四是表示在源極電極63的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。圖30是表示在漏極電極19的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。附圖標(biāo)記說明U50M0SFET10半導(dǎo)體襯底Iln型半導(dǎo)體襯底Ila η+襯底lib η-襯底12基極層1354溝槽柵極結(jié)構(gòu)14源極層15阱層16、60溝槽源極結(jié)構(gòu)17厚膜氧化膜18、63源極電極19漏極電極20源極溝槽21第一氧化膜22第二氧化膜31柵極溝槽32柵極氧化膜33、53柵極電極33Α、51多晶硅層34覆蓋氧化膜52柵極用鎢層61源極用鎢層62AlSi 層
具體實(shí)施例方式<前提技術(shù)>在說明本發(fā)明的半導(dǎo)體裝置及其制造方法之前，針對(duì)成為本發(fā)明的前提技術(shù) 的半導(dǎo)體裝置及其制造方法進(jìn)行說明。在以下，作為半導(dǎo)體裝置，以雙溝槽單元結(jié)構(gòu)的 MOS (Metal Oxide Semiconductor，金屬氧化物半導(dǎo)體)場效應(yīng)晶體管(Field Effect Transistor ；簡稱FET)為例進(jìn)行說明。以下，將MOS場效應(yīng)晶體管稱為“M0SFET”。圖1是表示本發(fā)明的前提技術(shù)的M0SFET1的結(jié)構(gòu)的剖面圖。MOSFET 1是將第一導(dǎo) 電型作為η型、將第二導(dǎo)電型作為ρ型的η溝道型MOSFET。M0SFET1具備形成有柵極溝槽31和源極溝槽20的半導(dǎo)體襯底10。半導(dǎo)體襯底10在高濃度的η型(以下，有時(shí)稱為“η+ 型”)的半導(dǎo)體襯底(以下，有時(shí)稱為“η+襯底”)lla上，具備通過外延生長形成的低濃度 的η型(以下，有時(shí)稱為“η-型”)的半導(dǎo)體層(以下，有時(shí)稱為“η-層”)llb。在半導(dǎo)體襯底10的厚度方向的一方側(cè)的表面部，具體地在η-層lib的厚度方向 一方側(cè)的表面部，形成有在導(dǎo)通時(shí)形成溝道的P型的基極層12。基極層12構(gòu)成η-層lib 的厚度方向一方側(cè)的表面部的一部分。貫通該基極層12形成柵極溝槽31，形成有溝槽柵極 結(jié)構(gòu)13。溝槽柵極結(jié)構(gòu)13包含柵極氧化膜32，在柵極溝槽31的內(nèi)壁形成；柵極電極33， 隔著柵極氧化膜32在柵極溝槽31內(nèi)形成；以及柵極電極33上的覆蓋氧化膜34。M0SFET1 包含多個(gè)溝槽柵極結(jié)構(gòu)13。通過各溝槽柵極結(jié)構(gòu)13的柵極溝槽31區(qū)分的區(qū)域，構(gòu)成作為 雙溝槽單元結(jié)構(gòu)的結(jié)構(gòu)單位的單位單元。在基極層12的厚度方向一方側(cè)的表面部，夾著溝槽柵極結(jié)構(gòu)13形成有比基極層 12淺的η+型的源極層14。夾著溝槽柵極結(jié)構(gòu)13的2個(gè)源極層14分別構(gòu)成相鄰的2個(gè)單 位單元。各單位單元包含源極層14，在溝槽柵極結(jié)構(gòu)13的一方側(cè)的側(cè)方設(shè)置；以及源極 層14，在與該溝槽柵極結(jié)構(gòu)13相鄰的另一個(gè)溝槽柵極結(jié)構(gòu)13的另一方側(cè)的側(cè)方設(shè)置。在各單位單元中的源極層14彼此之間，形成有源極溝槽20。源極溝槽20形成得 比溝槽柵極結(jié)構(gòu)13的柵極溝槽31淺。在規(guī)定源極溝槽20的底部的基極層12的表面部， 形成有比基極層12濃度高的ρ型(以下，有時(shí)也稱為“P+型”)的阱層15?；鶚O層14和阱 層15構(gòu)成基極層12的厚度方向一方側(cè)的表面部的一部分。為了縮小M0SFET1的單位單元結(jié)構(gòu)，僅以柵極溝槽31的寬度的縮小以及阱層15 等的各擴(kuò)散層的寬度的縮小是有極限的。因此，在M0SFET1中，將源極電極18的接觸結(jié)構(gòu)， 從在同一平面上與源極層14和阱層15的雙方接觸的結(jié)構(gòu)，變更為作為三維形狀的接觸結(jié) 構(gòu)的溝槽接觸結(jié)構(gòu)，即溝槽源極結(jié)構(gòu)16。在溝槽源極結(jié)構(gòu)16中，源極電極18向源極層14 的接觸，在源極層14的側(cè)面進(jìn)行。由此，從厚度方向一方側(cè)平面地觀察半導(dǎo)體襯底10時(shí)的 接觸面積大幅縮小，能夠?qū)崿F(xiàn)單位單元結(jié)構(gòu)的小型化。接著，針對(duì)M0SFET1的制造方法進(jìn)行說明。圖2 圖20是用于說明成為本發(fā)明的 前提技術(shù)的M0SFET1的制造方法的圖。在以下的MOSFET 1的制造方法的說明中，為了容易 理解，省略晶片洗凈工序、離子注入時(shí)的掩模氧化工序、源極電極形成后的涂膜形成工序、 阻擋金屬形成工序、以及背面磨削工序。圖2是表示η型半導(dǎo)體襯底11的剖面圖。首先，如圖2所示，作為晶片，準(zhǔn)備在η+ 襯底Ila的厚度方向一方側(cè)的表面上通過外延生長形成了 η-層lib的η型半導(dǎo)體襯底11。 作為晶片材料，使用硅。圖3是表示第一氧化膜21的形成結(jié)束的階段的η型半導(dǎo)體襯底11的狀態(tài)的剖面 圖。接著如圖3所示，在η型半導(dǎo)體襯底11上，具體地在η-層lib的厚度方向一方側(cè)的表 面整體，形成第一氧化膜21。第一氧化膜21例如是熱氧化膜，通過對(duì)η-層lib的厚度方向 一方側(cè)的表面部進(jìn)行熱氧化而形成。圖4是表示在向成為終端區(qū)域的部分進(jìn)行離子注入時(shí)的η型半導(dǎo)體襯底11的狀 態(tài)的剖面圖。終端區(qū)域在形成M0SFET1的單位單元的晶體管區(qū)域的周圍形成。在圖4中， 為了避免圖變得繁雜，省略終端區(qū)域的圖示，僅顯示晶體管區(qū)域。通過照相制版和蝕刻，除 去在成為終端區(qū)域的部分的η-層lib上形成的第一氧化膜21，使第一氧化膜21在終端區(qū)域開口。在晶體管區(qū)域中，如圖4所示，第一氧化膜21不開口。接著，將殘存的第一氧化膜 21作為掩模，對(duì)成為η-層lib的終端區(qū)域的部分離子注入ρ型雜質(zhì)、例如硼(B)之后，通過 驅(qū)動(dòng)擴(kuò)散(drive diffusion)，作為ρ型區(qū)域形成終端區(qū)域。圖5是表示在向成為基極層12的部分進(jìn)行離子注入時(shí)的η型半導(dǎo)體襯底11的狀 態(tài)的剖面圖。接著如圖5所示，通過照相制版和蝕刻，除去在晶體管區(qū)域的η-層lib上形 成的第一氧化膜21，使第一氧化膜21在晶體管區(qū)域中開口。接著，將殘存的第一氧化膜21 作為掩模，對(duì)成為η-層lib的基極層12的部分、即晶體管區(qū)域的η-層11b，離子注入ρ型 雜質(zhì)，例如硼。圖6是表示基極層12的形成結(jié)束的階段的半導(dǎo)體襯底IOA的狀態(tài)的剖面圖。接 著如圖6所示，通過對(duì)離子注入的ρ型雜質(zhì)進(jìn)行驅(qū)動(dòng)擴(kuò)散，形成基極層12?；鶚O層12在晶 體管區(qū)域的η-層lib的厚度方向一方側(cè)的表面部形成。將在η-層lib形成了基極層12 的狀態(tài)的η型半導(dǎo)體襯底11稱為半導(dǎo)體襯底10Α。圖7是表示在向成為源極層14的部分進(jìn)行離子注入時(shí)的半導(dǎo)體襯底IOA的狀態(tài) 的剖面圖。在圖7中，為了避免圖變得繁雜，省略終端區(qū)域的圖示，僅顯示晶體管區(qū)域。在 照相制版中，形成在晶體管區(qū)域的成為源極層14的部分開口、并覆蓋作為不需要形成源極 層14的區(qū)域的終端區(qū)域的抗蝕劑圖案。在晶體管區(qū)域中，如圖7所示，抗蝕劑圖案被開口， 基極層12的表面露出。經(jīng)由抗蝕劑圖案，離子注入η型雜質(zhì)、例如砷。由此，對(duì)晶體管區(qū)域 的成為源極層14的部分、具體地對(duì)在基極層12中成為源極層14的部分，離子注入η型雜 質(zhì)。圖8是表示在源極層14的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面圖。接 著如圖8所示，在除去抗蝕劑圖案之后，通過對(duì)離子注入的η型雜質(zhì)進(jìn)行驅(qū)動(dòng)擴(kuò)散，形成高 濃度的η+型的源極層14。源極層14在晶體管區(qū)域的基極層12的厚度方向一方側(cè)的表面 部有選擇地形成。將在基極層12中形成了源極層14的半導(dǎo)體襯底10Α，以附圖標(biāo)記“10Β”表不。圖9是表示在第二氧化膜22的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。接著如圖9所示，在半導(dǎo)體襯底IOB上的整個(gè)面，具體地在構(gòu)成晶體管區(qū)域的厚度方向 一方側(cè)的表面部的源極層14的表面整體、以及終端區(qū)域的厚度方向一方側(cè)的表面整體，形 成第二氧化膜22。第二氧化膜22例如是熱氧化膜，通過對(duì)源極層14和終端區(qū)域的厚度方 向一方側(cè)的表面部進(jìn)行熱氧化而形成。圖10是表示在第二氧化膜22的蝕刻中使用的抗蝕劑的除去結(jié)束的階段的半導(dǎo)體 襯底IOB的狀態(tài)的剖面圖。接著，以成為形成柵極電極33的柵極溝槽31的掩模的方式，以 照相制版形成抗蝕劑圖案。具體地，形成在形成柵極溝槽31的部分開口的抗蝕劑圖案。在 將形成的抗蝕劑圖案作為掩模，對(duì)第二氧化膜22進(jìn)行蝕刻之后，除去抗蝕劑。由此，如圖10 所示，在形成柵極溝槽31的部分的第二氧化膜22中形成開口。圖11是表示柵極溝槽31的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面圖。 接著如圖11所示，將殘存的第二氧化膜22作為掩模，進(jìn)行蝕刻、即半導(dǎo)體襯底IOB的蝕刻， 形成柵極溝槽31。具體地，以貫通通過第二氧化膜22的開口露出的部分的源極層14及其 下層的基極層12、到達(dá)η-層lib的內(nèi)部的方式，形成柵極溝槽31。圖12是表示在第一氧化膜22的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面圖。接著如圖12所示，除去第二氧化膜22。由此，獲得在晶體管區(qū)域中形成有從源極層14 的表面到達(dá)η-層lib的內(nèi)部的柵極溝槽31的半導(dǎo)體襯底10B。圖13是表示在柵極氧化膜32的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。接著如圖13所示，在半導(dǎo)體襯底IOB的整個(gè)面形成柵極氧化膜32。具體地，在晶體管 區(qū)域的源極層14的厚度方向一方側(cè)的表面整體、柵極溝槽31的表面整體、以及終端區(qū)域的 厚度方向一方側(cè)的表面整體，形成柵極氧化膜32。柵極氧化膜32例如是熱氧化膜，通過對(duì) 源極層14的厚度方向一方側(cè)的表面部、柵極溝槽31的內(nèi)表面部、以及終端區(qū)域的厚度方向 一方側(cè)的表面部進(jìn)行熱氧化而形成。圖14是表示在多晶硅層33A的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。接著如圖14所示，在半導(dǎo)體襯底IOB的整個(gè)面堆積導(dǎo)電性的多晶硅之后，進(jìn)行回蝕刻 (etch back)，僅在柵極溝槽31的內(nèi)部形成多晶硅33A。圖15是表示在厚膜氧化膜17的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。接著如圖15所示，對(duì)在柵極溝槽31的內(nèi)部形成的多晶硅層33A的表面進(jìn)行氧化，形成 覆蓋柵極溝槽31的內(nèi)部的多晶硅的覆蓋氧化膜(cap oxide film) 34。由此，形成以覆蓋氧 化膜34覆蓋的柵極電極33。接著，在半導(dǎo)體襯底IOB的厚度方向一方側(cè)的表面整體、具體 地在露出的柵極氧化膜32和覆蓋氧化膜34的表面整體，形成用于絕緣柵極電極33的厚膜 氧化膜17。圖16是表示在厚膜氧化膜17的蝕刻中使用的抗蝕劑的除去結(jié)束的階段的半導(dǎo)體 襯底IOB的狀態(tài)的剖面圖。接著，以成為源極電極18的接觸部分的源極溝槽20的掩模的 方式，以照相制版形成抗蝕劑圖案。具體地，形成在形成源極溝槽20的部分開口的抗蝕劑 圖案。在將形成的抗蝕劑圖案作為掩模，對(duì)厚膜氧化膜17和柵極氧化膜32進(jìn)行蝕刻之后， 除去抗蝕劑。由此，如圖16所示，在形成源極溝槽20的部分的厚膜氧化膜17和柵極氧化 膜32中形成開口。圖17是表示在柵極溝槽20的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。接著如圖17所示，將殘存的厚膜氧化膜17和柵極氧化膜32作為掩模，進(jìn)行硅的蝕刻、 即半導(dǎo)體襯底IOB的蝕刻，形成源極溝槽20。具體地，以貫通通過厚膜氧化膜17和柵絕緣 膜32的開口而露出的部分的源極層14、到達(dá)基極層12的表面的方式，形成源極溝槽20。圖18是表示在阱層15的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。接 著如圖18所示，對(duì)構(gòu)成源極溝槽20的底部的基極層12，離子注入ρ型雜質(zhì)、例如硼，通過進(jìn) 行驅(qū)動(dòng)擴(kuò)散，形成P+型的阱層15。將在基極層12中形成了阱層15的半導(dǎo)體襯底10B，以 附圖標(biāo)記“10”表示。圖19是表示在源極電極18的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面 圖。圖19是晶體管區(qū)域的圖，針對(duì)終端區(qū)域，為了避免圖變得繁雜，省略圖示。接著，以埋 入源極溝槽20的方式，在半導(dǎo)體襯底10的整個(gè)面堆積成為源極電極18的導(dǎo)電性材料、例 如Al-Si，形成電極膜。接著，通過照相制版和蝕刻，除去終端區(qū)域等的不要源極電極18的 區(qū)域上的電極膜，形成源極電極18。源極電極18如圖19所示，在晶體管區(qū)域中形成，不在 終端區(qū)域中形成。圖20是表示在漏極電極19的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。 接著如圖20所示，在η+襯底Ila的厚度方向另一方側(cè)的表面，例如通過濺射形成漏極電極19。由此，獲得上述圖1所示的M0SFET1。如上所述，在本發(fā)明的前提技術(shù)的M0SFET1中，為了實(shí)現(xiàn)大幅度的結(jié)構(gòu)的小型化， 將源極電極18的接觸部分作為溝槽結(jié)構(gòu)，采用向在源極溝槽20的側(cè)面露出的源極層14進(jìn) 行接觸的三維形狀的接觸結(jié)構(gòu)。可是，成為接觸部分的源極溝槽20難以用通過濺射等形成的Al-Si膜掩埋，因此 在源極電極18的內(nèi)部產(chǎn)生被稱為孔洞的空洞，存在招致電極電阻增大的問題。此外也有源 極電極18在源極溝槽20的的部分中隆起，在源極電極18的表面產(chǎn)生凹凸，與引線接合等 的外部布線的連接電阻增大的問題。此外，MOSFET小型化的進(jìn)展導(dǎo)致柵極電阻的增大，招致時(shí)間常數(shù)CR的上升引起的 切換時(shí)的延遲的增大。此外，由于柵極電阻的增大，在單一的芯片內(nèi)，在切換速度中產(chǎn)生變 動(dòng)，容易發(fā)生不動(dòng)勻的工作。進(jìn)而，在小型的區(qū)域中密集有現(xiàn)有技術(shù)的一倍以上的溝槽，在大電流且高溫的條 件下進(jìn)行工作的功率元件中，在溝槽形成區(qū)域中產(chǎn)生的應(yīng)力成為問題。當(dāng)應(yīng)力過大時(shí)，可能 引起結(jié)晶的缺陷產(chǎn)生，進(jìn)而引起漏電流的增大，因此需要盡可能地緩和應(yīng)力。因此在本發(fā)明 的半導(dǎo)體裝置中，采用以下所示的實(shí)施方式的結(jié)構(gòu)。〈實(shí)施方式〉圖21是本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的M0SFET50的剖面圖。因?yàn)閳D21 所示的本實(shí)施方式的M0SFET50的結(jié)構(gòu)，與上述的圖1所示的前提技術(shù)的M0SFET1的結(jié)構(gòu)類 似，所以僅針對(duì)不同的部分進(jìn)行說明，對(duì)對(duì)應(yīng)的部分賦予同一附圖標(biāo)記，省略共同的說明。 本實(shí)施方式的M0SFET50適合于作為功率半導(dǎo)體裝置使用。在本實(shí)施方式中，作為半導(dǎo)體裝 置的M0SFET50是將第一導(dǎo)電型作為η型、將第二導(dǎo)電型作為ρ型的η溝道型M0SFET。即在 本實(shí)施方式中，η型相當(dāng)于第一導(dǎo)電型，ρ型相當(dāng)于第二導(dǎo)電型。η-層lib相當(dāng)于第一半導(dǎo) 體層?；鶚O層12相當(dāng)于第二半導(dǎo)體層。源極層14相當(dāng)于第三半導(dǎo)體層。阱層15相當(dāng)于 第四半導(dǎo)體層。柵極氧化膜32相當(dāng)于柵極絕緣膜。厚膜絕緣膜17相當(dāng)于層間絕緣膜。在本實(shí)施方式中，在源極電極63中，作為填充到源極溝槽20內(nèi)的第一導(dǎo)電體層具 備源極用鎢層61，并且作為連接引線接合等的外部布線的第二導(dǎo)電體層具備AlSi層62。 即在本實(shí)施方式中，源極用鎢層61相當(dāng)于第一導(dǎo)電體層，AlSi層62相當(dāng)于第二導(dǎo)電體層。 此外源極電極63相當(dāng)于接觸電極。源極溝槽20相當(dāng)于接觸溝槽。像這樣，源極電極63構(gòu)成為具備由相互不同的材料構(gòu)成的源極用鎢層61和 AlSi層62。在構(gòu)成溝槽源極結(jié)構(gòu)60的源極溝槽20中，填充鎢，形成有源極用鎢層61。源 極用鎢層61構(gòu)成源極電極63的下層結(jié)構(gòu)。AlSi層62作為源極電極63的上層結(jié)構(gòu)，與源 極用鎢層61相接，并且覆蓋源極用鎢層61和厚膜絕緣膜17而形成。AlSi層62以Al-Si 形成。源極電極63通過將源極鎢層61填充到源極溝槽20內(nèi)，從而與源極層14和阱層15 相接。此外在本實(shí)施方式中，在構(gòu)成溝槽柵極結(jié)構(gòu)M的柵極電極53中，作為在柵極溝槽 31內(nèi)的包含底部的一部分中填充的內(nèi)部柵極電極具備多晶硅層51，并且作為低電阻柵極 電極具備柵極用鎢層52。即在本實(shí)施方式中，多晶硅層51相當(dāng)于內(nèi)部柵極電極，柵極用鎢 層52相當(dāng)于低電阻柵極電極。柵極用鎢層52在柵極溝槽31的上部、具體地在柵極溝槽31的開口部附近，通過填充作為與填充到源極溝槽20中的材料相同的材料的鎢而形成。多晶硅層51在柵極溝槽 31的下部、具體地從柵極溝槽31的底部到中間部而形成，構(gòu)成柵極電極53的下部。像這 樣，多晶硅層51被填充到柵極溝槽31的包含底部的一部分中。柵極用鎢層52設(shè)置在多晶 硅層51上。具體地，柵極用鎢層52與多晶硅層51相接，填充柵極溝槽31內(nèi)的殘余部分、 即除去形成多晶硅層51的部分之外的殘余的部分中。此外在本實(shí)施方式中，作為低電阻柵極電極的柵極用鎢層52的下端、即與多晶硅 層51相接的面，與源極層14的下端、即源極層14和基極層12的界面相比，位于源極層14 一側(cè)。換句話說，柵極用鎢層52的與多晶硅層51相接的面，與源極層14的與基極層12的 界面相比，位于半導(dǎo)體襯底10的厚度方向一方側(cè)，具體地是朝向圖21的紙面的上側(cè)。像這樣在本實(shí)施方式中，源極電極63構(gòu)成為具備作為第一導(dǎo)電體層的源極用鎢 層61、以及作為第二導(dǎo)電體層的AlSi層62。像這樣，通過將源極電極63分為第一導(dǎo)電體 層和第二導(dǎo)電體層，從而作為第一導(dǎo)電體層和第二導(dǎo)電體層，能夠分別使用最優(yōu)的材料，因 此能夠分別使其發(fā)揮最優(yōu)的性能。具體來說，被填充第一導(dǎo)電體層的源極溝槽20，伴隨著M0SFET50的小型化而寬度 變窄。鎢與AlSi等的其它導(dǎo)電材料相比容易填充到寬度窄的溝槽內(nèi)，因此通過作為第一導(dǎo) 電體層的材料使用鎢，能夠不使孔洞產(chǎn)生而埋入源極溝槽20。由此，能夠防止孔洞導(dǎo)致的源 極電極63的電阻的增大。此外，能夠防止源極用鎢層61上的AlSi層隆起，因此能夠防止 在構(gòu)成源極電極63的表面的AlSi層62的表面中產(chǎn)生凹凸，能夠使源極電極63的表面平 坦化。因此，能夠防止表面的凹凸導(dǎo)致的與外部布線的連接電阻的增大。此外作為第二導(dǎo)電體層的AlSi層62構(gòu)成源極電極63的連接外部布線的部分。 AlSi與鎢相比是低電阻，因此通過將源極電極63分為第一導(dǎo)電體層和第二導(dǎo)電體層，作 為第二導(dǎo)電體層的材料使用AISi，從而能夠?qū)⑴c外部布線的連接電阻較低地維持為與用 AlSi構(gòu)成源極電極整體的情況相同的程度。換句話說，不使與外部布線的連接電阻增大，就 能夠如上述那樣以源極用鎢層61來填充源極溝槽20。因此，能夠防止伴隨小型化的源極電 極63的電阻的增大，并且防止與外部布線的連接電阻的增大。此外在本實(shí)施方式中，柵極電極53構(gòu)成為具備作為內(nèi)部柵極電極的多晶硅層 51、和作為低電阻柵極電極的柵極用鎢層52。鎢與多晶硅相比是低電阻。柵極電極的電阻 伴隨被稱為設(shè)計(jì)收縮的芯片尺寸的小型化而容易上升，但通過設(shè)置柵極用鎢層52，以鎢構(gòu) 成柵極電極53的一部分，由此與前提技術(shù)中的柵極電極33那樣整體以多晶硅構(gòu)成的情況 相比，能夠?qū)殡S設(shè)計(jì)收縮(design shrink)而容易上升的柵極電極的電阻抑制得較低，能 夠使柵極電極低電阻化。由此，能夠抑制伴隨小型化的柵極電極53的電阻的增大，因此能夠防止柵極電極 53導(dǎo)致的延遲，防止時(shí)間常數(shù)CR的上升引起的切換時(shí)的延遲。此外能夠抑制在單一的芯片 內(nèi)，柵極電極53的電阻的引起的切換速度的變動(dòng)，因此能夠防止并聯(lián)連接的許多單位單元 的不均勻的工作。
此外在本實(shí)施方式中，對(duì)構(gòu)成溝槽柵極結(jié)構(gòu)M的柵極溝槽31、以及構(gòu)成溝槽源極 結(jié)構(gòu)60的源極溝槽20，填充相同的材料，具體地是鎢。更詳細(xì)地，在柵極溝槽31中填充的 作為低電阻柵極電極的柵極用鎢層52、和在源極溝槽20中填充的作為第一導(dǎo)電體層的源 極用鎢層61，由同一種材料、具體是鎢構(gòu)成。由此，能夠提高結(jié)構(gòu)的均勻性，緩和在形成了柵極溝槽31和源極溝槽20的部分(以下，有時(shí)稱為“溝槽部”)中產(chǎn)生的應(yīng)力。此外，通過緩 和應(yīng)力，能夠抑制位錯(cuò)(dislocation)等的結(jié)晶缺陷的產(chǎn)生，因此能夠防止結(jié)晶缺陷導(dǎo)致 的不良影響，例如漏電流的增大等。此外在本實(shí)施方式中，作為低電阻柵極電極的柵極用鎢層52的下端、即與多晶硅 層51相接的面，與源極層14的下端、即源極層14的與基極層12的界面相比，位于源極層 14 一側(cè)。在對(duì)柵極電極53賦予導(dǎo)通信號(hào)時(shí)，在源極層14下的基極層12中形成溝道。如上 所述，通過構(gòu)成為柵極用鎢層52的下端與源極層14的下端相比位于源極層14 一側(cè)，從而 能夠成為作為低電阻柵極電極的柵極用鎢層52、與作為實(shí)際形成溝道的部分的基極層12 不鄰接的結(jié)構(gòu)。由此，在對(duì)柵極電極53賦予導(dǎo)通信號(hào)時(shí)，能夠使作為低電阻柵極電極的柵 極用鎢層52，不與在基極層12中形成的溝道鄰接，因此能夠防止在切換等中，工作瞬間變 得不穩(wěn)定。接著，針對(duì)作為本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的M0SFET50的制造方法進(jìn) 行說明。圖22 圖30是用于說明作為本發(fā)明的一個(gè)實(shí)施方式的M0SFET50的制造方法的 圖。以下，參照?qǐng)D22 圖30并且參照上述的圖2 圖13，針對(duì)M0SFET50的制造方法進(jìn)行 說明。在以下的M0SFET50的制造方法的說明中，為了容易理解，省略晶片洗凈工序、離子注 入時(shí)的掩模氧化工序、源極電極形成后的涂膜形成工序、阻擋金屬形成工序、以及背面磨削 工序。在本實(shí)施方式中，首先也進(jìn)行與前提技術(shù)的MOSFET 1的制造方法中的圖2 圖13 所示的工序同樣的工序。具體地，首先如圖2所示，準(zhǔn)備在作為高濃度的η型的半導(dǎo)體襯底 的η+襯底Ila的厚度方向一方側(cè)的表面上，通過外延生長，形成了作為低濃度的η型的半 導(dǎo)體層的η-層lib的η型半導(dǎo)體襯底11。接著如圖3所示，在η型半導(dǎo)體襯底11上，具體地在η_層lib的厚度方向一方側(cè) 的表面整體，形成第一氧化膜21。接著如圖4所示，在晶體管區(qū)域中不使第一氧化膜21開 口，在未圖示的終端區(qū)域中通過照相制版使第一氧化膜21開口，離子注入ρ型雜質(zhì)、例如硼 (B)，通過進(jìn)行驅(qū)動(dòng)擴(kuò)散，形成終端區(qū)域。接著如圖5所示，通過照相制版在晶體管區(qū)域中使第一氧化膜21開口，在成為 η-層lib的基極層12的部分中離子注入ρ型雜質(zhì)、例如硼。接著如圖6所示，通過對(duì)離子 注入的P型雜質(zhì)進(jìn)行驅(qū)動(dòng)擴(kuò)散，從而在η-層lib的厚度方向一方側(cè)的表面部形成基極層 12。接著如圖7所示，在晶體管區(qū)域的成為源極層14的部分中開口，以覆蓋不要形成 源極層14的終端區(qū)域的方式以照相制版形成抗蝕劑圖案，經(jīng)由抗蝕劑圖案離子注入η型雜 質(zhì)、例如砷。接著如圖8所示，在除去抗蝕劑圖案之后，通過對(duì)離子注入的η型雜質(zhì)進(jìn)行驅(qū) 動(dòng)擴(kuò)散，從而在晶體管區(qū)域的基極層12的厚度方向一方側(cè)的表面部，有選擇地形成作為高 濃度的η型的半導(dǎo)體層的源極層14。接著如圖9所示，在半導(dǎo)體襯底IOB上的整個(gè)面，具體 地在構(gòu)成晶體管區(qū)域的表面的源極層14的表面整體、以及終端區(qū)域的表面整體，形成第二 氧化膜22。接著如圖10所示，以成為形成柵極電極53的柵極溝槽31的掩模的方式，以照相 制版形成抗蝕劑圖案，將形成的抗蝕劑圖案作為掩模，對(duì)第二氧化膜22進(jìn)行蝕刻，之后除 去抗蝕劑。接著如圖11所示，將殘存的第二氧化膜22作為掩模，對(duì)構(gòu)成半導(dǎo)體襯底IOB的硅進(jìn)行蝕刻，形成貫通源極層14和基極層12并到達(dá)η-層lib的柵極溝槽31。接著如圖 12所示，除去第二氧化膜22。接著如圖13所示，在半導(dǎo)體襯底IOB的整個(gè)面形成柵極氧化 膜32。在本實(shí)施方式中，以下的工序與前提技術(shù)不同。圖22是表示在多晶硅層51的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。接著如圖22所示，在半導(dǎo)體襯底IOB的整個(gè)面作為導(dǎo)電性材料堆積導(dǎo)電性的多晶硅之 后，對(duì)多晶硅進(jìn)行回蝕刻。在本實(shí)施方式中，僅在柵極溝槽31的內(nèi)部形成多晶硅層51，并且 多晶硅層51的上端、即厚度方向一方側(cè)的表面，與作為晶片的半導(dǎo)體襯底IOB的厚度方向 一方側(cè)的表面、即源極層14的厚度方向一方側(cè)的表面相比，到厚度方向的另一方側(cè)、即朝 向圖22的紙面的下側(cè)為止，對(duì)多晶硅進(jìn)行回蝕刻。多晶硅的回蝕刻，更具體地以如下方式進(jìn)行，S卩，回蝕刻后的多晶硅層51的厚度 方向一方側(cè)的表面，與源極層14的厚度方向一方側(cè)的表面相比位于厚度方向另一方側(cè)，與 源極層14的厚度方向另一方側(cè)相比位于厚度方向一方側(cè)。也就是說，多晶硅被回蝕刻，直 到回蝕刻后的多晶硅層51的厚度方向一方側(cè)的表面變?yōu)槲挥谠礃O層14內(nèi)。像這樣在柵極 溝槽31內(nèi)的包含底部的一部分中，隔著柵極氧化膜32填充作為導(dǎo)電性材料的多晶硅，形成 多晶硅層51。圖23是表示在柵極用鎢層52的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。接著如圖23所示，在將作為低電阻柵極電極的柵極用鎢層52的鎢在半導(dǎo)體襯底IOB 的整個(gè)面堆積之后，進(jìn)行回蝕刻，僅在柵極溝槽31的內(nèi)部形成柵極用鎢層52。由此，形成柵 極電極53。鎢的回蝕刻以如下方式進(jìn)行，即，直到在半導(dǎo)體襯底IOB的厚度方向中，柵極用 鎢層52的上端、即厚度方向一方側(cè)的表面的位置與半導(dǎo)體襯底IOB的厚度方向一方側(cè)的表 面位置變?yōu)榇笾孪嗟取＿@樣，在柵極溝槽31內(nèi)的殘余部分、即除去形成多晶硅層51的部分 后的殘余的部分中，隔著柵極氧化膜32填充作為比多晶硅電阻低的導(dǎo)電性材料的鎢，以與 多晶硅層51相接的方式形成柵極用鎢層52。由此，形成柵極電極33。以上述方式，在柵極 溝槽31內(nèi)隔著柵極氧化膜32形成柵極電極33。圖M是表示在厚膜氧化膜17的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。接著如圖M所示，在半導(dǎo)體襯底IOB的厚度方向一方側(cè)的表面整體、具體地在露出的 柵極氧化膜32和柵極用鎢層52的表面整體，形成用于絕緣柵極電極53的厚膜氧化膜17。圖25是表示在厚膜氧化膜17的蝕刻中使用的抗蝕劑的除去結(jié)束的階段的半導(dǎo)體 襯底IOB的狀態(tài)的剖面圖。接著與上述圖16所示的工序同樣地，以成為源極電極63的接觸 部分的源極溝槽20的掩模的方式，以照相制版形成抗蝕劑圖案。將形成的抗蝕劑圖案作為 掩模，對(duì)厚膜氧化膜17和柵極氧化膜32進(jìn)行蝕刻之后，除去抗蝕劑。由此，如圖25所示， 在形成源極溝槽20的部分的厚膜氧化膜17和柵極氧化膜32形成開口。圖沈是表示在源極溝槽20的形成結(jié)束的階段的半導(dǎo)體襯底IOB的狀態(tài)的剖面 圖。接著與上述的圖17所示的工序同樣地，如圖沈所示，將殘存的厚膜氧化膜17和柵極 氧化膜32作為掩模，進(jìn)行構(gòu)成半導(dǎo)體襯底IOB的硅的蝕刻，形成貫通源極層14并到達(dá)基極 層12的源極溝槽20。圖27是表示在阱層15的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。接 著與上述圖18所示的工序同樣地，如圖27所示，對(duì)構(gòu)成源極溝槽20的底部的基極層12離 子注入P型雜質(zhì)、例如硼，通過驅(qū)動(dòng)擴(kuò)散，形成作為比基極層12高濃度的ρ+型的半導(dǎo)體層的阱層15。以附圖標(biāo)記“10”表示在基極層12中形成有阱層15的半導(dǎo)體襯底10B。圖觀是表示在源極用鎢層61的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面 圖。接著如圖觀所示，在源極溝槽20內(nèi)填充與構(gòu)成作為低電阻柵極電極的柵極用鎢層52 的導(dǎo)電性材料是相同的導(dǎo)電性材料的鎢，形成源極用鎢層61。具體地，在以埋入源極溝槽20的方式在半導(dǎo)體襯底10的整個(gè)面堆積鎢之后，進(jìn)行 回蝕刻，僅在源極溝槽20的內(nèi)部形成源極用鎢層61。由此，形成構(gòu)成源極電極63的下層 的源極用鎢層61。在本實(shí)施方式中，進(jìn)行形成源極用鎢層61時(shí)的回蝕刻，直到在半導(dǎo)體襯 底10的厚度方向中，源極用鎢層61的上端、即厚度方向一方側(cè)的表面，與半導(dǎo)體襯底10的 厚度方向一方側(cè)的表面相比，少許位于厚度方向另一方側(cè)、即朝向圖觀的紙面變?yōu)樯僭S下 側(cè)。圖四是表示在源極電極63的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面 圖。圖四是晶體管區(qū)域的圖，針對(duì)終端區(qū)域，為了避免圖變得繁雜而省略圖示。接著如圖 29所示，使用與構(gòu)成源極用鎢層61的導(dǎo)電性材料不同的導(dǎo)電性材料，在本實(shí)施方式中使用 ΑΙ-Si,以與源極用鎢層61相接，隔著厚膜絕緣膜17覆蓋源極層14和柵極電極33的方式， 形成AlSi層62。具體地，在半導(dǎo)體襯底10的整個(gè)面堆積Al-Si之后，以照相制版和蝕刻除去終端 區(qū)域等的不需要源極電極63的區(qū)域上的Al-Si，由此形成AlSi層62。由此，形成源極電極 63。像這樣以在源極溝槽20內(nèi)與源極層14和阱層15相接的方式，形成源極電極63。圖30是表示在漏極電極19的形成結(jié)束的階段的半導(dǎo)體襯底10的狀態(tài)的剖面圖。 接著，與圖20所示的工序同樣地，如圖30所示，在作為晶片的背面的半導(dǎo)體襯底10的背 面，具體地在η+襯底Ila的厚度方向另一方側(cè)的表面形成漏極電極19。由此，獲得上述的 圖21所示的M0SFET50。如上所述，根據(jù)本實(shí)施方式，在源極溝槽20中埋入鎢而形成源極用鎢層61之后， 以覆蓋源極用鎢層61和厚膜絕緣膜17的方式形成AlSi層62，由此形成源極電極63。由 此，不使孔洞產(chǎn)生就能夠埋入源極溝槽20，因此即使由于小型化而源極溝槽20的寬度變 窄，也能夠形成低電阻的源極電極63。此外能夠防止在源極電極63的表面產(chǎn)生凹凸，能夠 使源極電極63的表面平坦化，因此能夠形成與外部布線的連接電阻低的源極電極63。此外根據(jù)本實(shí)施方式，通過在柵極溝槽31內(nèi)依次形成多晶硅層51和柵極用鎢 層52，從而形成柵極電極53。由此，能夠形成低電阻的柵極電極53。因此，能夠制造如下 M0SFET50，該M0SFET50能夠防止時(shí)間常數(shù)CR的上升引起的切換時(shí)的延遲、以及并聯(lián)連接的 許多單位單元的不均勻的工作。此外在本實(shí)施方式中，柵極電極53的埋入柵極溝槽31中的部分、和源極電極63 的埋入源極溝槽20中的部分以相同材料、具體是鎢而形成。由此，能夠提高結(jié)構(gòu)的均勻性， 因此能夠制作緩和了在溝槽部產(chǎn)生的應(yīng)力的M0SFET50。以上所述的本實(shí)施方式不過是本發(fā)明的例示，在本發(fā)明的范圍內(nèi)能夠變更結(jié)構(gòu)。 例如，在本實(shí)施方式中，作為半導(dǎo)體裝置的M0SFET50是將第一導(dǎo)電型作為η型，將第二導(dǎo)電 型作為P型的η溝道型M0SFET，但是使摻雜的極性反轉(zhuǎn)，將第一導(dǎo)電型作為ρ型、將第二導(dǎo) 電型作為η型的ρ溝道型MOSFET也可。此外在本實(shí)施方式中，作為晶片材料使用硅，但使用碳化硅(SiC)也可。關(guān)于使用碳化硅的技術(shù)，正在進(jìn)行開發(fā)，期待能夠獲得高效率的半導(dǎo)體裝置。即使在使用這樣的碳化 硅的情況下，通過采用本實(shí)施方式的結(jié)構(gòu)，能夠?qū)崿F(xiàn)與本實(shí)施方式同樣的上述的優(yōu)越效果。
此外在本實(shí)施方式中，半導(dǎo)體裝置是M0SFET50，但并不限定于此，只要是2種電極 成為溝槽接觸結(jié)構(gòu)的裝置即可。例如，也可以是柵極電極和發(fā)射極電極具有溝槽接觸結(jié)構(gòu) 的絕緣柵雙極晶體管(Insulated GateBipolar Transistor，略稱為IGBT)。在IGBT的情 況下，柵極電極與本實(shí)施方式的柵極電極53同樣地構(gòu)成，發(fā)射極電極與本實(shí)施方式的源極 電極63同樣地構(gòu)成。通過對(duì)IGBT應(yīng)用本實(shí)施方式的結(jié)構(gòu)，能夠?qū)崿F(xiàn)與本實(shí)施方式相同的 上述優(yōu)越的效果。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具備 第一導(dǎo)電型的第一半導(dǎo)體層；第二導(dǎo)電型的第二半導(dǎo)體層，在所述第一半導(dǎo)體層的厚度方向一方側(cè)的表面部形成； 第一導(dǎo)電型的第三半導(dǎo)體層，在所述第二半導(dǎo)體層的厚度方向一方側(cè)的表面部有選擇 地形成；柵極電極，在貫通所述第二和第三半導(dǎo)體層并到達(dá)所述第一半導(dǎo)體層的柵極溝槽內(nèi)， 隔著柵極絕緣膜被填充；第二導(dǎo)電型的第四半導(dǎo)體層，在所述第二半導(dǎo)體層中形成，比所述第二半導(dǎo)體層濃度 高，所述第二半導(dǎo)體層構(gòu)成貫通所述第三半導(dǎo)體層并到達(dá)所述第二半導(dǎo)體層的接觸溝槽的 底部；以及接觸電極，填充在所述接觸溝槽內(nèi)，與所述第三和第四半導(dǎo)體層相接， 所述柵極電極具備內(nèi)部柵極電極，在所述柵極溝槽的包含底部的一部分中填充；以及 低電阻柵極電極，與所述內(nèi)部柵極電極相接，填充到所述柵極溝槽內(nèi)的殘余部分，比所 述內(nèi)部柵極電極的電阻低， 所述接觸電極具備第一導(dǎo)電體層，在所述接觸溝槽內(nèi)填充；以及第二導(dǎo)電體層，與所述第一導(dǎo)電體層相接，隔著層間絕緣膜覆蓋所述第三半導(dǎo)體層和 所述柵極電極，所述第一導(dǎo)電體層和所述第二導(dǎo)電體層由相互不同的材料構(gòu)成， 所述低電阻柵極電極和所述第一導(dǎo)電體層由相同材料構(gòu)成。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述低電阻柵極電極的與所述內(nèi) 部柵極電極相接的面，與所述第三半導(dǎo)體層的與所述第二半導(dǎo)體層的界面相比，位于所述第三半導(dǎo)體層一側(cè)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該半導(dǎo)體裝置是MOS場效應(yīng)晶體 管，其中，所述接觸電極是源極電極，并且在所述第一半導(dǎo)體層的厚度方向另一方側(cè)具備漏 極電極。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該半導(dǎo)體裝置是絕緣柵雙極晶體 管，其中，所述接觸電極是發(fā)射極電極，并且在所述第一半導(dǎo)體層的厚度方向另一方側(cè)具備 第二導(dǎo)電型的第五半導(dǎo)體層和集電極電極。
5.根據(jù)權(quán)利要求1 4的任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述第一 第四半導(dǎo) 體層通過碳化硅形成。
6.一種半導(dǎo)體裝置的制造方法，其特征在于，具備在第一導(dǎo)電型的第一半導(dǎo)體層的厚度方向一方側(cè)的表面部，形成第二導(dǎo)電型的第二半 導(dǎo)體層的工序；在所述第二半導(dǎo)體層的厚度方向一方側(cè)的表面部，有選擇地形成第一導(dǎo)電型的第三半 導(dǎo)體層的工序；形成柵極溝槽的工序，該柵極溝槽貫通所述第二和第三半導(dǎo)體層并到達(dá)所述第一半導(dǎo) 體層；在所述柵極溝槽內(nèi)，隔著柵極絕緣膜形成柵極電極的工序；形成接觸溝槽的工序，該接觸溝槽貫通所述第三半導(dǎo)體層并到達(dá)所述第二半導(dǎo)體層； 在構(gòu)成所述接觸溝槽的底部的所述第二半導(dǎo)體層中，形成比所述第二半導(dǎo)體層濃度高 的第二導(dǎo)電型的第四半導(dǎo)體層的工序；以及以在所述接觸溝槽內(nèi)與所述第三和第四半導(dǎo)體層相接的方式，形成接觸電極的工序， 在所述形成柵極電極的工序中，具備在所述柵極溝槽內(nèi)的包含底部的一部分中，隔著所述柵極絕緣膜填充導(dǎo)電性材料，形 成內(nèi)部柵極電極的工序；以及在所述柵極溝槽內(nèi)的殘余部分中，隔著所述柵極絕緣膜，填充比構(gòu)成所述內(nèi)部柵極電 極的導(dǎo)電性材料電阻低的導(dǎo)電性材料，以與所述內(nèi)部柵極電極相接的方式形成低電阻柵極 電極的工序，在所述形成接觸電極的工序中，具備在所述接觸溝槽內(nèi)，填充與構(gòu)成所述低電阻柵極電極的導(dǎo)電性材料相同的導(dǎo)電性材 料，形成第一導(dǎo)電體層的工序；以及使用與構(gòu)成所述第一導(dǎo)電體層的導(dǎo)電性材料不同的導(dǎo)電性材料，以與所述第一導(dǎo)電體 層相接、隔著層間絕緣膜覆蓋所述第三半導(dǎo)體層和所述柵極電極的方式，形成第二導(dǎo)電體層的工序。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置及其制造方法。提供能夠防止切換時(shí)的延遲和不均勻工作、并且盡可能地緩和了在溝槽形成區(qū)域中產(chǎn)生的應(yīng)力的半導(dǎo)體裝置及其制造方法。以多晶硅層(51)、和比多晶硅層(51)電阻低的柵極用鎢層(52)溝槽源極電極(63)。此外以在源極溝槽(20)內(nèi)填充的源極用鎢層(61)、和與源極用鎢層(61)相接并隔著厚膜絕緣膜(17)覆蓋源極層(14)和柵極電極(53)的AlSi層(62)，溝槽源極電極(63)。
文檔編號(hào)H01L29/41GK102054868SQ20101026769
公開日2011年5月11日 申請(qǐng)日期2010年8月30日 優(yōu)先權(quán)日2009年10月26日
發(fā)明者引地敏彰 申請(qǐng)人:三菱電機(jī)株式會(huì)社