專利名稱：半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及半導(dǎo)體裝置的制造技術(shù)，特別涉及在具有WPP(Wafer Process Package,晶片制程封裝)技術(shù)的再配線的半導(dǎo)體裝置中應(yīng)用而有效的技術(shù)。
背景技術(shù)：
WPP技術(shù)(或者也稱為WLP (Wafer Level Package,晶片級(jí)封裝)技術(shù))是一種使 晶片制程(前工程)與封裝制程(后工程) 一體化，并在晶片狀態(tài)下完成封裝的技術(shù)， 與針對(duì)從半導(dǎo)體晶片上切下的每一半導(dǎo)體芯片而處理封裝制程的技術(shù)相比，具有可大幅 削減步驟數(shù)的優(yōu)點(diǎn)。在WPP技術(shù)的封裝制程中，利用電鍍法而形成與所述前工程中所 形成的半導(dǎo)體元件電性連接的再配線，并且以表面保護(hù)膜來覆蓋再配線。
另外，在日本專利特開平9-306914號(hào)公報(bào)(專利文獻(xiàn)l)中，揭示有一種技術(shù)，將 虛設(shè)電鍍圖案與作為實(shí)際的配線的本體圖案一起設(shè)置在半導(dǎo)體晶片上來作為半導(dǎo)體元 件的配線形成方法。此專利文獻(xiàn)1是以穩(wěn)定地形成均勻的電鍍配線來作為半導(dǎo)體元件的 配線為中心，但關(guān)于穩(wěn)定地形成WPP技術(shù)的再配線的觀點(diǎn)并無記載。
專利文獻(xiàn)l:日本專利特開平9-306914號(hào)公報(bào)

發(fā)明內(nèi)容
例如，在高速SRAM (Static Random Access Memory,靜態(tài)隨機(jī)存取內(nèi)存)或CMOS (Complementary Metal Oxide Semiconductor,互補(bǔ)金屬氧化物半導(dǎo)體)邏輯產(chǎn)品中，采 用以降低封裝成本及高速化等為目的的WPP技術(shù)，從而所述產(chǎn)品成為利用由焊錫所形 成的凸塊電極而在安裝基板上進(jìn)行倒裝芯片(flip chip)連接的封裝構(gòu)造。
例如，在WPP技術(shù)中，可經(jīng)過如下所示的步驟而制造半導(dǎo)體裝置。首先，在半導(dǎo) 體晶片的主面上形成MISFET (Metal Insulator Semiconductor Field Effect Transistor,金 屬一絕緣層一半導(dǎo)體場(chǎng)效應(yīng)晶體管)等的半導(dǎo)體元件，且在所述半導(dǎo)體元件的上部形成 多層配線(多個(gè)配線層)。其次，在多層配線上，形成氮化硅膜及氧化硅膜，且進(jìn)一步 在氧化硅膜上形成聚酰亞胺樹脂膜。另外，此前的步驟成為WPP技術(shù)的晶片制程，以下的步驟成為WPP技術(shù)的封裝制程。
接著，使氧化硅膜、氮化硅膜及聚酰亞胺樹脂膜圖案化，以此形成在底面上露出有 多層配線的最上配線的開口部。然后，在開口部內(nèi)含有的聚酰亞胺樹脂膜上形成薄的電 極層(障壁層/籽晶層)，在所述電極層上使用電鍍法而形成再配線。再配線例如是由銅 膜及鎳膜的積層膜所構(gòu)成。其次，在再配線上形成聚酰亞胺樹脂膜之后，進(jìn)行圖案化， 由此使再配線的一端部露出。其后，在已露出的再配線的一端部上形成凸塊電極。由此， 可制造在半導(dǎo)體晶片的狀態(tài)下被封裝、且具有再配線及連接于再配線的凸塊電極的半導(dǎo) 體裝置。
本發(fā)明者等人發(fā)現(xiàn)，在所述的使用有WPP技術(shù)的半導(dǎo)體裝置中，在使用電鍍法而 形成的再配線上，存在外觀異常(例如顆粒徑的粗大化、表面粗糙)或者半導(dǎo)體晶片的 中心部與周邊部的膜厚產(chǎn)生差異的問題。特別是在半導(dǎo)體晶片的中心部，再配線的膜厚 較薄，且外觀異常顯著。進(jìn)而，在具有外觀異常的再配線的一端部上所形成的凸塊電極 中，會(huì)因剝落等而使得半導(dǎo)體裝置的可靠性下降。因此，將再配線的外觀異常判斷為不 良的半導(dǎo)體裝置的制造良率會(huì)下降。
根據(jù)本發(fā)明者等人的研討，再配線的外觀異常對(duì)于再配線圖案具有依存性，其集中 在形成有與半導(dǎo)體元件電性連接的再配線的區(qū)域A、及未形成有再配線的區(qū)域B的邊界 附近的再配線的端部。g卩，從電鍍法的觀點(diǎn)而言，認(rèn)為在所述邊界的再配線的端部，電 場(chǎng)容易集中，電流密度會(huì)局部增大，從而使得再配線的結(jié)晶顆粒徑粗大化。因此，作為 再配線的外觀異常的對(duì)策，考慮在未形成有再配線的區(qū)域B上也配置再配線。但是，單 單僅在區(qū)域B上配置再配線，仍會(huì)具有因再配線的疏密差異而導(dǎo)致在再配線的端部產(chǎn)生 外觀異常的情況。因此，即便是在如所述區(qū)域A之類的局部(Local)區(qū)域上，也需防 止再配線的疏密差異變大。
而且，作為半導(dǎo)體晶片的中心部與周邊部上的再配線的膜厚差異的原因，認(rèn)為是由 于再配線形成時(shí)的電鍍電流值依存于半導(dǎo)體晶片面內(nèi)的再配線的占有率，從而無法確保 用以取得適當(dāng)膜厚的電鍍電流。因此，需要根據(jù)半導(dǎo)體晶片面內(nèi)區(qū)域的再配線的占有率 來減少電鍍膜厚(再配線的膜厚)差異。
本發(fā)明的目的在于提供一種使半導(dǎo)體裝置的可靠性提高的技術(shù)。
本發(fā)明的所述及除此之外的其它目的以及新穎的特征，可根據(jù)本說明書的記述及附 圖而明確了解。
本申請(qǐng)案所揭示的發(fā)明中，對(duì)于代表性的發(fā)明的概要的簡單說明如下所述。 在本發(fā)明的一實(shí)施方式中，WPP技術(shù)的再配線在半導(dǎo)體基板的面內(nèi)具有彼此電性分
6離的本體圖案(第I圖案)及虛設(shè)圖案(第2圖案)。與多層配線電性連接的本體圖案 及浮動(dòng)的虛設(shè)圖案被設(shè)置成混合存在于半導(dǎo)體基板的面內(nèi)。 [發(fā)明的效果]
本申請(qǐng)案所揭示的發(fā)明中，對(duì)于由代表性的發(fā)明所取得的效果的簡單說鄰如下所述。
根據(jù)所述的一實(shí)施方式，可降低配置于半導(dǎo)體基板的面內(nèi)的再配線的疏密差異，從 而可提高半導(dǎo)體裝置的可靠性。


圖1是示意性表示本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置的平面的說明圖。
圖2是放大表示圖1的半導(dǎo)體裝置的平面的說明圖。
圖3是示意性表示圖1的半導(dǎo)體裝置的主要部分剖面的說明圖。
圖4是放大表示與圖2相對(duì)應(yīng)的本發(fā)明者等人所研討的半導(dǎo)體裝置的平面的說明圖。
圖5是本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置的制造步驟的流程圖。
圖6是表示圖5的設(shè)計(jì)步驟中的處理圖案的說明圖。
圖7是表示繼圖6之后的設(shè)計(jì)步驟中的處理圖案的說明圖。
圖8是表示繼圖7之后的設(shè)計(jì)步驟中的處理圖案的說明圖。
圖9是表示繼圖8之后的設(shè)計(jì)步驟中的處理圖案的說明圖。
圖IO是表示繼圖9之后的設(shè)計(jì)步驟中的處理圖案的說明圖。
圖11是表示圖5的晶片步驟及封裝步驟中的半導(dǎo)體裝置的平面的說明圖。
圖12是表示繼圖11之后的半導(dǎo)體裝置的剖面的說明圖。
圖13是表示繼圖12之后的半導(dǎo)體裝置的剖面的說明圖。
圖14是表示繼圖13之后的半導(dǎo)體裝置的剖面的說明圖。
圖15是表示繼圖14之后的半導(dǎo)體裝置的剖面的說明圖。
圖16是表示繼圖15之后的半導(dǎo)體裝置的剖面的說明圖。
圖17是表示繼圖16之后的半導(dǎo)體裝置的剖面的說明圖。
圖18是表示繼圖17之后的半導(dǎo)體裝置的剖面的說明圖。
圖19是表示電鍍電流與再配線占有率之間的關(guān)系的說明圖。
圖20是表示半導(dǎo)體晶片的厚度與半導(dǎo)體晶片的翹曲量之間的關(guān)系的說明圖。
圖21是表示本發(fā)明其它實(shí)施方式的半導(dǎo)體裝置的平面的說明圖。圖22是示意性表示圖21的半導(dǎo)體裝置的主要部分剖面的說明圖 [符號(hào)的說明]
1C、 1C' 半導(dǎo)體芯片 IS 半導(dǎo)體基板 半導(dǎo)體晶片 本體圖案(第1圖案) 焊盤電極 顆粒
本體處理圖案(第1處理圖案) 虛設(shè)圖案(第2圖案) 虛設(shè)焯盤電極
虛設(shè)處理圖案(第2處理圖案) 虛設(shè)圖案(第3圖案) 虛設(shè)焊盤電極 元件分離區(qū)域 p型井 n型井 閘極絕緣膜 閘極電極 閘極電極 側(cè)墻
低濃度n型雜質(zhì)擴(kuò)散區(qū)域 低濃度p型雜質(zhì)擴(kuò)散區(qū)域 高濃度n型雜質(zhì)擴(kuò)散區(qū)域 高濃度p型雜質(zhì)擴(kuò)散區(qū)域 氧化硅膜
1W
2 2a
2g 2p
3
33
3p
4 4a
21
22
23
24 25a 25b 26 27a 27b 28a 28b
29
30
31
32
33
34
氧化硅膜 第1層配線 氧化硅膜35
36 37a 37b 38a 38b
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54、 54a、
55
56
57
58
59
60 80 90 Ql
氧化硅膜
第2層配線
氮化硅膜
氧化硅膜
氮化硅膜
氧化硅膜
第3層配線
第4層配線
頂蓋絕緣膜
氧化硅膜
第5層配線 氧化硅膜
氮化硅膜(無機(jī)類絕緣膜，第l絕緣膜)
光阻膜
開口部
聚酰亞胺樹脂膜(第1有機(jī)類絕緣膜，第2絕緣膜) 開口部(第1開口部)
桿晶層 光阻膜 54b開口部 銅膜
再配線
聚酰亞胺樹脂膜(第2有機(jī)類絕緣膜，第3絕緣膜)
開口部(第2開口部)
凸塊電極
中心區(qū)域(第1區(qū)域) 周邊區(qū)域(第2區(qū)域) n通道型MISFETQ2 p通道型MISFET ST 照射區(qū)域
具體實(shí)施例方式
以下，根據(jù)附圖來詳細(xì)地說明本發(fā)明的實(shí)施方式。另外，在用以說明實(shí)施方式的所 有附圖中，對(duì)于具有相同功能的構(gòu)件標(biāo)注相同的符號(hào)，省略其重復(fù)的說明。又，在對(duì)以 下的實(shí)施方式進(jìn)行說明的附圖中，為容易理解構(gòu)成，即便是平面圖，也會(huì)標(biāo)上影線。 (實(shí)施方式1)
本實(shí)施方式的半導(dǎo)體裝置是CSP (Chip Size Package,芯片尺寸封裝)構(gòu)造的半導(dǎo) 體裝置，且使用了 WPP技術(shù)以便進(jìn)行制造。CSP是和半導(dǎo)體芯片的尺寸相等或者稍大 的封裝的總稱，可實(shí)現(xiàn)小型化、輕量化，而且可縮短內(nèi)部的配線長，因而可降低信號(hào)延 遲及雜訊等。首先，參照?qǐng)D1 圖3，對(duì)本實(shí)施方式的半導(dǎo)體裝置的特征性的構(gòu)造進(jìn)行 說明。
圖1中示意性顯示本實(shí)施方式的半導(dǎo)體芯片1C的平面，且將其一部分(由虛線所 包圍的區(qū)域A)放大顯示，另外，圖2中進(jìn)一步放大顯示圖1所示的半導(dǎo)體芯片1C的 平面。圖2中顯示的本體圖案2及虛設(shè)圖案3是WPP技術(shù)的再配線，但圖l中，為了 使說明容易而省略顯示虛設(shè)圖案3。本體圖案2是與由半導(dǎo)體芯片1C的半導(dǎo)體元件等 所構(gòu)成的內(nèi)部電路電性連接，而虛設(shè)圖案3是電性分離、即浮動(dòng)存在著。又，圖3中示 意性顯示半導(dǎo)體芯片1C的主要部分剖面。
如圖l所示，矩形狀的半導(dǎo)體芯片1C具有其面內(nèi)的中心區(qū)域80 (由單點(diǎn)虛線所包 圍的區(qū)域)、及中心區(qū)域80周圍的周邊區(qū)域90。半導(dǎo)體芯片1C的表面例如被由聚酰亞 胺樹脂膜組成的表面保護(hù)膜所覆蓋，在設(shè)置于其表面保護(hù)膜上的開口部上，設(shè)有進(jìn)行外 部與半導(dǎo)體芯片1C內(nèi)部的信號(hào)交接的凸塊電極(未圖示)。所述凸塊電極設(shè)置在圖1中 放大的區(qū)域A上的半導(dǎo)體芯片1C所示的本體圖案2的焊盤電極2a上。在與CSP構(gòu)造 的半導(dǎo)體裝置之類的小型化相對(duì)應(yīng)的半導(dǎo)體芯片1C中，也可通過將本體圖案2 (再配 線)從半導(dǎo)體芯片1C的外周向中心區(qū)域80側(cè)引繞來確保形成有凸塊電極的區(qū)域(焊盤 電極2a的面積)。另外，所述本體圖案2設(shè)置在周邊區(qū)域90上。
如圖2所示，在半導(dǎo)體芯片1C的面內(nèi)，混合存在地設(shè)置有本體圖案2及虛設(shè)圖案 3。所述本體圖案2及虛設(shè)圖案3作為WPP技術(shù)中的再配線是同時(shí)形成，且是彼此電性 分離(參照?qǐng)D3)。如上所述，本體圖案2設(shè)置在周邊區(qū)域90上，虛設(shè)圖案3設(shè)置在中 心區(qū)域80及位于本體圖案2間的周邊區(qū)域90上。如此將虛設(shè)圖案3設(shè)置在中心區(qū)域80及周邊區(qū)域90上，從而再配線可大致均勻地分布在半導(dǎo)體芯片1C的面內(nèi)，與不存在虛 設(shè)圖案3的情況相比，可減少再配線的疏密差異。
位于本體圖案2的一端的圓形狀的焊盤電極2a的徑長例如為108 pm，間距例如為 180 pm。另外，圓形狀的虛設(shè)圖案3的徑長例如為34間距例如為50 pm。而且， 虛設(shè)圖案3的平面形狀是所有的角均為鈍角的多角形狀，以便角部的應(yīng)力緩和。
又，虛設(shè)圖案3的加工尺寸設(shè)為本體圖案2的加工尺寸以下。由此，在周邊區(qū)域90 上的本體圖案2間也可設(shè)置虛設(shè)圖案3，從而再配線大致均勻地分布在半導(dǎo)體芯片1C 的面內(nèi)。另外，將虛設(shè)圖案3的大小設(shè)為再配線的最小線寬以上、及再配線形成后的障 壁層及籽晶層的去除步驟中不會(huì)消失的大小。
如圖3所示，在構(gòu)成半導(dǎo)體芯片1C的半導(dǎo)體基板1S上，設(shè)有包含第3層配線39、 第4層配線40及第5層配線44的多層配線。此多層配線具有將設(shè)置在多層配線下部的 多個(gè)半導(dǎo)體元件電性連接以形成電路的功能。以覆蓋所述多層配線的方式，在半導(dǎo)體基 板1S上設(shè)有例如薄的氧化硅膜45及氮化硅膜46來作為鈍化膜。所述氧化硅膜45及氮 化硅膜46是無機(jī)類絕緣膜，可使用例如等離子CVD法而形成。
又，在氮化硅膜46上，例如設(shè)有作為有機(jī)類絕緣膜的聚酰亞胺樹脂膜49來作為絕 緣膜。在所述聚酰亞胺樹脂膜49上，設(shè)置有將以電鍍法而形成的銅膜55及鎳膜56積 層所成的再配線57。所述再配線57如圖1及圖2所示構(gòu)成本體圖案2及虛設(shè)圖案3。 另外，以覆蓋再配線57的方式，在聚酰亞胺樹脂膜49上設(shè)置有例如作為有機(jī)類絕緣膜 的聚酰亞胺樹脂膜58來作為表面保護(hù)膜(絕緣膜)。
將聚酰亞胺樹脂等的有機(jī)類絕緣膜作為表面保護(hù)膜的原因在于，如果使最上方的絕 緣膜為無機(jī)類絕緣膜，則在半導(dǎo)體芯片的處理(搬送等)時(shí)絕緣膜上容易產(chǎn)生龜裂而導(dǎo) 致所述處理變得困難，因此將相對(duì)比較柔軟的有機(jī)類絕緣膜作為最上層時(shí)，容易進(jìn)行半 導(dǎo)體芯片的處理。
在本體圖案2的再配線57的一部分上且聚酰亞胺樹脂膜58上，設(shè)有開口部59,本 體圖案2的再配線57的一部分露出而構(gòu)成焊盤電極2a。此焊盤電極2a發(fā)揮作為半導(dǎo)體 芯片1C的外部電極的功能。進(jìn)而，為了進(jìn)行與外部的信號(hào)交接或者因安裝而與外部的 連接，在焊盤電極2a上，以與其電性連接的方式設(shè)置有凸塊電極60。另外，也可不設(shè) 置凸塊電極60,而是將線結(jié)合連接于焊盤電極2a上，從而進(jìn)行與外部的信號(hào)交接。
再配線57是為了在半導(dǎo)體晶片的級(jí)別下完成封裝而設(shè)置，其具有將多層配線的最 上配線即第5配線44與凸塊電極60加以連接的功能。gP，再配線57具有將第5層配 線44與凸塊電極60加以連接的引出配線的功能。換而言之，再配線57也可謂具有將第5層配線44的間隔向凸塊電極60的間隔轉(zhuǎn)換的插入式基板的功能。
本體圖案2的再配線57在多層配線的最上配線即第5層配線44的一部分上且氧化 硅膜45、氮化硅膜46及聚酰亞胺樹脂膜49上所設(shè)的開口部50中，與包含第5層配線 44的多層配線電性連接，且發(fā)揮與外部進(jìn)行信號(hào)交接的功能。
另一方面，虛設(shè)圖案3的再配線57由作為有機(jī)類絕緣膜的聚酰亞胺樹脂膜49及聚 酰亞胺樹脂膜58所覆蓋，與多層配線及本體圖案2電性分離而成為浮動(dòng)狀態(tài)。因此， 虛設(shè)圖案3不進(jìn)行與外部的信號(hào)交接。但是，因設(shè)置虛設(shè)圖案3而可減少以電鍍法所形 成的再配線的疏密差異，防止產(chǎn)生本體圖案2的外觀異常。進(jìn)一步，可防止設(shè)置在無外 觀異常的本體圖案2上的凸塊電極60剝落等的交易不良，因而可提高半導(dǎo)體裝置的可 靠性。
此處，參照?qǐng)D4，對(duì)未設(shè)有虛設(shè)圖案3的情況進(jìn)行說明。圖4是放大表示與圖2相 對(duì)應(yīng)的本發(fā)明者等人所研討的半導(dǎo)體芯片1C'的平面的說明圖。另外，其它構(gòu)成與圖l 圖3所示的半導(dǎo)體芯片1C的構(gòu)成相同。
如圖4所示，當(dāng)在設(shè)有本體圖案2的周邊區(qū)域90或者未設(shè)有本體圖案2的中心區(qū) 域80上不設(shè)置虛設(shè)圖案時(shí)，則在中心區(qū)域80與周邊區(qū)域90的邊界附近的本體圖案2 的端部(焊盤電極2a)上，以電鍍法所形成的銅(銅膜55)或者鎳(鎳膜56)的顆粒 2g會(huì)粗大化，引起表面粗糙從而產(chǎn)生外觀異常。進(jìn)一步可知，在外周區(qū)域90的內(nèi)側(cè)且 本體圖案2間，本體圖案2上也會(huì)產(chǎn)生外觀異常。另外，外觀異?？捎娠@微鏡而確認(rèn)。
但是，在本實(shí)施方式中，使虛設(shè)圖案3與本體圖案2混合存在，由此，如圖2所示 可防止產(chǎn)生本體圖案2的外觀異常。具體而言，在形成有再配線57的本體圖案2的周 邊區(qū)域卯以外的中心區(qū)域80上設(shè)置再配線57來作為虛設(shè)圖案3，以此可防止產(chǎn)生本體 圖案2的外觀異常。進(jìn)一步，在形成有再配線57的本體圖案2的周邊區(qū)域90的本體圖 案2間設(shè)置虛設(shè)圖案3的再配線57，以此可防止產(chǎn)生本體圖案2的外觀異常。此原因認(rèn) 為是，例如在本體圖案2間的局部區(qū)域上，以由電鍍法而形成的本體圖案2及虛設(shè)圖案 3所構(gòu)成的再配線57的疏密差異得以降低。
而且，在本實(shí)施方式中，將WPP技術(shù)的封裝制程中的再配線57設(shè)置在作為有機(jī)類 絕緣膜的聚酰亞胺樹脂膜49上，并以覆蓋所述再配線57的方式設(shè)置作為有機(jī)類絕緣膜 的聚酰亞胺樹脂膜58來作為表面保護(hù)膜。由此使虛設(shè)圖案3成為浮動(dòng)狀態(tài)(電性分離 的狀態(tài))，但由于使用同質(zhì)的有機(jī)類絕緣膜，因而聚酰亞胺樹脂膜49與聚酰亞胺樹脂膜 58的密著性可得到確保。
另外，經(jīng)過反復(fù)進(jìn)行低溫與高溫的溫度循環(huán)的可靠性試驗(yàn)，會(huì)致使再配線57及再配線57周圍所存在的聚酰亞胺樹脂膜49、 58產(chǎn)生膨脹、收縮，但通過將虛設(shè)圖案3加 工成本體圖案2的加工尺寸以下而可緩和所產(chǎn)生的應(yīng)力。
其次，參照?qǐng)D5 圖20，對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法進(jìn)行說明。圖5表 示本實(shí)施方式的半導(dǎo)體裝置的制造步驟的流程圖，圖6 圖10中顯示設(shè)計(jì)步驟中的處理 圖案，圖11 圖18中顯示晶片步驟及封裝步驟中的半導(dǎo)體裝置的平面或者剖面。
如圖5所示，本實(shí)施方式的半導(dǎo)體裝置的制造步驟的概略情況為首先，根據(jù)設(shè)計(jì) 步驟(S100),進(jìn)行半導(dǎo)體元件的布局、電路配線等的設(shè)計(jì)。其次，在晶片步驟(S200) 中，進(jìn)行半導(dǎo)體裝置的制造中的所謂前工程，形成半導(dǎo)體元件等。接著，在封裝步驟 (S300)中，進(jìn)行半導(dǎo)體裝置的制造中的所謂后工程，形成作為引出配線的再配線并且 進(jìn)行封裝。另外，WPP技術(shù)是在半導(dǎo)體晶片狀態(tài)下而進(jìn)行所述晶片步驟與封裝步驟。
首先，在設(shè)計(jì)步驟(S100)中，特別是對(duì)再配線57的圖案設(shè)計(jì)進(jìn)行說明。另外， 關(guān)于其它構(gòu)成的設(shè)計(jì)，考慮DFM (design for manufacturing,可制造性設(shè)計(jì))，例如能夠 以使用有計(jì)算機(jī)的眾所周知的方法等而進(jìn)行。
如圖6所示，使用計(jì)算機(jī)，在半導(dǎo)體晶片(半導(dǎo)體芯片)等的假設(shè)了特定區(qū)域的區(qū) 域P上，以特定的徑長xl及特定的間距x2而形成虛設(shè)處理圖案3p (S110)。對(duì)于虛設(shè) 處理圖案3p而言，例如平面形狀設(shè)為64角形，徑長xl設(shè)為34 pm，間距x2設(shè)為50 并均勻地配置在區(qū)域P內(nèi)。另外，在設(shè)計(jì)的最終階段之前去除無需的虛設(shè)處理圖案3p。 根據(jù)未去除而殘存的虛設(shè)處理圖案3p，將所述的再配線57的虛設(shè)圖案3設(shè)計(jì)成大于再 配線57的最小線寬及最小間隔、且小于再配線57的本體圖案2的焊盤電極2a。
其次，如圖7所示，使用計(jì)算機(jī)，在區(qū)域P上形成本體處理圖案2p (S120)。此本 體處理圖案2p是用作如上所述的引出配線的再配線57 (本體圖案2)的處理圖案。另 外，作為焊盤電極2a的本體處理圖案3p的前端部被配置成例如平面形狀為圓形狀、徑 長yl為108 jam、間距y2為180 ^m。
接著，如圖8所示，使用計(jì)算機(jī)，將本體處理圖案2p及虛設(shè)處理圖案3p加以合成 (S130)。其次，如圖9所示，使用計(jì)算機(jī)，根據(jù)本體處理圖案2p來計(jì)算存在于規(guī)定空 間內(nèi)的虛設(shè)處理圖案3p (圖中，以虛線表示)，并如圖10所示，刪除存在于所述規(guī)定空 間區(qū)域內(nèi)的虛設(shè)處理圖案3p (S140)。由此，可將構(gòu)成如圖2所示的本體圖案2及虛設(shè) 圖案3的再配線57的疏密差異降低而配置。
其次，對(duì)晶片步驟(S200)進(jìn)行說明。如圖11所示，例如準(zhǔn)備在照射區(qū)域(shotarea)ST 上具有多個(gè)芯片區(qū)域(A L)的大致圓形狀的半導(dǎo)體晶片1W (S210)。另外，圖11的 半導(dǎo)體晶片1W中的參考面未圖示。
13在本實(shí)施方式中，從半導(dǎo)體晶片1W的多個(gè)芯片區(qū)域(A L)取出所述的半導(dǎo)體芯 片1C。艮卩，多個(gè)芯片區(qū)域(A L)的所有的半導(dǎo)體芯片1C是WPP技術(shù)的由本體圖案 2及虛設(shè)圖案3而構(gòu)成的再配線57所形成。
接著，如圖I2所示，在半導(dǎo)體晶片1W(以下，作為半導(dǎo)體基板IS來說明)的主 面上形成n通道型MISFETQ1、 p通道型MISFETQ2等的半導(dǎo)體元件(S220)。所述的 MISFET例如構(gòu)成高速SRAM或邏輯電路。
例如在由單晶硅構(gòu)成的半導(dǎo)體基板1S的主面上，形成有例如作為STI (Shallow Trench Isolation,淺槽隔離)構(gòu)造的元件分離區(qū)域21 ，在元件分離區(qū)域21上分離出活性 區(qū)域。在活性區(qū)域中的形成有n通道型MISFETQl的區(qū)域上，形成有p型井22，在形 成有p通道型MISFETQ2的區(qū)域上，形成有n型井23。 p型井22例如成為導(dǎo)入有硼(B) 等的p型雜質(zhì)的半導(dǎo)體區(qū)域，n型井23例如成為導(dǎo)入有磷(P)或砷(As)等的n型雜 質(zhì)的半導(dǎo)體區(qū)域。
在p型井22上形成有n通道型MISFETQl 。此n通道型MISFETQl的構(gòu)成如下。 即，在p型井22上形成有閘極絕緣膜24，在此閘極絕緣膜24上形成有閘極電極25a。 閘極絕緣膜24例如是由氧化硅膜而形成，但也可以是由比氧化硅膜的介電常數(shù)高的高 電介質(zhì)膜而形成。閘極電極25a例如是由多晶硅膜而形成，但在此多晶硅膜上例如導(dǎo)入 有n型雜質(zhì)。此原因是為了降低n通道型MISFETQl的門限值電壓而進(jìn)行。
在閘極電極25a的兩側(cè)的側(cè)壁上，形成有側(cè)墻26,在此側(cè)墻26下的p型井22內(nèi)， 形成有低濃度n型雜質(zhì)擴(kuò)散區(qū)域27a。并且，在此低濃度n型雜質(zhì)擴(kuò)散區(qū)域27a的外側(cè)， 形成有高濃度n型雜質(zhì)擴(kuò)散區(qū)域28a。低濃度n型雜質(zhì)擴(kuò)散區(qū)域27a及高濃度n型雜質(zhì) 擴(kuò)散區(qū)域28a成為導(dǎo)入有n型雜質(zhì)的半導(dǎo)體區(qū)域，相比低濃度n型雜質(zhì)擴(kuò)散區(qū)域27a而 言，高濃度n型雜質(zhì)擴(kuò)散區(qū)域28a中導(dǎo)入有更高濃度的n型雜質(zhì)。利用該低濃度n型雜 質(zhì)擴(kuò)散區(qū)域27a及高濃度n型雜質(zhì)擴(kuò)散區(qū)域28a而形成有ti通道MISFETQl的源極區(qū)域 或漏極區(qū)域。以低濃度n型雜質(zhì)擴(kuò)散區(qū)域27a及高濃度n型雜質(zhì)擴(kuò)散區(qū)域28a而構(gòu)成源 極區(qū)域或漏極區(qū)域，由此形成所謂的LDD (Lightly Doped Drain,輕摻雜漏極)構(gòu)造。 因此，可緩和閘極電極25a下的電場(chǎng)集中。
另一方面，在n型井23上形成有p通道型MISFETQ2。此p通道型MISFETQ2的 構(gòu)成是成為大致與n通道型MISFETQl相同的構(gòu)成。S卩，在n型井23上形成有閘極絕 緣膜24 ，在此閘極絕緣膜24上形成有閘極電極25b 。閘極電極25b例如是由多晶硅膜 而形成，且導(dǎo)入有p型雜質(zhì)。如此在p通道型MISFETQ2中，向閘極電極25b中導(dǎo)入p 型雜質(zhì)從而可降低門限值電壓。本實(shí)施方式1中，向n通道型MISFETQl的閘極電極25a中導(dǎo)入n型雜質(zhì)，另一方面向p通道型MISFETQ2的閘極電極25b中導(dǎo)入p型雜質(zhì)。 因此，n通道型MISFETQl與p通道型MISFETQ2該兩者均可使門限值電壓降低。
在閘極電極25b的兩側(cè)的側(cè)壁上，形成有側(cè)墻26，在此側(cè)墻26下的n型井23內(nèi)， 形成有低濃度p型雜質(zhì)擴(kuò)散區(qū)域27b。并且，在此低濃度p型雜質(zhì)擴(kuò)散區(qū)域27b的外側(cè)， 形成有高濃度p型雜質(zhì)擴(kuò)散區(qū)域28b。低濃度p型雜質(zhì)擴(kuò)散區(qū)域27b及高濃度p型雜質(zhì) 擴(kuò)散區(qū)域28b成為導(dǎo)入有p型雜質(zhì)的半導(dǎo)體區(qū)域，相比低濃度p型雜質(zhì)擴(kuò)散區(qū)域27b而 言，高濃度p型雜質(zhì)擴(kuò)散區(qū)域28b中導(dǎo)入有更高濃度的p型雜質(zhì)。由該低濃度p型雜質(zhì) 擴(kuò)散區(qū)域27b及高濃度p型雜質(zhì)擴(kuò)散區(qū)域28b而形成有p通道MISFETQ2的源極區(qū)域或 漏極區(qū)域。
以此，在本實(shí)施方式的半導(dǎo)體裝置中，在半導(dǎo)體基板1S上形成有n通道型 MISFETQ1及p通道型MISFETQ2等的半導(dǎo)體元件。
接著，在半導(dǎo)體基板1S上形成多層配線(S230)。如圖12所示，在形成于半導(dǎo)體 基板1S上的n通道型MISFETQ1及p通道型MISFETQ2上，形成有作為層間絕緣膜的 氧化硅膜29。并且，在氧化硅膜29上，形成有到達(dá)n通道型MISFETQl或者p通道型 MISFETQ2的源極區(qū)域、漏極區(qū)域的插塞30。此插塞30例如是由作為障壁金屬膜的氮
化鈦膜及鎢膜的積層膜所形成。
在形成有插塞30的氧化硅膜29上，形成有作為層間絕緣膜的氧化硅膜31，并且以 埋入到此氧化硅膜31中的方式而形成第l層配線32。此第l層配線32例如是由鎢膜而 形成，且與形成在下層的插塞30電性連接。
在第1層配線32上，形成有氧化硅膜33，并且以埋入到此氧化硅膜33中的方式而 形成插塞34。此插塞34也和插塞30同樣地是由障壁金屬膜及鎢膜的積層膜所構(gòu)成。插 塞34與形成在下層的第1層配線32電性連接。
在形成有插塞34的氧化硅膜33上，形成有作為層間絕緣膜的氧化硅膜35,并且以 埋入到此氧化硅膜35中的方式而形成第2層配線36。此第2層配線36是由用以防止銅 擴(kuò)散的障壁金屬膜及銅(銅或者其合金)膜的積層膜所構(gòu)成。
在第2層配線36上，形成有用以防止銅擴(kuò)散的氮化硅膜37a,在此氮化硅膜37a上 形成有氧化硅膜37b。在此氧化硅膜37b上，積層形成有氮化硅膜38a及氧化硅膜38b， 并且以埋入到氮化硅膜38a及氧化硅膜38b中的方式而形成第3層配線39。此第3層配 線39是由用以防止銅擴(kuò)散的障壁金屬膜及銅膜的積層膜所構(gòu)成，并且與形成在下層的 第2層配線36電性連接。
和所述第3層配線39同樣地，在第3層配線39的上層，形成有由用以防止銅擴(kuò)散的障壁金屬膜及銅膜的積層膜所構(gòu)成的第4層配線40。此第4層配線40是與形成在下 層的第3層配線39電性連接。另外，以下未圖示，也可在和第4層配線40的相同層上， 以每固定的間隔而形成多個(gè)存儲(chǔ)器救助用保險(xiǎn)絲。該保險(xiǎn)絲電性連接于冗長救濟(jì)電路， 通過切斷特定的保險(xiǎn)絲而可將選擇缺陷存儲(chǔ)單元的地址信號(hào)轉(zhuǎn)變?yōu)榕c冗長救濟(jì)用的存 儲(chǔ)單元相對(duì)應(yīng)的地址信號(hào)。
為防止第4層配線40的銅向上層擴(kuò)散，以覆蓋第4層配線40的方式在半導(dǎo)體基板 1S上形成頂蓋絕緣膜41，并在此頂蓋絕緣膜41上，例如以等離子CVD法而形成氧化 硅膜42 (參照?qǐng)D13)。頂蓋絕緣膜41是由氮化硅膜所構(gòu)成，使用SiCN膜來作為氮化硅 膜，由此，例如和使用有SiN膜的情況相比，可提高頂蓋絕緣膜41的經(jīng)時(shí)絕緣破壞 (TDDB, Time Dependent Dielectric Breakdown,經(jīng)時(shí)介電質(zhì)擊穿)耐性及第4層配線 40的電遷移耐性。
在氧化硅膜42及頂蓋絕緣膜41上，形成有與第4層配線40電性連接的插塞43。 此插塞43可由以下方式而形成使用掩膜(光阻膜)來對(duì)氧化硅膜42及頂蓋絕緣膜41 進(jìn)行干式蝕刻，形成到達(dá)第4層配線40的連接孔，并將鈦(Ti)膜、氮化鈦(TiN)膜 或者所述膜的積層膜作為障壁導(dǎo)電膜而堆積到連接孔內(nèi)所含的氧化硅膜42上，接著以 鎢膜埋入到連接孔內(nèi)之后，利用CMP法等去除連接孔外的鎢膜及障壁導(dǎo)電膜。
在插塞43上且第4層配線40的上層，形成有與插塞43電性連接的第5層配線44。 此第5層配線44例如是將鋁(Al)作為主導(dǎo)電層，并且是形成為將作為主導(dǎo)電層的Al 膜的上下以由Ti膜及TiN膜的積層膜所構(gòu)成的障壁導(dǎo)電膜來夾持的構(gòu)造。所述配線在 將下方的障壁導(dǎo)電膜、Al膜及上方的障壁導(dǎo)電膜依次堆積之后，可利用干式蝕刻，將經(jīng) 光微影技術(shù)而使所述積層膜圖案化的光阻膜作為掩膜來形成。
如此在本實(shí)施方式中，由第1層配線32、第2層配線36、第3層配線39、第4層 配線40及第5層配線44而形成多層配線。多層配線具有將多個(gè)半導(dǎo)體元件電性連接而 形成電路的功能。
接著，以覆蓋所述多層配線的方式，在半導(dǎo)體基板1S、即氧化硅膜42上，例如依 次形成薄的氧化硅膜45及氮化硅膜46來作為鈍化膜(S240)。所述氧化硅膜45及氮化 硅膜46是無機(jī)類絕緣膜，例如可由等離子CVD法而形成。
接著，將經(jīng)光微影技術(shù)而圖案化的光阻膜47作為掩膜，來對(duì)氮化硅膜46及氧化硅
膜45進(jìn)行干式蝕刻，形成使第5層配線的一部分露出的開口部48。然后，利用灰化處
理(碳化處理)而去除光阻膜47。
接著，如圖14所示，在氮化硅膜46上，例如形成作為有機(jī)類絕緣膜的聚酰亞胺樹
16脂膜49來作為絕緣膜(S250)。所述聚酰亞胺樹脂膜49是構(gòu)成對(duì)半導(dǎo)體基板IS的半導(dǎo) 體元件及多層配線加以保護(hù)的表面保護(hù)膜(絕緣膜)。
其次，對(duì)封裝步驟(S300)進(jìn)行說明。如圖14所示，使用感光處理及灰化處理來 使聚酰亞胺樹脂膜49圖案化，并去除開口部48上的聚酰亞胺樹脂膜49。由此，在第5 層配線44的一部分上的氧化硅膜45、氮化硅膜46及聚酰亞胺樹脂膜49上，形成有使 第5層配線44的一部分露出的開口部50 (S310)。
接著，如圖15所示，對(duì)半導(dǎo)體基板1S的表面實(shí)施濺射蝕刻處理之后，以濺射法在 開口部50及聚酰亞胺樹脂膜49上依次堆積TiN膜及Ti膜，形成障壁層51。其次，在 此障壁層51上，以濺射法堆積銅(Cu)膜，形成籽晶層52。此籽晶層52是以下步驟 中使用電鍍法所形成的再配線的籽晶層。
接著，如圖16所示，在半導(dǎo)體基板1S上涂布光阻膜53，并利用光微影技術(shù)而使所 述光阻膜53圖案化。由此，在籽晶層52的一部分上的光阻膜53上，形成有使籽晶層 52的一部分露出的再配線形成用的開口部54。開口部54中的開口部54a是以使聚酰亞 胺樹脂膜49的一部分被去除而成的開口部50露出的方式所形成，開口部54b是形成在 聚酰亞胺樹脂膜49上。開口部54是為了形成如圖1、圖2所示的再配線的圖案而使用， 開口部54a成為作為本體圖案2的圖案，開口部54b成為作為虛設(shè)圖案3的圖案。
接著，使用將被圖案化的光阻膜53作為掩膜的電解電鍍法，依次堆積銅膜56及鎳 膜57，形成由銅膜56及鎳膜57所組成的再配線58之后，以灰化處理去除光阻膜53， 從而成為圖17所示(S320)。如圖1、圖2所示，所述再配線57形成為讓本體圖案2 及虛設(shè)圖案混合存在于半導(dǎo)體基板1S的面內(nèi)。
接著，如圖18所示，將再配線57作為掩膜來對(duì)籽晶層52及障壁層51實(shí)施濕式蝕 刻(洗浄)處理，由此使再配線57下方的籽晶層52及障壁層51殘留'并去除此外的 籽晶層52及障壁層51。
隨后，如圖3所示，以覆蓋再配線57的方式，在半導(dǎo)體基板1S上，例如形成作為 有機(jī)類絕緣膜的聚酰亞胺樹脂膜58來作為表面保護(hù)膜(絕緣膜)(S330)之后，在由再 配線57所組成的本體圖案2的一部分(成為焊盤電極2a)上，將使所述一部分露出的 開口部59形成在聚酰亞胺樹脂膜58 (S340)。開口部59是通過使聚酰亞胺樹脂膜58 經(jīng)感光處理及灰化處理處理而圖案化、并去除本體圖案2的焊盤電極2a上的聚酰亞胺 樹脂膜58而形成。
其次，使用無電解電鍍法，在開口部59下的焊盤電極2a上形成未圖示的金(Au) 膜。然后，利用焊錫印刷技術(shù)在半導(dǎo)體基板1S上印刷焊錫膏之后，以回流焊處理而使焊錫膏熔融及再結(jié)晶化，并在所述金膜上形成凸塊電極60 (S350)。作為所述焊錫膏， 可使用例如由Sn (錫)、Ag (銀)及Cu所形成的無Pb (鉛)焊料。而且，可取代使用 焊錫膏，將預(yù)先成形為球狀的焊球供給至開口部59上之后，對(duì)半導(dǎo)體基板1S實(shí)施回流 焊處理，由此也可形成凸塊電極60。另外，經(jīng)焊錫膏的回流焊處理，所述金膜便會(huì)向凸 塊電極60擴(kuò)散而消失。
其后，將晶片狀態(tài)的半導(dǎo)體基板1S沿著被劃分的芯片區(qū)域間的劃線(切割)區(qū)域 而切斷，分割成如圖1所示的各個(gè)半導(dǎo)體芯片1C，從而完成本實(shí)施方式的半導(dǎo)體裝置。 本實(shí)施方式的半導(dǎo)體芯片1C可經(jīng)由凸塊電極60而安裝在安裝基板上，且在將半導(dǎo)體芯 片1C配置在安裝基板上之后，對(duì)凸塊電極60進(jìn)行回流焊，然后在半導(dǎo)體芯片1C與安 裝基板之間填充底部填充樹脂，以構(gòu)成各種半導(dǎo)體裝置。
此處，對(duì)構(gòu)成本體圖案2及虛設(shè)圖案3的再配線57在半導(dǎo)體晶片1W中的局部區(qū) 域內(nèi)的占有率，例如半導(dǎo)體芯片1C內(nèi)的占有率、照射區(qū)域ST內(nèi)的占有率進(jìn)行說明。
如果再配線57在半導(dǎo)體芯片1C (照射區(qū)域ST)內(nèi)的占有率變低，則無法確保電鍍 施工的穩(wěn)定性，即無法確保穩(wěn)定電流值，從而會(huì)在半導(dǎo)體晶片1W的面內(nèi)產(chǎn)生構(gòu)成再配 線57的電鍍膜(銅膜55/鎳膜56)的膜厚的情況，或者在半導(dǎo)體晶片1W的中心部產(chǎn)生 表面粗糙的情況。又，如參照?qǐng)D4所作的說明，當(dāng)再配線57的占有率具有局部偏向時(shí)， 則會(huì)在形成有本體圖案2的周邊區(qū)域90 (再配線57成為密集的區(qū)域)及未形成有本體 圖案2的中心區(qū)域80 (再配線57成為稀疏的區(qū)域)的邊界附近的再配線57 (本體圖案 2)的端部產(chǎn)生表面粗糙。
另一方面，如果再配線57在半導(dǎo)體晶片1W的面內(nèi)的占有率變高，則因半導(dǎo)體晶 片1W與背面研磨后的半導(dǎo)體晶片1W的厚度間的關(guān)系而會(huì)在半導(dǎo)體晶片1W上產(chǎn)生翹 曲。因此，無法形成背面研磨后的凸塊電極60，或者無法進(jìn)行半導(dǎo)體晶片1W的操作， 從而產(chǎn)生碎屑，導(dǎo)致以后的步驟的良率降低。
因此，本實(shí)施方式中，在WPP技術(shù)的再配線57中，除本體圖案2之外還配置有虛 設(shè)圖案3，并規(guī)定由本體圖案2及虛設(shè)圖案3所構(gòu)成的再配線57的照射區(qū)域ST (半導(dǎo) 體芯片1C)全體的占有率(局部區(qū)域的占有率)的下限及上限，由此使得再配線57的 形成步驟、背面研磨后的施工、操作變得穩(wěn)定，從而降低半導(dǎo)體裝置的制造良率。
例如，為了穩(wěn)定地形成電鍍膜(構(gòu)成再配線57的銅膜55及鎳膜56)，本實(shí)施方式 中所使用的電鍍裝置必須確保電鍍電流值為6 A以上。如圖19所示的電鍍電流與半導(dǎo) 體晶片1W的面內(nèi)的再配線57的占有率之間存在有相關(guān)關(guān)系。當(dāng)電鍍電流為6A時(shí)，為 了成為銅(Cu)電鍍穩(wěn)定的電鍍膜，可知銅膜55的占有率為28.5%。又，當(dāng)電鍍電流
18為6A時(shí)，為了成為鎳(Ni)電鍍穩(wěn)定的電鍍膜，可知鎳膜56的占有率為33.4%。
因此，本實(shí)施方式中，包含邊緣的照射區(qū)域ST (半導(dǎo)體芯片1C)內(nèi)的再配線57 的占有率的下限設(shè)為35%以上。由此，可穩(wěn)定地形成再配線57，從而可降低制造良率。 另外，已穩(wěn)定形成的再配線57可通過防止表面粗糙而抑制產(chǎn)品不良，從而提高半導(dǎo)體 裝置的可靠性。
又，當(dāng)考慮半導(dǎo)體裝置的量產(chǎn)時(shí)，在形成有凸塊電極60的導(dǎo)體晶片1W上，其翹 曲量較理想的是50 mm以下。例如，如圖20中顯示300 mm徑長的半導(dǎo)體晶片1W的 厚度與半導(dǎo)體晶片1W的翹曲量之間的關(guān)系，當(dāng)再配線57的占有率為74.3%時(shí)，可知隨 著半導(dǎo)體晶片1W的厚度變薄，半導(dǎo)體晶片1W的翹曲量會(huì)增加。此時(shí)，半導(dǎo)體晶片1W 的翹曲量為50mm以下的半導(dǎo)體晶片1W的厚度為120 pm。
當(dāng)考慮半導(dǎo)體裝置的小型化時(shí)，較理想的是半導(dǎo)體晶片1W (半導(dǎo)體芯片1C)的厚 度更薄，在目前的產(chǎn)品中，半導(dǎo)體晶片1W的厚度的下限為100pm。因此，本實(shí)施方式 中，根據(jù)以半導(dǎo)體晶片1W的翹曲量為50 mm以下、半導(dǎo)體晶片1W的厚度為100 pm 以下所進(jìn)行的研討結(jié)果，照射區(qū)域ST(半導(dǎo)體芯片1C)內(nèi)的再配線57的占有率的上限 為60%以下。由此，可穩(wěn)定地形成背面研磨后的凸塊電極60。另外，通過抑制半導(dǎo)體晶 片1W的翹曲量而可容易進(jìn)行操作。而且，可防止半導(dǎo)體晶片1W的碎屑、裂痕，因此 可降低半導(dǎo)體裝置的制造良率。 (實(shí)施方式2)
在所述實(shí)施方式1中，己對(duì)在照射區(qū)域的多個(gè)芯片區(qū)域的全體上形成有由作為內(nèi)部 電路的引繞配線的本體圖案及浮動(dòng)的虛設(shè)圖案所構(gòu)成的再配線的情況進(jìn)行了說明。本實(shí) 施方式中，將對(duì)在照射區(qū)域的多個(gè)芯片區(qū)域的一部分上形成有由本體圖案及虛設(shè)圖案所 構(gòu)成的再配線的情況進(jìn)行說明。另外，省略與所述實(shí)施方式重復(fù)的說明。
例如，對(duì)于在圖11所示的照射區(qū)域ST的多個(gè)芯片區(qū)域(A L)上配置有各種測(cè) 試芯片的情況進(jìn)行說明。在照射區(qū)域ST上的某芯片區(qū)域(E、 F、 H)上形成有需要 WPP技術(shù)的測(cè)試芯片，但在其它的芯片區(qū)域(A、 B、 C、 G、 I、 J、 K、 L)上形成有 無需WPP技術(shù)的測(cè)試芯片。即，在照射區(qū)域ST上，混合存在有需要WPP技術(shù)的半導(dǎo) 體芯片及無需WPP技術(shù)的半導(dǎo)體芯片。
WPP技術(shù)是在晶片級(jí)別下得以施工，因此在本實(shí)施方式中，為了滿足所述實(shí)施方式 1中說明的照射區(qū)域內(nèi)的再配線的占有率的必要條件，對(duì)于需要WPP技術(shù)的測(cè)試芯片毫 無疑問，且在無需WPP技術(shù)的測(cè)試芯片上也配置虛設(shè)圖案。
圖21中顯示有本實(shí)施方式的照射區(qū)域ST的芯片區(qū)域E及芯片區(qū)域A各自的主要部分。圖21的芯片區(qū)域E是與圖2所示的區(qū)域相對(duì)應(yīng)。g卩，所述實(shí)施方式l中所示的 半導(dǎo)體芯片1C例如是在圖21的芯片區(qū)域E上作為測(cè)試芯片而形成。因此，作為芯片區(qū) 域E的半導(dǎo)體芯片1C的剖面，可參照?qǐng)D3。
另一方面，圖22中顯示有芯片區(qū)域A的半導(dǎo)體芯片的剖面。本來，因?yàn)闊o需WPP 技術(shù)，所以當(dāng)在芯片區(qū)域A的半導(dǎo)體芯片上以與圖5所示的晶片步驟(S200)同樣的方 式而形成時(shí)，只要形成包含半導(dǎo)體元件(S220)、第3層配線39、第4層配線40及第5 層配線的多層配線(S230)、作為無機(jī)類絕緣膜的氧化硅膜45及氮化硅膜46 (S240)、 作為有機(jī)類絕緣膜的聚酰亞胺樹脂膜49 (S250)即可。但是，本實(shí)施方式中，為滿足所 述實(shí)施方式1中說明的照射區(qū)域ST內(nèi)的再配線的占有率的必要條件，在芯片區(qū)域A上 配置由再配線57所構(gòu)成的虛設(shè)圖案4。此虛設(shè)圖案4可與所述實(shí)施方式的虛設(shè)圖案3以 同樣的方式形成。
而且，作為虛設(shè)圖案4，與本體圖案2的焊盤電極2a相對(duì)應(yīng)而配置虛設(shè)焊盤電極 4a。在本實(shí)施方式中，如圖22所示，在此虛設(shè)焊盤電極4a上也形成凸塊電極60。在凸 塊電極形成步驟(S350)中，為了提高施工穩(wěn)定性(焊錫濡濕性)，較理想的是在虛設(shè) 圖案4上也與需要WPP技術(shù)的測(cè)試芯片相同程度地形成凸塊電極60。
如此，在無需WPP技術(shù)的芯片區(qū)域上也設(shè)有虛設(shè)圖案4，由此可減少以電鍍法所形 成的再配線57的疏密差異，防止產(chǎn)生需要WPP技術(shù)的芯片區(qū)域的本體圖案2的外觀異 常。
以上，根據(jù)實(shí)施方式，對(duì)于本發(fā)明者所研制的發(fā)明進(jìn)行了具體的說明，但本發(fā)明并 不限定于所述實(shí)施方式，當(dāng)然在不脫離其要旨的范圍內(nèi)可進(jìn)行種種變更。
例如，在所述實(shí)施方式中，對(duì)應(yīng)用于具有WPP技術(shù)的再配線的半導(dǎo)體裝置的情況 進(jìn)行了說明，但也可應(yīng)用于將電鍍配線用作半導(dǎo)體元件的配線的半導(dǎo)體裝置。
本發(fā)明對(duì)于半導(dǎo)體裝置、特別對(duì)于具有WPP技術(shù)的再配線的半導(dǎo)體裝置是有效， 尤其被廣泛利用于CSP構(gòu)造的半導(dǎo)體裝置的制造業(yè)中。
權(quán)利要求
1. 一種半導(dǎo)體裝置，其特征在于包括設(shè)置在半導(dǎo)體基板上的多層配線、以覆蓋所述多層配線的方式設(shè)置在所述半導(dǎo)體基板上的無機(jī)類絕緣膜、設(shè)置在所述無機(jī)類絕緣膜上的第1有機(jī)類絕緣膜、設(shè)置在所述第1有機(jī)類絕緣膜上的再配線、及以覆蓋所述再配線的方式設(shè)置在所述第1有機(jī)類絕緣膜上的第2有機(jī)類絕緣膜，所述再配線在所述半導(dǎo)體基板的面內(nèi)具有彼此電性分離的第1圖案及第2圖案，在所述多層配線的最上配線的一部分上且在所述無機(jī)類絕緣膜及所述第1有機(jī)類絕緣膜上所設(shè)置的第1開口部中，所述第1圖案與所述多層配線電性連接，所述第2圖案與所述多層配線電性分離；在所述第1圖案的一部分上且在所述第2有機(jī)類絕緣膜上所設(shè)置的第2開口部中，所述第1圖案的一部分露出，所述第1圖案與所述第2圖案設(shè)置成混合存在于所述半導(dǎo)體基板的面內(nèi)。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于.-在所述第1圖案的一部分上，設(shè)置有與所述第1圖案電性連接的凸塊電極。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體基板構(gòu)成在面內(nèi)具有第1區(qū)域及其周圍的第2區(qū)域的半導(dǎo)體芯片， 所述第1圖案設(shè)置在所述第2區(qū)域上，所述第2圖案設(shè)置在所述第1區(qū)域及所述第 2區(qū)域上。
4. 、根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置，其特征在于所述第2圖案的平面形狀為圓形狀或者所有的角為鈍角的多角形狀。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于.-所述第2圖案的加工尺寸為所述第1圖案的加工尺寸以下。
6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述再配線在所述半導(dǎo)體基板的面內(nèi)的占有率為35%以上。
7. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述再配線在所述半導(dǎo)體基板的面內(nèi)的占有率為60%以下。
8. —種半導(dǎo)體裝置的制造方法，其特征在于包括以下步驟(a) 在半導(dǎo)體基板上形成多層配線之后，以覆蓋所述多層配線的方式在所述 半導(dǎo)體基板上形成第1絕緣膜；(b) 在所述第1絕緣膜上形成第2絕緣膜；(c) 在所述多層配線的最上配線的一部分上的所述第1絕緣膜及所述第2絕 緣膜上，形成使所述最上配線的一部分露出的第1開口部；(d) 使用電解電鍍法，以埋入到所述第1開口部的內(nèi)部的方式在所述第2絕 緣膜上形成構(gòu)成第1圖案的再配線，并且以與所述第1圖案電性分離的方式在所述 第2絕緣膜上形成構(gòu)成第2圖案的所述再配線；及(e) 在以覆蓋所述再配線的方式在所述半導(dǎo)體基板上形成第3絕緣膜之后， 將在所述第1圖案的一部分上而使所述第1圖案的一部分露出的第2開口部形成在 所述第3絕緣膜上；在所述步驟(d)中，以使所述第1圖案及所述第2圖案混合存在于所述半導(dǎo) 體基板的面內(nèi)的方式而形成所述再配線。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于進(jìn)一步包括以下步驟-(f) 在所述步驟(d)之前，利用使用有計(jì)算機(jī)的自動(dòng)設(shè)計(jì)，將所述第l圖案 及所述第2圖案在所述半導(dǎo)體基板的面內(nèi)進(jìn)行定位，所述步驟(f)包括以下步驟 (fl)在所述半導(dǎo)體基板的面內(nèi)形成配置有所述第1圖案的第1處理圖案； (f2)在所述半導(dǎo)體基板的整個(gè)面上形成配置有所述第2圖案的第2處理圖案； (f3)將所述第l處理圖案及所述第2處理圖案加以合成；及 (f4)在所述步驟(f3)之后，計(jì)算與所述第1圖案相距有固定間隔內(nèi)的所述 第2圖案，并將其刪除。
10. —種半導(dǎo)體裝置的制造方法，其特征在于包括以下步驟(a) 準(zhǔn)備具有由第1芯片區(qū)域及第2芯片區(qū)域所構(gòu)成的照射區(qū)域的半導(dǎo)體晶片；(b) 在所述半導(dǎo)體晶片上形成多層配線之后，以覆蓋所述多層配線的方式在 所述半導(dǎo)體晶片上形成第1絕緣膜；(c) 在所述第1絕緣膜上形成第2絕緣膜；(d) 在所述第1芯片區(qū)域中，在所述多層配線的最上配線的一部分上的所述 第1絕緣膜及所述第2絕緣膜上，形成使所述最上配線的一部分露出的第1開口部；(e) 使用電鍍法，在所述第1芯片區(qū)域中，以埋入到所述第1開口部的內(nèi)部 的方式在所述第2絕緣膜上形成構(gòu)成第1圖案的再配線，并且以與所述第1圖案電 性分離的方式在所述第2絕緣膜上形成構(gòu)成第2圖案的所述再配線及(f) 在以覆蓋所述再配線的方式于所述半導(dǎo)體基板上形成第3絕緣膜之后， 將在所述第1圖案的一部分上而使所述第1圖案的一部分露出的第2開口部形成在 所述第3絕緣膜上；在所述步驟(e)中，在所述第1芯片區(qū)域中，以使所述第1圖案及所述第2 圖案混合存在于所述半導(dǎo)體基板的面內(nèi)的方式而形成所述再配線，并且在所述第2 芯片區(qū)域中，形成構(gòu)成第3圖案的所述再配線，所述第3圖案與所述第1圖案電性 分離。
全文摘要
本發(fā)明可使具有WPP技術(shù)的再配線的半導(dǎo)體裝置的可靠性提高。再配線在半導(dǎo)體基板1S的面內(nèi)具有彼此電性分離的本體圖案2及虛設(shè)圖案3。將與多層配線電性連接的本體圖案2及浮動(dòng)的虛設(shè)圖案3設(shè)置成混合存在于半導(dǎo)體基板1S的面內(nèi)。半導(dǎo)體基板1S的面內(nèi)的本體圖案2及虛設(shè)圖案3合在一起的占有率，即再配線的占有率為35％以上且60％以下。
文檔編號(hào)H01L23/482GK101510536SQ20081018657
公開日2009年8月19日 申請(qǐng)日期2008年12月25日 優(yōu)先權(quán)日2008年2月14日
發(fā)明者南正隆, 小出優(yōu)樹 申請(qǐng)人:株式會(huì)社瑞薩科技