專利名稱：集成電路及其制造方法
技術(shù)領(lǐng)域：
一般而言，本發(fā)明是有關(guān)于集成電路，且尤關(guān)于在集成電路中的 絕緣結(jié)構(gòu)。
先前技術(shù)
集成電路通常包含多個從半導(dǎo)體襯底制造的有源裝置與無源裝 置。有源裝置包括晶體管與二極管，而無源裝置包括電阻器與電容器。 集成電路的制造牽涉許多的處理步驟包括氧化作用、材料沉積、光刻
(photolithography)、蝕刻、離子注入、硅化物形成、以及金屬互連 組件形成。例如，通過在半導(dǎo)體襯底上形成柵極電介質(zhì)層與在柵極電 介質(zhì)層上形成多晶硅層，可制造出例如晶體管的半導(dǎo)體裝置。在多晶 硅層上圖案化(pattern)光刻膠層使得多晶硅層的部分暴露出來。這些 暴露的多晶硅層部分被各向異性地(anisotropically)蝕刻以形成柵 極結(jié)構(gòu)并使得鄰近柵極結(jié)構(gòu)的部分柵極電介質(zhì)材料暴露出來。移除光 刻膠的余留部分，而在柵極結(jié)構(gòu)與柵極電介質(zhì)材料上形成電介質(zhì)材料 層。柵極電介質(zhì)材料被各向異性地蝕刻以形成鄰近柵極結(jié)構(gòu)之側(cè)面的 間隔件(spacer)。注入雜質(zhì)材料至鄰近間隔件的半導(dǎo)體襯底的部分以 形成摻雜區(qū)域(doped region)。所述雜質(zhì)材料也注入至柵極結(jié)構(gòu)的多 晶硅部分。在柵極結(jié)構(gòu)與半導(dǎo)體襯底的暴露部分上形成電介質(zhì)材料層。 從柵極結(jié)構(gòu)與從摻雜區(qū)域形成硅化物。在柵極結(jié)構(gòu)與硅化物上形成蝕 刻停止層。電介質(zhì)材料層可形成在蝕刻停止層上。視需要，另一蝕刻 停止層可形成在電介質(zhì)層上且另一電介質(zhì)層材料可形成在第二蝕刻停 止層上。典型上，蝕刻停止層是從電介質(zhì)材料形成的。使用例如單一 金屬鑲嵌(damascene)程序或雙金屬鑲嵌程序，而可從電介質(zhì)材料層與 從蝕刻停止層形成電互連組件(electrical interconnect)。電互連組 件電性地使半導(dǎo)體裝置互相連接。
因此，在集成電路制造期間以及在集成電路本身，電介質(zhì)材料供
應(yīng)了許多功能。例如，電介質(zhì)材料作為蝕刻掩模、注入掩模、蝕刻停
止層、保護(hù)掩模、間隔件、應(yīng)變引發(fā)結(jié)構(gòu)(strain inducement structure) 等等。此外，電介質(zhì)材料在集成電路中不同的導(dǎo)電裝置間提供了電隔 離。在半導(dǎo)體裝置的形成中使用電介質(zhì)材料的缺點在于設(shè)計以蝕刻其 中一個電介質(zhì)層的處理步驟可能會蝕刻穿過(through)其它電介質(zhì)層，
造成在半導(dǎo)體裝置間或在半導(dǎo)體裝置內(nèi)的電性短路。
因此，具有一種集成電路與一種用于制造集成電路的方法，所述 集成電路禁止半導(dǎo)體裝置的電性短路并能兼容于多種半導(dǎo)體程序，將 會是有利的。將更有利的是使所述集成電路符合成本效益(cost efficient)且使所述方法符合成本與時間效益。

發(fā)明內(nèi)容
本發(fā)明通過提供一種具有用于增加電互連路由變通性(routing versatility)的多個電介質(zhì)層的集成電路與一種用于制造所述集成電 路的方法而滿足上述的需求。依照一個態(tài)樣，本發(fā)明包含一種用于制 造集成電路的方法，包括提供具有至少一個作用區(qū)與至少一個場區(qū)的 半導(dǎo)體襯底，其中至少一個所述作用區(qū)具有從其形成的至少一個半導(dǎo) 體裝置。在至少一個作用區(qū)與至少一個場區(qū)上形成第一電介質(zhì)層。在 第一電介質(zhì)層的一部分上形成第二電介質(zhì)層。移除在至少一個作用區(qū) 上的第二電介質(zhì)層的一部分。形成至少一個從至少一個半導(dǎo)體裝置延 伸出來的互連組件，所述半導(dǎo)體裝置位于至少一個作用區(qū)上與至少一 個場區(qū)上。
依照另一個態(tài)樣，本發(fā)明包括一種用于制造集成電路的方法，包 含提供具有第一作用區(qū)與第二作用區(qū)的半導(dǎo)體襯底，其中所述作用區(qū) 通過場區(qū)而彼此電隔離的。從第一作用區(qū)形成第一半導(dǎo)體裝置，以及 從第二作用區(qū)形成第二半導(dǎo)體裝置。在第一作用區(qū)上與場區(qū)上形成第 一電介質(zhì)材料層。在第二作用區(qū)上與在場區(qū)上的第一電介質(zhì)材料層的 一部分上形成第二電介質(zhì)材料層。第一電介質(zhì)材料層基本上不存在于 所述第二作用區(qū)上的區(qū)域中，而第二電介質(zhì)材料層基本上不存在于所 述第一作用區(qū)上的區(qū)域中。
依照另一個態(tài)樣，本發(fā)明包含一種集成電路，包括具有作用區(qū)與場區(qū)的半導(dǎo)體襯底、以及從作用區(qū)形成半導(dǎo)體裝置。配置在作用區(qū)的 一部分與場區(qū)上的多晶硅條。配置在作用區(qū)與場區(qū)上的第一電介質(zhì)材 料層，以及配置在第一電介質(zhì)材料層的一部分上的第二電介質(zhì)材料層， 所述第一電介質(zhì)材料層的一部分是在場區(qū)上。配置在多晶硅條上的電 互連結(jié)構(gòu)，其中所述電互連結(jié)構(gòu)與多晶硅條介電性地隔開。


通過閱讀上述的詳細(xì)描述與結(jié)合伴隨的圖式，將會更了解本發(fā)明， 其中相似的組件符號標(biāo)示相似的組件，且其中
圖1系依照本發(fā)明實施例在開始的制造階段的集成電路的俯視圖； 圖2系沿著圖1的截面線2-2所截取的集成電路的側(cè)視截面圖； 圖3系沿著圖1的截面線3-3所截取的集成電路的側(cè)視截面圖4系沿著圖1的截面線4-4所截取的集成電路的側(cè)視截面圖； 圖5系沿著圖1的截面線5-5所截取的集成電路的側(cè)視截面圖6系圖1至5的集成電路在制造過程中進(jìn)一步的俯視圖7系沿著圖6的截面線7-7所截取的集成電路的側(cè)視截面圖； 圖8系沿著圖6的截面線8-8所截取的集成電路的側(cè)視截面圖； 圖9系沿著圖6的截面線9-9所截取的集成電路的側(cè)視截面圖； 圖10系沿著圖6的截面線10-10所截取的集成電路的側(cè)視截面圖11系圖6至10的集成電路在制造過程中進(jìn)一步的俯視圖12系沿著圖11的截面線12-12所截取的集成電路的側(cè)視截面
圖13圖系沿著圖11的截面線13-13所截取的集成電路的側(cè)視截 面圖14系沿著圖11的截面線14-14所截取的集成電路的側(cè)視截面
圖15系沿著圖11的截面線15-15所截取的集成電路的側(cè)視截面
圖16系圖11至15的集成電路在制造過程中進(jìn)一步的俯視圖； 圖17系沿著圖16的截面線17-17所截取的集成電路的側(cè)視截面
圖； 圖18系沿著圖16的截面線18-18所截取的集成電路的側(cè)視截面 圖； '
圖19系沿著圖16的截面線19-19所截取的集成電路的側(cè)視截面
圖20系沿著圖16的截面線20-20所截取的集成電路的側(cè)視截面
圖21系圖16至20的集成電路在制造過程中進(jìn)一步的俯視圖； 圖22系沿著圖21的截面線22-22所截取的集成電路的側(cè)視截面
圖23系沿著圖21的截面線23-23所截取的集成電路的側(cè)視截面
圖24系沿著圖21的截面線24-24所截取的集成電路的側(cè)視截面
圖25系沿著圖21的截面線25-25所截取的集成電路的側(cè)視截面
圖26系依照本發(fā)明另一個實施例的集成電路的俯視圖27系沿著圖26的截面線27-27所截取的集成電路的側(cè)視截面
圖28系沿著圖26的截面線28-28所截取的集成電路的側(cè)視截面
圖29系沿著圖26的截面線29-29所截取的集成電路的側(cè)視截面 圖；以及
圖30系沿著圖26的截面線30-30所截取的集成電路的側(cè)視截面圖。
具體實施例方式
圖1系依照本發(fā)明的實施例在中間制造階段集成電路10的部分的 俯視圖。為了清楚表示的目的，圖1將會與圖2至5 —起描述，圖2 至5是沿著集成電路10的不同部分截取的側(cè)視截面圖。應(yīng)了解圖2至 5的側(cè)視截面圖是取于制造程序中相同的歩驟。顯示在圖1的是集成電 路10的俯視圖，所述集成電路10具有通過場區(qū)18橫向地(laterally)
隔間之作用區(qū)12、 14及16。作用區(qū)也可以稱為作用區(qū)域。較佳地，作
用區(qū)12以N型導(dǎo)電性的雜質(zhì)材料或摻雜物摻雜，以及作用區(qū)14以P 型導(dǎo)電性的雜質(zhì)材料或摻雜物摻雜。N型導(dǎo)電性的雜質(zhì)材料的例子包括 磷(phosphorus)與砷(arsenic)，而P型導(dǎo)電性的雜質(zhì)材料的例子包括 硼(boron)與銦(indium)。作用區(qū)16是具有子區(qū)(sub-area) 16A及16B 的C形(Oshaped)區(qū)域。經(jīng)由范例，區(qū)分作用區(qū)16以使子區(qū)16A及16B 為L形(L-shaped)。雖然子區(qū)16A及16B顯示為L形，但這并不是本 發(fā)明的限制。通過虛線17識別子區(qū)16A及16B間的界線，且所述界線 形成P-N結(jié)(junction)。依照一個實施例，子區(qū)16A以N型導(dǎo)電性的 摻雜物摻雜，而子區(qū)16B以P型導(dǎo)電性的摻雜物摻雜。雖然作用區(qū)16 顯示并描述為具有相反導(dǎo)電性類型的子區(qū)16A及16B的C形區(qū)域，但 這并不是本發(fā)明的限制。作用區(qū)16可以是單一的導(dǎo)電性類型。
多晶硅指狀件(finger) 20橫跨在作用區(qū)12及14與部分的場區(qū)18 上，以及多晶硅指狀件22橫跨在作用區(qū)16的子區(qū)16A及16B與部分 的場區(qū)18上。多晶硅指狀件20及22是彼此隔開的。雖然多晶硅指狀 件20及22顯示是實質(zhì)上彼此平行，但這并不是本發(fā)明的限制。多晶 硅指狀件也可以稱為多晶硅條或?qū)印?br> 圖2系沿著圖1的截面線2-2所截取的集成電路10的側(cè)視截面圖， 也就是截取經(jīng)由作用區(qū)12、子區(qū)16A、與在其間的部分的場區(qū)18。顯 示在圖2的是S0I襯底24的側(cè)視截面圖，其包含配置在電介質(zhì)材料層 28上的硅作用層26，所述電介質(zhì)材料層28配置在半導(dǎo)體材料主體30 上。硅作用層26具有從硅單層(monolayer)的厚度到大約1000埃 (Angstroms,簡稱)的范圍的厚度，以及電介質(zhì)層28具有從約100 到約5000 之范圍的厚度。應(yīng)了解，形成集成電路10的襯底類型 是本發(fā)明的限制。例如，可以從塊狀硅(bulk silicon)襯底、鍺 (germanium)襯底、娃錯(silicon germanium) 寸底、藍(lán)寶石上覆石圭 (silicon-on-sapphire)襯底、混合半導(dǎo)體(compound semiconductor) 襯底或相似物形成集成電路10。
從作用區(qū)12形成P溝道(P-charmel)絕緣柵極場效應(yīng)晶體管32， 以及從作用區(qū)16的子區(qū)16A形成P溝道絕緣柵極場效應(yīng)晶體管34。絕 緣柵極場效應(yīng)晶體管也可稱為場效應(yīng)晶體管、半導(dǎo)體裝置或晶體管。P
溝道絕緣柵極場效應(yīng)晶體管32包括具有柵極電介質(zhì)38與柵極電極40 的柵極結(jié)構(gòu)36。從多晶硅指狀件20的部分形成柵極電極40。沿著柵 極結(jié)構(gòu)36的側(cè)面形成間隔件42及44。在鄰近鄰接間隔件42的柵極結(jié) 構(gòu)36的側(cè)面的作用區(qū)12的部分形成源極延伸區(qū)域46與源極區(qū)域48， 以及在鄰接間隔件44的柵極結(jié)構(gòu)36的側(cè)面上的作用區(qū)12的部分形成 漏極延伸區(qū)域50與漏極區(qū)域52。從柵極電極40、源極區(qū)域48與漏極 區(qū)域52分別形成硅化物區(qū)域54、 56及58。應(yīng)了解，硅化物是沿著多 晶硅指狀件20之長度而形成，及柵極硅化物54是從多晶硅指狀件20 形成的硅化物的部分。
P溝道絕緣柵極場效應(yīng)晶體管34包括具有柵極電介質(zhì)62與柵極電 極64的柵極結(jié)構(gòu)60。從多晶硅指狀件22的部分形成柵極電極64。沿 著柵極結(jié)構(gòu)60的側(cè)面形成間隔件66及68。在鄰近鄰接間隔件66的柵 極結(jié)構(gòu)60的側(cè)面的子區(qū)16A的部分形成源極延伸區(qū)域70與源極區(qū)域 72，以及在鄰接間隔件68的柵極結(jié)構(gòu)60的側(cè)面上的子區(qū)16A部分形 成漏極延伸區(qū)域74與漏極區(qū)域76。從柵極電極64、源極區(qū)域72與漏 極區(qū)域76分別形成硅化物區(qū)域78、 80及82。應(yīng)了解，硅化物是沿著 多晶硅指狀件22之長度而形成，及柵極硅化物78是從多晶硅指狀件 22形成的硅化物的部分。
圖3系沿著圖1的截面線3-3所截取的集成電路10的側(cè)視截面圖， 也就是具有配置在電介質(zhì)層28上的場區(qū)18與子區(qū)16A的SOI襯底24 的部分的側(cè)視截面圖。顯示在圖3的是配置在場區(qū)18上的多晶硅指狀 件20的部分84及從所述部分84形成的硅化物層86。硅化物層86是 從多晶硅指狀件20形成的硅化物的部分。同樣的，間隔件88及90分 別為形成間隔件42及44之電介質(zhì)材料的部分。
多晶硅指狀件22的部分92系配置在場區(qū)18上且硅化物層94系 從所述部分92而形成。硅化物層94是從多晶硅指狀件22形成的硅化 物的部分。同樣的，間隔件68及66分別為形成間隔件96及98之電
介質(zhì)材料的部分。
圖4系沿著圖1的截面線4-4所截取的集成電路10的側(cè)視截面圖， 也就是具有配置在電介質(zhì)層28上的場區(qū)18與子區(qū)16B的SOI襯底24 的部分的側(cè)視截面圖。顯示在圖4的是配置在場區(qū)18上的多晶硅指狀
件20的部分100及從所述部分100形成的硅化物層102。硅化物層100 是從多晶硅指狀件20形成的硅化物的部分。同樣的，間隔件104是形 成間隔件42及88之電介質(zhì)材料的部分，而間隔件106是形成間隔件 44及90之電介質(zhì)材料的部分。
多晶硅指狀件22的部分108系配置在場區(qū)18上且硅化物層110 系從所述部分108而形成。硅化物層110是從多晶硅指狀件22形成的 硅化物的部分。同樣的，間隔件112是形成間隔件68及96之電介質(zhì) 材料的部分，而間隔件]]4是形成間隔件66及98之電介質(zhì)材料的部 分。
圖5系沿著圖1的截面線5-5所截取的集成電路10的側(cè)視截面圖， 也就是截取經(jīng)由作用區(qū)14、子區(qū)16B、與在其間的部分的場區(qū)18。顯 示在圖5的是配置在電介質(zhì)材料28層上的作用區(qū)14及16B與場區(qū)18 的側(cè)視截面圖。從作用區(qū)14形成N溝道(N-channel)絕緣柵極場效應(yīng) 晶體管116，以及從作用區(qū)16的子區(qū)16B形成N溝道絕緣柵極場效應(yīng) 晶體管118。N溝道絕緣柵極場效應(yīng)晶體管116包括具有柵極電介質(zhì)122 與柵極電極124的柵極結(jié)構(gòu)120。從多晶硅指狀件20的部分形成柵極 電極124。沿著柵極結(jié)構(gòu)120的側(cè)面形成間隔件126及128。在鄰近鄰 接間隔件126的柵極結(jié)構(gòu)120的側(cè)面的作用區(qū)14的部分形成源極延伸 區(qū)域130與源極區(qū)域132，以及在鄰接間隔件128的柵極結(jié)構(gòu)120的側(cè) 面上的作用區(qū)14的部分形成漏極延伸區(qū)域134與漏極區(qū)域136。從柵 極電極124、源極區(qū)域132與漏極區(qū)域136分別形成硅化物區(qū)域138、 140及142。應(yīng)了解，硅化物是沿著多晶硅指狀件20之長度而形成， 及柵極硅化物138是從多晶硅指狀件20形成的硅化物的部分。
N溝道絕緣柵極場效應(yīng)晶體管118包括具有柵極電介質(zhì)146與柵極 電極148的柵極結(jié)構(gòu)144。從多晶硅指狀件22的部分形成柵極電極148。 沿著柵極結(jié)構(gòu)144的側(cè)面形成間隔件150及152。在鄰近鄰接間隔件 152的柵極結(jié)構(gòu)144的側(cè)面的子區(qū)16B的部分形成源極延伸區(qū)域154 與源極區(qū)域156，以及在鄰接間隔件150的柵極結(jié)構(gòu)144的側(cè)面上的子 區(qū)16B的部分形成漏極延伸區(qū)域158與漏極區(qū)域160。從柵極電極148、 源極區(qū)域156與漏極區(qū)域160分別形成硅化物區(qū)域162、 164及166。 應(yīng)了解，硅化物是沿著多晶硅指狀件22之長度而形成，及柵極硅化物
162是從多晶硅指狀件22形成的硅化物的部分。
現(xiàn)在參考圖6，圖標(biāo)形成在作用區(qū)12、 14及16與場區(qū)18上的電 介質(zhì)材料層的部分168的俯視圖。經(jīng)由范例，電介質(zhì)層是具有厚度范 圍在大約50 到大約5000 之氮化硅。較佳的，氮化硅是使用等離 子增強(qiáng)化學(xué)氣相沉禾只(plasma-enhanced chemical v即or deposition, 簡稱"PECVD")技術(shù)沉積的受壓縮性應(yīng)力的(compressively stressed) 氮化物。光刻膠(photoresist)層(沒有顯示于圖中)配置在受壓縮性應(yīng) 力的PECVD氮化物層上并圖案化以暴露在作用區(qū)14及16B上的受壓縮 性應(yīng)力的PECVD氮化物層的部分。使用各向異性(anisotropic)反應(yīng)性 離子蝕刻來蝕刻受壓縮性應(yīng)力的PECVD氮化物層之暴露的部分以暴露 作用區(qū)14及16B。在蝕刻后，移除光刻膠而余留受壓縮性應(yīng)力的PECVD 氮化物層的部分168。因為受壓縮性應(yīng)力的PECVD氮化物層的部分168 余留在作用區(qū)12及16A、部分的作用區(qū)16B與部分的多晶硅指狀件20 及22上，所以這些部分通過虛線繪示，而作用區(qū)14以及作用區(qū)16B 與多晶硅指狀件20、 22之暴露的部分通過實線繪示。
圖7系沿著圖6的截面線7-7所截取的集成電路10的側(cè)視截面圖， 也就是截取經(jīng)由作用區(qū)12和子區(qū)16A的側(cè)視截面圖。圖7跟隨著圖2。 在已各向異性地蝕刻受壓縮性應(yīng)力的PECVD氮化物層后，部分168余 留在晶體管32及34上。
圖8系沿著圖6的截面線8-8所截取的集成電路10的側(cè)視截面圖， 也就是截取經(jīng)由場區(qū)18和子區(qū)16A的側(cè)視截面圖。圖8跟隨著圖3。 在已各向異性地蝕刻受壓縮性應(yīng)力的PECVD氮化物層后，部分168余 留在多晶硅指狀件20及22的部分84及92上，其分別有從其形成的 硅化物層86及94。部分168也余留在場區(qū)18與作用區(qū)16A上。
圖9系沿著圖6的截面線9-9所截取的集成電路10的側(cè)視截面圖， 也就是截取經(jīng)由場區(qū)18和子區(qū)16B的側(cè)視截面圖。圖9跟隨著圖4。 在己各向異性地蝕刻氮化硅層后，氮化硅層的部分168余留在多晶硅 指狀件20及22的部分100及108上，其分別有硅化物層102及110。 部分168也余留在場區(qū)18與作用區(qū)16B上。
圖10系沿著圖6的截面線10-10所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由作用區(qū)14、場區(qū)18與子區(qū)16B的側(cè)視截面圖。
圖10跟隨著圖5。已從晶體管120及144與場區(qū)18的部分移除受壓縮 性應(yīng)力的PECVD氮化物層的部分168。因此，圖10的側(cè)視截面圖看起 來相似于圖5的側(cè)視截面圖。
現(xiàn)在參考圖11，圖標(biāo)形成在作用區(qū)14及16B上、場區(qū)18上與受 壓縮性應(yīng)力的PECVD氮化物層的部分168上的電介質(zhì)材料層的部分170 的俯視圖。經(jīng)由范例，所述層是具有厚度范圍在大約50 到大約5000 之氮化硅。較佳的，氮化硅是使用PECVD技術(shù)沉積的受拉伸性應(yīng)力 的(tensilely stressed)氮化物。光刻膠層(沒有顯示于圖中)配置在 受拉伸性應(yīng)力的PECVD氮化物層上并圖案化以暴露在作用區(qū)12及16A 上的受拉伸性應(yīng)力的PECVD氮化物層的部分。使用各向異性反應(yīng)性離 子蝕刻來蝕刻受拉伸性應(yīng)力的PECVD氮化物層之暴露的部分以暴露在 作用區(qū)12及16A上的受壓縮性應(yīng)力的PECVD氮化物層的部分168。在 蝕刻后，移除光刻膠而余留受拉伸性應(yīng)力的PECVD氮化物層的部分 170。因此，受壓縮性應(yīng)力的PECVD氮化物層的部分168余留在作用區(qū) 12與子區(qū)16A上、在作用區(qū)12及14間的場區(qū)18的地區(qū)上與在鄰近以 組件符號17識別的P-N結(jié)的子區(qū)16A及16B的部分上。受拉伸性應(yīng)力 的PECVD氮化物層的部分170余留在部分168的子部分上，所述部分 168的子部分是在作用區(qū)12及14間的場區(qū)18的地區(qū)與鄰近以組件符 號17識別的P-N結(jié)的子區(qū)16A及16B的部分上。部分170也余留在作 用區(qū)14以及子區(qū)16B與場區(qū)18的部分上。因為作用區(qū)12、 14及16、 場區(qū)18與多晶硅指狀件20及22被受壓縮性應(yīng)力的PECVD氮化物層、 受拉伸性應(yīng)力的PECVD氮化物層或兩者所覆蓋，所以這些地區(qū)通過虛 線繪示。應(yīng)了解，形成PECVD氮化物層的順序不是本發(fā)明的限制。例 如，在形成與蝕刻受壓縮性應(yīng)力的PECVD氮化物層之前可以形成與蝕 刻受拉伸性應(yīng)力的PECVD氮化物層。替代地，兩個PECVD氮化物層可 皆為受壓縮性應(yīng)力的PECVD氮化物層、受拉伸性應(yīng)力的PECVD氮化物 層、或是不是通過PECVD技術(shù)形成的氮化硅。
圖12系沿著圖11的截面線12-12所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由作用區(qū)12與子區(qū)16A的側(cè)視截面圖。圖12跟 隨著圖7。在已各向異性地蝕刻受拉伸性應(yīng)力的PECVD氮化物層之后， 受壓縮性應(yīng)力的PECVD氮化物層的部分168余留在晶體管32及34與
場區(qū)18的部分上。
圖13系沿著圖11的截面線13-13所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由場區(qū)18與子區(qū)16A的側(cè)視截面圖。圖13跟隨 著圖8。在已各向異性地蝕刻受拉伸性應(yīng)力的PECVD氮化物層之后，受 壓縮性應(yīng)力的PECVD氮化物層的部分168余留在分別具有在硅化物86 及94之多晶硅指狀件20及22的部分84及92上、場區(qū)18上與作用 區(qū)16A上。受拉伸性應(yīng)力的PECVD氮化物層的部分170余留在受壓縮 性應(yīng)力的PECVD氮化物層的部分168上，所述部分168是在部分84上、 子區(qū)16A上與場區(qū)18的部分上。然而，受拉伸性應(yīng)力的PECVD氮化物 層的部分170已從受壓縮性應(yīng)力的PECVD氮化物層的部分168的子部 分蝕刻移除，所述部分168的子部分是在多晶硅指狀件22的部分92 上。
圖14系沿著圖11的截面線14-14所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由場區(qū)18與子區(qū)16B的側(cè)視截面圖。圖14跟隨 著圖9。在已各向異性地蝕刻受拉伸性應(yīng)力的PECVD氮化物層的部分 170之后，PECVD氮化物層的部分168及170余留在分別具有硅化物層 102及110之多晶硅指狀件20及22的部分100及108上、場區(qū)18上 與作用區(qū)16B上。
圖15系沿著圖11的截面線15-15所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由作用區(qū)14、場區(qū)18與子區(qū)16B的側(cè)視截面圖。 圖15跟隨著圖10。在已各向異性地蝕刻受拉伸性應(yīng)力的PECVD氮化物 層的部分170之后，PECVD氮化物層的部分170余留在晶體管120及 144與場區(qū)18的部分上。
現(xiàn)在參考圖16，系電介質(zhì)材料172層的俯視截面圖，舉例來說， 例如具有厚度范圍在大約1， 000 到大約20， 000 的二氧化硅配置在 PECVD氮化物層的部分168及170上。使用例如金屬鑲嵌(damascene) 程序，在電介質(zhì)層172形成溝槽174及176與接觸開口 178、 180、 182 及184。溝槽174具有部分186、 188、 190及192，而溝槽176具有部 分194及196。
圖17系沿著圖16的截面線17-17所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由作用區(qū)12與子區(qū)16A的側(cè)視截面圖。圖17跟
隨著圖12。顯示在圖17的是電介質(zhì)層172配置在受壓縮性應(yīng)力的PECVD 氮化物層168上。通過在電介質(zhì)層172上圖案化光刻膠層(沒有顯示于 圖中)與使用用來蝕刻二氧化硅的蝕刻劑來各向異性地蝕刻電介質(zhì)層 172的暴露的部分，而在電介質(zhì)層172形成溝槽174的部分186、溝槽 176的部分194與接觸開口 184。蝕刻停止在受壓縮性應(yīng)力的PECVD氮 化物層的部分168。因此，受壓縮性應(yīng)力的PECVD氮化物層的部分168 也稱為蝕刻停止層。在到達(dá)部分168后，改變蝕刻劑以蝕刻受壓縮性 應(yīng)力的PECVD氮化物層的部分(其是通過蝕刻二氧化硅層172而暴露出 來)。蝕刻受壓縮性應(yīng)力的PECVD氮化物層的部分168的子部分停止在 硅化物層56、 58及82。
圖18系沿著圖16的截面線18-18所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由場區(qū)18與子區(qū)16A的側(cè)視截面圖。圖18跟隨 著圖13。顯示在圖18的是電介質(zhì)層172配置在受壓縮性應(yīng)力的PECVD 氮化物層的部分168的子部分上。通過在電介質(zhì)層172上圖案化光刻 膠層(沒有顯示于圖中)與使用用來蝕刻二氧化硅的蝕刻劑來各向異性 地蝕刻電介質(zhì)層172的暴露的部分，而在電介質(zhì)層172分別形成溝槽 174及176的部分188及196。蝕刻停止在受拉伸性應(yīng)力的PECVD氮化 物層的部分170。改變蝕刻劑以蝕刻受壓縮性應(yīng)力的PECVD氮化物層的 部分168(其是通過蝕刻二氧化硅層172而暴露出來)。受拉伸性應(yīng)力的 PECVD氮化物層的部分170的子部分的蝕刻發(fā)生在具有PECVD氮化物層 的兩個部分168及170的區(qū)域以及在僅具有受壓縮性應(yīng)力的PECVD氮 化物層的部分168的地區(qū)的場區(qū)18上。
圖19系沿著圖16的截面線19-19所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由場區(qū)18與子區(qū)16B的側(cè)視截面圖。圖19跟隨 著圖14。顯示在圖19的是電介質(zhì)層172配置在受拉伸性應(yīng)力的PECVD 氮化物層的部分170上。通過在電介質(zhì)層172上圖案化光刻膠層(沒有 顯示于圖中)與使用用來蝕刻二氧化硅的蝕刻劑來各向異性地蝕刻電 介質(zhì)層172的暴露的部分，而形成溝槽174的部分190。蝕刻停止在受 拉伸性應(yīng)力的PECVD氮化物層的部分170。改變蝕刻劑以蝕刻受壓縮性 應(yīng)力的PECVD氮化物層的部分168的子部分(其是通過蝕刻二氧化硅層 172而暴露出來)。受拉伸性應(yīng)力的PECVD氮化物層的部分170的蝕刻
發(fā)生在具有PECVD氮化物層的部分168及170的區(qū)域。
圖20系沿著圖16的截面線20-20所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由作用區(qū)14、場區(qū)18與子區(qū)16B的側(cè)視截面圖。 圖20跟隨著圖15。顯示在圖20的是電介質(zhì)層172配置在受拉伸性應(yīng) 力的等離子增強(qiáng)氮化硅層的部分170上。通過在電介質(zhì)層172上圖案 化光刻膠劑層(沒有顯示于圖中)與使用用來蝕刻二氧化硅的蝕刻劑來 各向異性地蝕刻電介質(zhì)層172的暴露的部分，而在電介質(zhì)層172形成 溝槽174的部分192與接觸開口 180及182。蝕刻停止在受拉伸性應(yīng)力 的PECVD氮化物層的部分170。因此，受拉伸性應(yīng)力的PECVD氮化物層 的部分170也稱為蝕刻停止層。在到達(dá)部分170后，改變蝕刻劑以蝕 刻受拉伸性應(yīng)力的PECVD的部分(其是通過蝕刻二氧化硅層172而暴露 出來)。蝕刻受拉伸性應(yīng)力的PECVD氮化物層的部分170的子部分停止 在硅化物層140、 142、 164及166。
現(xiàn)在參考圖21，顯示互連層198的俯視圖。溝槽174及176與接 觸開口 178、 180、 182及184以導(dǎo)電性材料填滿。較佳的，導(dǎo)電性材 料包含沿溝槽174及176與接觸開口 178、 180、 182及184排列的阻 擋層、以及配置在阻擋層上的金屬。經(jīng)由范例，阻擋層是鎢化鈦 (titanium tungsten)而金屬是銅。其它適合的阻擋層包括(但不限制 于)，鈦(titanium,簡稱Ti)、氮化鈦(titanium nitride，簡稱TiN)、 鉭(tantalum，簡稱Ta)、氮化鉭(tantalum nitride,簡稱TaN)等。 其它適合的金屬包括鋁(aluminum)、鎢等。用導(dǎo)電性材料填滿溝槽174 及176形成電互連組件175及177。用導(dǎo)電性材料填滿接觸開口形成接 觸組件179、 181、 183及185。為了清楚表示的目的，阻擋層與配置在 阻擋層上的金屬在圖21顯示為單一結(jié)構(gòu)。然而，為了完整表示的目的， 阻擋層與配置在阻擋層上的金屬顯示在圖22至25。
圖22系沿著圖21的截面線22-22所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由作用區(qū)12與子區(qū)16A的側(cè)視截面圖。圖22跟 隨著圖17。顯示在圖22的是沿著溝槽174的部分186的側(cè)壁與底部形 成的阻擋層202，沿著溝槽176的部分194的側(cè)壁與底部形成的阻擋層 204，以及沿著接觸開口 184的側(cè)壁與底部形成的阻擋層206。在溝槽 174中的阻擋層202上形成金屬層208，在溝槽176中的阻擋層204上
形成金屬層210，以及在接觸開口 184中的阻擋層206上形成金屬層 212。依照一個實施例，阻擋層202、 204及206是鎢化鈦而金屬層208、 210及212的金屬是銅。
圖23系沿著圖21的截面線23-23所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由場區(qū)18與子區(qū)16A的側(cè)視截面圖。圖23跟隨 著圖18。顯示在圖23的是沿著溝槽174的部分188的側(cè)壁與底部形成 的阻擋層202，以及沿著溝槽176的部分196的側(cè)壁與底部形成的阻擋 層204。在溝槽174中的阻擋層202上形成金屬層208，以及在溝槽176 中的阻擋層204上形成金屬層210。如參考顯示在圖22的實施例所討 論者，阻擋層202及204是鎢化鈦而金屬層208及210的金屬是銅。
圖24系沿著圖21的截面線24-24所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由場區(qū)18與子區(qū)16B的側(cè)視截面圖。圖24跟隨 著圖19。顯示在圖24的是沿著溝槽174的部分190的側(cè)壁與底部形成 的阻擋層202。在溝槽174中的阻擋層222上形成金屬層208。如參考 顯示在圖22的實施例所討論者，阻擋層202是鎢化鈦而金屬層208的 金屬是銅。
圖25系沿著圖21的截面線25-25所截取的集成電路10的側(cè)視截 面圖，也就是截取經(jīng)由作用區(qū)14、場區(qū)18與子區(qū)16B的側(cè)視截面圖。 圖25跟隨著圖20。顯示在圖20的是沿著溝槽174的部分192的側(cè)壁 與底部形成的阻擋層202，沿著接觸開口 178的側(cè)壁與底部形成的阻擋 層226，沿著接觸開口 180的側(cè)壁與底部形成的阻擋層230，以及沿著 接觸開口 182的側(cè)壁與底部形成的阻擋層232。在溝槽174中的阻擋層 202上形成金屬層208，在接觸開口 178中的阻擋層226上形成金屬層 234，在接觸開口 180中的阻擋層230上形成金屬層238，以及在接觸 開口 182中的阻擋層232上形成金屬層240。如參考顯示在圖22的實 施例所討論者，阻擋層202、 226、 230及232是鎢化鈦而金屬層208、 234、 238及240的金屬是銅。
圖26系顯示依照本發(fā)明的另一實施例之集成電路250的俯視圖。 應(yīng)了解，集成電路250相似于集成電路10，除了集成電路250使用多 層電介質(zhì)堆棧268及300而分別取代集成電路10的電介質(zhì)層168及 170。集成電路250具有電互連組件175及177、以及接觸組件179、
181、 183及185?；ミB組件175及177以及接觸組件179至185的形 成顯示與描述在圖16至25中。
圖27系沿著圖26的截面線27-27所截取的集成電路250的側(cè)視 截面圖，也就是截取經(jīng)由作用區(qū)12與子區(qū)16A的側(cè)視截面圖。顯示在 圖27的是從SOI襯底26形成的P溝道絕緣柵極場效應(yīng)晶體管32及34。 在P溝道絕緣柵極場效應(yīng)晶體管32及34與SOI襯底26上形成多層電 介質(zhì)堆棧268。多層電介質(zhì)堆棧268包含配置在氧化物層270上的氮化 物層272，所述氧化物層270是配置在SOI襯底24上、柵極結(jié)構(gòu)36 及60、間隔件42、 44、 66及68與硅化物區(qū)域54、 56、 58、 78、 80 及82上。經(jīng)由范例，氧化物層270具有范圍在大約50 到大約500 的厚度，而氮化物層272具有范圍在大約50 到大約5000 的厚 度。較佳的，氮化物層272是受壓縮性應(yīng)力的PECVD氮化物層，相似 于受壓縮性應(yīng)力的PECVD氮化物層之部分168的氮化物層。
多層堆棧300包含配置在氧化物層302上的氮化物層304，所述氧 化物層302是配置在PECVD氮化物層272上。經(jīng)由范例，氧化物層302 具有范圍在大約50 到大約500 的厚度，而氮化物層304具有范圍 在大約50 到大約5000 的厚度。較佳的，氮化物層304是受拉伸 性應(yīng)力的PECVD氮化物層，相似于受拉伸性應(yīng)力的PECVD氮化物層之 部分170的氮化物層。多層堆棧300顯示在圖28至30中。
電介質(zhì)材料層172配置在受壓縮性應(yīng)力的PECVD氮化物層304上。 在電介質(zhì)層172形成的溝槽174及176使硅化物層56及58暴露出來， 而在電介質(zhì)層172形成的接觸開口 184使硅化物層82暴露出來。沿著 溝槽174的側(cè)壁與底部形成阻擋層202，沿著溝槽176的側(cè)壁與底部形 成阻擋層204，以及沿著接觸開口 184的側(cè)壁與底部形成阻擋層206。 在溝槽174中的阻擋層202上形成金屬層208，在溝槽176中的阻擋層 204上形成金屬層210，以及在接觸開口 184中的阻擋層206上形成金 屬層212。如參考顯示在圖22的實施例所討論者，阻擋層202、 204 及206是鎢化鈦而金屬層208、 210及212的金屬是銅。
圖28系沿著圖26的截面線28-28所截取的集成電路250的側(cè)視 截面圖，也就是截取經(jīng)由場區(qū)18與子區(qū)16A的側(cè)視截面圖。顯示在圖 28的是沿著溝槽174的部分188的側(cè)壁與底部形成阻擋層202，以及 沿著溝槽176的部分196的側(cè)壁與底部形成阻擋層204。在溝槽174 中的阻擋層202上形成金屬層208，以及在溝槽176中的阻擋層204 上形成金屬層210。如參考顯示在圖22的實施例所討論者，阻擋層202 及204是鎢化鈦而金屬層208及210的金屬是銅。
圖29系沿著圖26的截面線29-29所截取的集成電路250的側(cè)視 截面圖，也就是截取經(jīng)由場區(qū)18與子區(qū)16B的側(cè)視截面圖。顯示在圖 29的是沿著溝槽174的部分的側(cè)壁與底部形成阻擋層202。在溝槽174 中的阻擋層202上形成金屬層208。如參考顯示在圖22的實施例所討 論者，阻擋層202是鎢化鈦而金屬層208的金屬是銅。
圖30系沿著圖26的截面線30-30所截取的集成電路250的側(cè)視 截面圖，也就是截取經(jīng)由作用區(qū)14、場區(qū)18與子區(qū)16B的側(cè)視截面圖。 顯示在圖30的是沿著溝槽174的部分的側(cè)壁與底部形成阻擋層202， 沿著接觸開口 178的側(cè)壁與底部形成阻擋層226,沿著接觸開口 180 的側(cè)壁與底部形成阻擋層230，以及沿著接觸開口 182的側(cè)壁與底部形 成阻擋層232。在溝槽174中的阻擋層202上形成金屬層208，在接觸 開口 178中的阻擋層226上形成金屬層234，在接觸開口 180中的阻擋 層230上形成金屬層238，以及在接觸開口 182中的阻擋層232上形成 金屬層240。如參考顯示在圖22的實施例所討論者，阻擋層228、 226、 230及232是鎢化鈦而金屬層208、 236、 238及240的金屬是銅。
到現(xiàn)在，應(yīng)體會到本發(fā)明已提供了一種集成電路與一種用于制造 所述集成電路的方法。依照本發(fā)明的集成電路的優(yōu)點是通過介電性地 隔離電互連組件與集成電路之其它導(dǎo)電性組件，而增加電互連路由變 通性。此外，在制造程序中可以符合成本與時間效益的方式實施所述 方法與材料。
雖然在本文中已揭露了一些較佳的實施例與方法，但很明顯的從 上述揭露，本領(lǐng)域熟知技術(shù)者可以不脫離本發(fā)明精神與范圍而制造如 此實施例與方法的變化與修改。例如，在受壓縮性應(yīng)力的PECVD氮化 物層之前形成受拉伸性應(yīng)力的PECVD氮化物層。意指本發(fā)明應(yīng)限制在 由附加的權(quán)利要求書與可適用的規(guī)定的規(guī)則與原則所要求的范圍。
權(quán)利要求
1、一種用于制造集成電路(10、250)的方法，包括下列步驟提供具有至少一個作用區(qū)(12、14、16)與至少一個場區(qū)(18)的半導(dǎo)體襯底(24)，至少一個所述作用區(qū)(12、14、16)具有至少一個半導(dǎo)體裝置(32、34、116、118)；在至少一個所述作用區(qū)(12、14、16)與至少一個所述場區(qū)(18)上形成第一電介質(zhì)結(jié)構(gòu)(168)；在第一電介質(zhì)結(jié)構(gòu)(168)的一部分上形成第二電介質(zhì)結(jié)構(gòu)(170)；移除在至少一個所述作用區(qū)(12、14、16)上的第二電介質(zhì)結(jié)構(gòu)(170)的一部分；以及形成至少一個從至少一個所述半導(dǎo)體裝置(32、34、116，、118)延伸出來的互連組件(175、177)，所述半導(dǎo)體裝置位于至少一個所述作用區(qū)(12、14、16)上與至少一個所述場區(qū)(18)上。
2、 如權(quán)利要求1所述的方法，其中形成第一電介質(zhì)結(jié)構(gòu)(168) 的步驟包括形成第一電介質(zhì)結(jié)構(gòu)(168)為氮化硅層，形成第二電介質(zhì) 結(jié)構(gòu)(170)的步驟包括形成第二電介質(zhì)結(jié)構(gòu)(170)為氮化硅層。
3、 如權(quán)利要求1所述的方法，其中形成第一電介質(zhì)結(jié)構(gòu)(168) 的步驟包括形成第一電介質(zhì)結(jié)構(gòu)(168)為受壓縮性應(yīng)力的氮化硅層， 形成第二電介質(zhì)結(jié)構(gòu)(170)的步驟包括形成第二電介質(zhì)結(jié)構(gòu)(170) 為受拉伸性應(yīng)力的氮化硅層。
4、 如權(quán)利要求1所述的方法，其中形成第一電介質(zhì)結(jié)構(gòu)(168) 的步驟包括形成第一電介質(zhì)結(jié)構(gòu)(168)為受拉伸性應(yīng)力的氮化硅層， 形成第二電介質(zhì)結(jié)構(gòu)(170)的步驟包括形成第二電介質(zhì)結(jié)構(gòu)(170) 為受壓縮性應(yīng)力的氮化硅層。
5、 如權(quán)利要求4所述的方法，其中形成第一電介質(zhì)結(jié)構(gòu)(168) 的步驟包括形成第一電介質(zhì)結(jié)構(gòu)(168)為等離子增強(qiáng)化學(xué)氣相沉積的氮化硅層，形成第二電介質(zhì)結(jié)構(gòu)(170)的步驟包括形成第二電介質(zhì)結(jié) 構(gòu)(170)為等離子增強(qiáng)化學(xué)氣相沉積的氮化硅層。
6、 一種用于制造集成電路(10、 250)的方法，包括下列步驟提供具有第一作用區(qū)(12)與第二作用區(qū)(14)的半導(dǎo)體襯 底(24)，其中所述作用區(qū)通過場區(qū)(18)而彼此電隔離的；從第一作用區(qū)域(12)形成第一半導(dǎo)體裝置(32)且從第二 作用區(qū)(14)形成第二半導(dǎo)體裝置(116);在第一作用區(qū)(12)上與場區(qū)(18)上形成第一電介質(zhì)材料 層(168);以及在第二作用區(qū)(14)上、第一電介質(zhì)材料層(168)的一部分 上以及場區(qū)(18)上形成第二電介質(zhì)材料層(170)，其中第一電 介質(zhì)材料層(168)基本上不存在于第二作用區(qū)(14)上的區(qū)域中， 而第二電介質(zhì)材料層(170)基本上不存在于第一作用區(qū)(12)上 的區(qū)域中。
7、 如權(quán)利要求6所述的方法，其中，從第一作用區(qū)域(12)形成 第一半導(dǎo)體裝置(32)以及從第二作用區(qū)(14)形成第二半導(dǎo)體裝置(116)的步驟包括在第一作用區(qū)(12)與場區(qū)(18)上形成第一多晶硅層(20); 以及在第二作用區(qū)(16)與場區(qū)(18)上形成第二多晶硅層(22)， 其中該第一多晶硅層(20)與第二多晶硅層(22)在空間上彼此 分離；且其中第一電介質(zhì)材料層(168)選自包括氮化硅、受壓縮性應(yīng)力的 氮化硅、受拉伸性應(yīng)力的氮化硅、二氧化硅、氟化硅石、氧氮化 硅、碳化硅、氧碳化硅、碳氮化硅、非晶硅、甲基倍半硅氧烷以 及聚合物薄膜的電介質(zhì)材料組；且其中第二電介質(zhì)材料層(170)選自包括氮化硅、受壓縮性應(yīng)力的 氮化硅、受拉伸性應(yīng)力的氮化硅、二氧化硅、氟化硅石、氧氮化 硅、碳化硅、氧碳化硅、碳氮化硅、非晶硅、甲基倍半硅氧烷以 及聚合物薄膜的電介質(zhì)材料組。
8、 一種集成電路(10、 250)，包括具有作用區(qū)(12、 14、 16)與場區(qū)(18)的半導(dǎo)體襯底(24); 從作用區(qū)(12、 14、 16)形成的半導(dǎo)體裝置(32、 34、 116、 118);配置在作用區(qū)(12、 14、 16)的一部分以及場區(qū)(18)上的多 晶硅條(20、 22);配置在作用區(qū)(12、 14、 16)與場區(qū)(18)上的第一電介質(zhì)材 料層(168);配置在第一電介質(zhì)材料層(168)的一部分上的第二電介質(zhì)材 料層(170)，其中所述第一 電介質(zhì)材料層的一部分配置在場區(qū)(18 ) 上；以及配置在多晶硅條(20)上的電互連結(jié)構(gòu)(175)，，其中所述電 互連結(jié)構(gòu)(175)與所述多晶硅條(20)介電性地隔開。
9、 如權(quán)利要求8所述的集成電路(10、 250)，其中第一電介質(zhì)材 料層(168)與第二電介質(zhì)材料層(170)是氮化硅，且其中所述第一 電介質(zhì)材料層(168)是受壓縮性應(yīng)力的氮化硅，而所述第二電介質(zhì)材 料層(170)是受拉伸性應(yīng)力的氮化硅。
10、 如權(quán)利要求8所述的集成電路，其中第一電介質(zhì)材料層(168) 與第二電介質(zhì)材料層(170)是氮化硅，且其中所述第一電介質(zhì)材料層(168)是受拉伸性應(yīng)力的氮化硅，而所述第二電介質(zhì)材料層(170) 是受壓縮性應(yīng)力的氮化硅。
全文摘要
本發(fā)明揭露了一種具有多個通過場區(qū)(18)分隔彼此的作用區(qū)(active region)(12，14，16)的集成電路(10，250)以及一種用于制造所述集成電路(10，250)的方法。在第一作用區(qū)(12)與場區(qū)(18)上形成第一多晶硅指狀件(finger)(20)，而在第二作用區(qū)(16)與場區(qū)(18)上形成第二多晶硅指狀件(22)。在第一作用區(qū)(12)與場區(qū)(18)上形成第一電介質(zhì)層(168)，而在第二作用區(qū)(16)與在場區(qū)(18)上的第一電介質(zhì)層(168)的一部分上形成第二電介質(zhì)層(170)。在第一多晶硅指狀件(20)上形成第一電互連組件(electricalinterconnect)(175)且所述第一電互連組件與第一多晶硅指狀件(20)介電性地(dielectrically)隔離，而在第二作用區(qū)(16)上形成第二電互連組件(177)且所述第二電互連組件(177)與第二作用區(qū)(16)介電性地隔離。第二電互連組件(177)電連接至第二多晶硅指狀件(22)。
文檔編號H01L21/318GK101171671SQ200680015140
公開日2008年4月30日 申請日期2006年4月19日 優(yōu)先權(quán)日2005年5月2日
發(fā)明者D·陳 申請人:先進(jìn)微裝置公司