本申請要求于2015年03月27日在韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2015-0043257的韓國專利的優(yōu)先權(quán)，其整體內(nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

各種實施例可以總體涉及一種半導體器件，且更特別地，涉及一種用于包括RDL(再分布層)的3DS(3維堆疊)存儲器的技術(shù)。

背景技術(shù)：

為了增加半導體器件的集成度，已經(jīng)開發(fā)了3DS半導體器件。3DS半導體器件包括堆疊在單個封裝中的多個芯片。堆疊的芯片也被封裝以增加3DS半導體器件的集成度。3DS半導體器件包括多個芯片。3DS半導體器件通過電信號識別各個芯片以使得特定的芯片能夠被選擇。

被配置用來構(gòu)建常規(guī)半導體器件的多個芯片可以被傾斜地堆疊。各個芯片可以包括單獨的用于接收芯片選擇信號的芯片選擇引腳。各個芯片可以通過芯片選擇引腳接收兩種電壓(VDD，VSS)。因此，根據(jù)通過芯片選擇引腳接收的電壓(VDD，VSS)，芯片中的一個可以被選擇。

例如，假定常規(guī)的半導體器件具有兩個芯片選擇引腳，選擇最多4個芯片是可能的。然而，常規(guī)半導體器件必須具有如上所述的個體芯片選擇引腳，因此要保證芯片區(qū)域以及限定數(shù)目的芯片必須被選中變得困難。此外，常規(guī)半導體器件必須具有將電壓輸入端子耦接到芯片選擇引腳的引線，以至于線路變得復(fù)雜。再者，各芯片必須被傾斜地堆疊。當芯片必須被傾斜地堆疊時，封裝變得復(fù)雜且如此封裝的難度增加。

近來，已經(jīng)開發(fā)了使用TSV(硅通孔)的3DS半導體器件。包括多個芯片的半導體器件可以通過TSV將多個芯片電互連。

基于TSV的半導體器件可以通過堆疊相同類型的芯片或者不同類型的芯片形成。一般地，一個半導體器件可以通過堆疊與至少一個主芯片具有相同結(jié)構(gòu)的多個從芯片而被形成。主芯片可以具有相同類型的從芯片，或者可以是具有不同類型的從芯片的異構(gòu)芯片。

主芯片和多個從芯片可以通過TSV被電互連。多個從芯片可以允許接收器通過TSV共同地接收從主芯片傳送來的數(shù)據(jù)。通過收發(fā)器從各個從芯片傳送來的信號也可以通過TSV被主芯片共同地接收。

例如，如果信號通過TSV而被傳送，所有從芯片共同地接收允許所有從芯片操作的該信號。因此，如果信號通過TSV而被傳送，所有從芯片共同地接收允許所有從芯片操作的該信號，那么用于選擇實際操作的從芯片的方法是需要的。要被操作的從芯片被辨別。因此，盡管所有從芯片共同地接收來自主芯片的信號，在接收到信號時僅實際要被操作的從芯片可以操作。

然而，如果將基于RDL(再分布層)的存儲器堆疊以用于IO(輸入/輸出)擴展，被用作再排布層的再分布層(RDL)可能與用于IO擴展的TSV線相沖突、重疊或者交叉。

技術(shù)實現(xiàn)要素：

根據(jù)一個實施例，可以提供一種半導體器件。半導體器件可以包括被配置用來允許通過第一再分布層來輸入和輸出第一信號的第一再分布層。半導體器件可以包括被配置用來允許通過第二再分布層輸入和輸出第二信號的第二再分布層。半導體器件可以包括被配置用來通過第一I/O單元輸入和輸出第一信號或者第二信號的第一輸入/輸出(I/O)單元。半導體器件可以包括被配置用來響應(yīng)第一選擇信號的邏輯電平以選擇性地耦接第一再分布層、第二再分布層和第一I/O單元之間的連接的第一選擇單元。半導體器件可以包括被配置用來產(chǎn)生第一選擇信號的第一選擇信號發(fā)生單元。

附圖說明

圖1到4說明用于再排布層的焊盤線層與TSV線層之間的連接關(guān)系的例示。

圖5到8是根據(jù)一個實施例來說明半導體器件的例示的電路圖。

圖9到11是說明圖5到8中說明的選擇信號發(fā)生單元的例示的電路圖。

圖12說明使用根據(jù)上面關(guān)聯(lián)圖1-11討論的各種實施例的半導體器件的系統(tǒng)的示例的方框圖。

具體實施方式

下面將談及各種實施例，某些實施例的例子在附圖中被說明出。在所有可能的地方，所有圖中相同或類似的部分用相同的附圖標記來標記。在接下來對本發(fā)明的描述中，對此處包含的已知的相關(guān)配置或者功能的詳細描述被省略以明確本發(fā)明的主旨。

本發(fā)明的各種實施例可以涉及提供半導體器件，該半導體器件基本上消除了由于相關(guān)技術(shù)的限制和劣勢導致的一個或者多個問題。

本發(fā)明的實施例可以涉及用于在具有RDL的3DS存儲器中通過控制信號來控制焊盤連接路徑、以及阻止用于再排布層的焊盤線與TSV線相沖突、重疊或者交叉的技術(shù)。

圖1到4說明用于再排布層的焊盤線層與TSV線層之間的連接關(guān)系的例示。圖1到4說明了用于3DS的再分布層(RDL)和掩模相互分離，且分離的RDL和掩模被應(yīng)用。

參見圖1，通過收發(fā)器TX接收的信號(X1_S)可以被施加至焊盤(PAD)。從焊盤(PAD)產(chǎn)生的信號(X1_S)可以通過接收器(RX)被輸出到例如動態(tài)隨機存取存儲器(DRAM)的內(nèi)部。在這個例子中，信號(X1_S)可以表示單芯片封裝的輸入/輸出(I/O)端口的數(shù)目。考慮到堆疊多個芯片的例子，用于通過TSV將芯片互連的虛擬焊盤(DPAD)可以被提供。例如，參見圖2，考慮到堆疊多個芯片的例子，用于通過TSV將芯片互連的虛擬焊盤(DPAD)可以被提供。例如，圖2說明了通過收發(fā)器TX接收的信號(X1_S)可以被施加至焊盤(PAD)。從焊盤(PAD)產(chǎn)生的信號(X1_S)可以通過接收器(RX)被輸出到例如DRAM的內(nèi)部。在這個例子中，信號(X1_S)可以表示單芯片封裝的輸入/輸出(I/O)端口的數(shù)目。

可以開發(fā)集成電路(IC)的封裝技術(shù)以滿足微型化和安裝可靠性的需求。例如，微型化可以加速接近芯片尺寸的封裝的相關(guān)技術(shù)的發(fā)展。安裝可靠性的需求在強調(diào)能夠提高安裝任務(wù)的效率和安裝任務(wù)之后的機械/電學可靠性的封裝技術(shù)的重要性。

除了滿足對電子產(chǎn)品的微型化需求之外，用于提供大容量的半導體模塊的各種技術(shù)還可以被開發(fā)以滿足對電子產(chǎn)品的高性能需求。高度集成存儲芯片的方法可以被用來提供大容量半導體模塊。如此高度集成技術(shù)可以通過在半導體芯片的有限空間插入更多的單元來實現(xiàn)。

然而，用于高度集成存儲芯片的技術(shù)需要精確的特征尺寸(CD)，還需要先進的技術(shù)以及很長的開發(fā)時間。因此，堆疊技術(shù)可以被提議作為提供大容量半導體模塊的另一種方法。

堆疊技術(shù)可以被分類為將2個堆疊的芯片嵌入一個封裝的方法以及堆疊2個產(chǎn)品封裝的方法。然而，根據(jù)電子產(chǎn)品的微型化趨勢，堆疊2個產(chǎn)品封裝的方法可能具有半導體封裝在高度上的限制，

因此，堆疊封裝和多芯片封裝計數(shù)可以被用來將2～3個半導體芯片插入一個封裝內(nèi)。

在這個例子中，多芯片封裝技術(shù)可以被分類為用于通過枚舉半導體芯片到半導體襯底上來封裝數(shù)個半導體芯片的一種封裝方法、以及用于堆疊2個或者更多的半導體芯片并封裝堆疊的半導體芯片的另一種封裝方法。例如，堆疊2個或者更多的半導體芯片的方法可以實現(xiàn)基于TSV(硅通孔)的結(jié)構(gòu)。

基于TSV的封裝可以在半導體芯片中形成穿透半導體芯片的孔洞，可以通過用導電材料填充這個孔洞來形成TSV，且可以通過以TSV為媒介來互連上部的半導體芯片和下部的半導體芯片而被實現(xiàn)。堆疊封裝技術(shù)的電連接可以通過TSV取得，以使得電氣劣化可以被阻止、半導體芯片的操作速度可以大幅增加、且半導體芯片的微型化可以被實現(xiàn)。

圖3說明使用TSV來將下芯片CHIP1耦接到上芯片CHIP2的結(jié)構(gòu)。下芯片CHIP1可以包括焊盤(PAD1，PAD2)且可以傳送信號到輸入/輸出(I/O)單元10以及接收來自輸入/輸出(I/O)單元10的信號。上芯片CHIP2可以包括焊盤(PAD3，PAD4)且可以傳送信號到I/O單元20以及接收來自I/O單元20的信號。在這個例子中，如果下芯片CHIP1和上芯片CHIP2是堆疊的，下芯片CHIP1的焊盤PAD2可以通過TSV被耦接到上芯片的焊盤PAD3。

例如，對于未施加再分布層RDL1的存儲器的IO擴展，線可以以圖1、2和3的次序被實現(xiàn)以使得芯片能夠被堆疊。如果芯片以圖1到3的次序堆疊，個體芯片需要通過TSV來互連以使得使用相同的掩模成為可能。

參見圖3的實施例，當系統(tǒng)傳送信號且存儲器(例如DRAM)接收信號時，輸入信號(X1_S)可以通過焊盤PAD3而被傳送給接收器RX。例如，當存儲器傳送信號且系統(tǒng)接收信號時，通過收發(fā)器TX產(chǎn)生的信號通過焊盤PAD3而作為信號(X1_S)被輸出給系統(tǒng)。

盡管一個實施例已經(jīng)從存儲器的角度來描述了用于接收信號的接收器RX和用于傳送信號的收發(fā)器TX，應(yīng)當明白，從系統(tǒng)的角度，接收器RX和收發(fā)器TX可以具有相反的方向。

參見圖4，信號(X1_S)可以通過被用作再排布層的再分布層RDL1而被施加。通過收發(fā)器TX接收的信號(X1_S)可以被施加至再分布層RDL1。從再分布層RDL1產(chǎn)生的信號(X1_S)可以通過接收器RX而被輸出到例如DRAM的內(nèi)部。

假定上部的半導體芯片僅僅根據(jù)多芯片封裝技術(shù)耦接到下部的半導體芯片，多芯片封裝技術(shù)使用高密度結(jié)構(gòu)來實現(xiàn)正確的存儲操作是可能的。由于這個問題，當個體半導體芯片被堆疊時，根據(jù)分配給各半導體芯片的不同信號，上部的半導體芯片和下部的半導體芯片能夠相互區(qū)分。

出于這個目的，各個再分布層RDL1可以被形成在各個半導體芯片之上，再分布層RDL1不僅可以被耦接到形成在各個半導體芯片之上的TSV，還可以被耦接到適用于TSV的電極端子，針對各個半導體芯片產(chǎn)生差異。

然而，施加了再分布層RDL1的存儲器可能需要用來連接再分布層RDL1的焊盤線層。因此，用于再分布層RDL1的焊盤線層可能與用于IO擴展的TSV線層相沖突、重疊或者交叉。在以圖4→圖2→圖3的次序來堆疊施加了再分布層RDL1的存儲器以實現(xiàn)堆疊的芯片的例子中，可能需要從一個掩模改變到另一個掩模。

考慮到半導體芯片的堆疊，包括再分布層RDL1的3DS半導體芯片必須以不同的方法執(zhí)行再分布層RDL1和TSV的圖案化工藝。相應(yīng)地，用于圖案化的掩模必須單獨地形成，導致高成本的出現(xiàn)。再者，圖案化工藝必須通過根據(jù)半導體芯片的堆疊位置來改變掩模的位置來執(zhí)行，使得生產(chǎn)率受損害而生產(chǎn)成本增加。

圖5到圖8是說明根據(jù)一個實施例的半導體器件的圖示的電路圖。圖5到8的實施例說明了再分布層和3DS掩?？梢员黄降鹊厥┘拥陌雽w器件。

圖5是說明考慮了再分布層和3DS封裝的裸片的例示的概念圖。圖5中說明的半導體器件包括再分布層(RDL2，RDL3)、選擇單元100、輸入/輸出(I/O)單元200和選擇信號發(fā)生單元300。

在一個例子中，再分布層RDL3可以被用作用于3DS連接的虛擬線，且可以通過再分布層RDL2接收信號(X1_S)。選擇單元100可以響應(yīng)選擇信號(Ldown_Hup或者Hdown_Lup)來選擇再分布層RDL2或者RDL3，且可以將選中的再分布層RDL(即，RDL2和/或RDL3)連接到I/O單元200。例如，圖5的一個實施例可以允許選擇單元100來控制I/O單元200到輸入/輸出(I/O)節(jié)點之間的連接。

例如，如果再分布層RDL2被選擇單元100選中，則再分布層RDL2的信號(X1_S)通過I/O單元200被輸入和輸出。例如，如果充當虛擬線的再分布層RDL3被選擇單元100選中，再分布層RDL3的信號通過I/O單元200被輸入和輸出。

I/O單元200可以包括接收器RX和收發(fā)器TX。通過收發(fā)器TX接收的信號可以被施加至再分布層RDL2或者RDL3。從RDL2或者RDL3產(chǎn)生的信號可以通過接收器RX而被輸出到例如DRAM的內(nèi)部。實施例已經(jīng)公開了例如接收器RX和收發(fā)器TX位于DRAM中。

選擇信號發(fā)生單元300可以產(chǎn)生選擇信號(Ldown_Hup或者Hdown_Lup)并將產(chǎn)生的選擇信號輸出到選擇單元100。例如，如果低電平的選擇信號Ldown_Hup被施加，充當下線的再分布層RDL2的連接端子被選中。例如，如果高電平的選擇信號Ldown_Hup 被施加，充當上線的再分布層RDL3的連接端子被選中。

實施例的范圍和精神不局限于此。如果選擇信號發(fā)生單元300產(chǎn)生選擇信號(Hdown_Lup)，根據(jù)選擇信號(Hdown_Lup)的邏輯電平，相反的路徑可以被選中。

圖6的實施例說明了一種3DS結(jié)構(gòu)，其包括通過堆疊下芯片CHIP1和上芯片CHIP2而經(jīng)由TSV來相互耦接的下芯片CHIP1和上芯片CHIP2。

圖6的實施例可以包括再分布層(RDL2～RDL5)、選擇單元(100_1，100_2)、輸入單元(200_1，200_2)和選擇信號發(fā)生單元(300_1，300_2)。

在一個例子中，下芯片CHIP1可以包括再分布層(RDL2，RDL3)、選擇單元(100_1)、I/O單元(200_1)和選擇信號發(fā)生單元(300_1)。上芯片CHIP2可以包括再分布層(RDL4，RDL5)、選擇單元(100_2)、I/O單元(200_2)和選擇信號發(fā)生單元(300_2)。

如果下芯片CHIP1的再分布層RDL2通過TSV被耦接到上芯片CHIP2的再分布層RDL4，則TSV線可能與再分布層(RDL2，RDL4)沖突、重疊或者交叉。因此，根據(jù)一個實施例，RDL2不耦接到RDL4，下芯片CHIP1的RDL3通過TSV被耦接到上芯片的RDL5。

信號(X1_S)可以通過RDL2而被施加，且信號(X2_S)可以通過RDL3而被施加。充當虛擬焊盤的再分布層RDL3可以被用作用于擴展的I/O焊盤。在一個例子中，信號(X2_S)可以表示當IO通過3DS擴展時增加的I/O端口的數(shù)目。也就是說，IO擴展可以表示帶寬和密度的擴展。

選擇單元(100_1)可以響應(yīng)選擇信號(Ldown_Hup或者Hdown_Lup)來選擇再分布層RDL2或者RDL3，并將被選中的RDL連接到I/O單元(200_1)。例如，如果再分布層RDL2被選擇單元(100_1)選中，再分布層RDL2的信號(X1_S)通過I/O單元(200_1)而被輸入和輸出。例如，如果再分布層RDL3被選擇單元(100_1)選中，再分布層RDL3的信號通過I/O單元(200_1)而被輸入和輸出。也就是，圖6的實施例說明了選擇單元(100_1,100_2)控制I/O單元(200_1,200_2)和I/O節(jié)點之間的連接。

I/O單元(200_1)可以包括接收器RX和收發(fā)器TX。通過收發(fā)器TX接收的信號可以被施加至再分布層RDL2或者RDL3。或者，從再分布層RDL2或者RDL3產(chǎn)生的信號可以通過接收器RX而被輸出到例如DRAM的內(nèi)部。

選擇信號發(fā)生器(300_1)可以產(chǎn)生選擇信號(Ldown_Hup或者Hdown_Lup)，并將被產(chǎn)生的選擇信號輸出給選擇單元(100_1)。例如，如果低電平的選擇信號(Ldown_Hup)被施加，充當下線的再分布層RDL2的連接端子被選中。例如，如果高電平的選擇信號 (Ldown_Hup)被施加，充當上線的再分布層RDL3的連接端子被選中。

實施例的范圍和精神不局限于此。如果選擇信號發(fā)生器(300_1)產(chǎn)生選擇信號(Hdown_Lup)，根據(jù)選擇信號(Hdown_Lup)的邏輯電平，相反的路徑可以被選中。

選擇單元(100_2)可以響應(yīng)選擇信號(Ldown_Hup或者Hdown_Lup)來選擇再分布層RDL4或者RDL5，并將被選中的RDL耦接到I/O單元(200_2)。例如，如果再分布層RDL4被選擇單元(100_2)選中，再分布層RDL4的信號通過I/O單元(200_2)而被輸入和輸出。例如，如果充當虛擬線的再分布層RDL5被選擇單元(100_2)選中，再分布層RDL5的信號通過I/O單元(200_2)而被輸入和輸出。

I/O單元(200_2)可以包括接收器RX和收發(fā)器TX。通過收發(fā)器TX接收的信號被施加至再分布層RDL4或者RDL5?；蛘撸瑥脑俜植紝覴DL4或者RDL5產(chǎn)生的信號可以通過接收器RX而被輸出到DRAM的內(nèi)部。

選擇信號發(fā)生器(300_2)可以產(chǎn)生選擇信號(Ldown_Hup或者Hdown_Lup)，并將被產(chǎn)生的選擇信號輸出給選擇單元(100_2)。例如，如果低電平的選擇信號(Ldown_Hup)被施加，充當下線的再分布層RDL4的連接端子被選中。例如，如果高電平的選擇信號(Ldown_Hup)被施加，充當上線的再分布層RDL5的連接端子被選中。

實施例的范圍和精神不局限于此。如果選擇信號發(fā)生單元(300_2)產(chǎn)生選擇信號(Hdown_Lup)，根據(jù)選擇信號(Hdown_Lup)的邏輯電平，相反的路徑可以被選中。

圖6的實施例選擇充當下線的再分布層RDL2，并輸入信號給I/O單元(300_1)及從I/O單元(300_1)輸出信號。在這個例子中，選擇單元(100_2)選擇充當上線的再分布層RDL5，并輸入信號給I/O單元(300_2)及從I/O單元(300_2)輸出信號。例如，上芯片CHIP2的再分布層RDL5可以通過TSV而被耦接到下芯片CHIP1的再分布層RDL3。

如上所述，實施例堆疊下芯片CHIP1和上芯片CHIP2，并通過選擇單元選擇線路徑，以使得位于相同的焊盤位置的上焊盤和下焊盤相互不沖突、重疊或者交叉，而導致芯片容量(密度)的增加。

圖7的實施例可以包括再分布層(RDL2，RDL3)、I/O單元400、選擇單元410和選擇信號發(fā)生單元500。

在一個例子中，再分布層RDL3可以被用作虛擬線，且信號(X1_S)可以通過再分布層RDL2而被施加。I/O單元400可以包括接收器(RX1，RX2)和收發(fā)器(TX1和TX2)。

選擇單元410可以響應(yīng)選擇信號(Ldown_Hup或者Hdown_Lup)來選擇性地控制再分布層(RDL2，RDL3)、接收器(RX1，RX2)和收發(fā)器(TX1，TX2)之間的連接。例如，圖7的實施例允許選擇單元410選擇性地控制下收發(fā)器和下接收器對(RX1，TX1)或者上收發(fā)器和上接收器對(RX2，TX2)。

例如，如果再分布層RDL2被選擇單元410選中，再分布層RDL2的信號(X1_S)通過下接收器RX1和收發(fā)器TX1而被輸入和輸出。例如，如果再分布層RDL3被選擇單元410選中，再分布層RDL3的信號通過上接收器RX2和上收發(fā)器TX2而被輸入和輸出。再分布層RDL3的信號通過上接收器RX2和上收發(fā)器TX2而被輸入和輸出。因此，I/O單元400通過收發(fā)器TX1或者TX2來接收信號，并通過接收器RX1或者RX2將信號輸出到DRAM的內(nèi)部。

選擇信號發(fā)生單元500可以產(chǎn)生選擇信號(Ldown_Hup或者Hdown_Lup)，并將被產(chǎn)生的選擇信號輸出給選擇單元410。例如，如果低電平的選擇信號(Ldown_Hup)被施加，充當下線的再分布層RDL2被耦接到收發(fā)器TX1和接收器RX1。例如，如果高電平的選擇信號(Ldown_Hup)被施加，充當上線的再分布層RDL3被耦接到收發(fā)器TX2和接收器RX2。

實施例的范圍和精神不局限于此。如果選擇信號發(fā)生單元500產(chǎn)生選擇信號(Hdown_Lup)，根據(jù)選擇信號(Hdown_Lup)的邏輯電平，相反的路徑可以被選擇。

圖8的實施例說明了以堆疊下芯片CHIP1和上芯片CHIP2來通過TSV而耦接至下芯片CHIP1的上芯片CHIP2。

圖8的實施例可以包括再分布層(RDL2～RDL5)、輸入單元(400_1,400_2)、選擇單元(410_1,410_2)和選擇信號發(fā)生單元(500_1,500_2)。

如果下芯片CHIP1的再分布層RDL2通過TSV而被耦接到上芯片CHIP2的再分布層RDL4，則TSV線可能與再分布層(RDL2，RDL4)相沖突、重疊或者交叉。因此，一個實施例可以說明再分布層RDL2不被耦接到再分布層RDL4，而再分布層RDL3通過TSV而被耦接到再分布層RDL5。

信號(X2_S)可以通過再分布層RDL3而被接收，且信號(X1_S)可以通過再分布層RDL2而被接收。輸入單元(400_1)可以包括接收器(RX1,RX2)和收發(fā)器(TX1,TX2)

選擇單元(410_1)可以響應(yīng)選擇信號(Ldown_Hup或者Hdown_Lup)而選擇性地控制再分布層(RDL2,RDL3)、接收器(RX1,RX2)和收發(fā)器(TX1,TX2)之間的連接。例如，圖8的實施例允許選擇單元(410_1)選擇性地控制I/O單元(400_1)的下收發(fā)器和下接收器對(TX1，RX1)或者上收發(fā)器和上接收器對(TX2，RX2)。

例如，如果再分布層RDL2被選擇單元(410_1)選中，再分布層RDL2的信號(X1_S)通過下接收器RX1和下收發(fā)器TX1而被輸入和輸出。例如，如果再分布層RDL3被選擇單元(410_1)選中，再分布層RDL3的信號通過上接收器RX2和上收發(fā)器TX2而被輸入和輸出。因此，I/O單元(400_1)可以通過收發(fā)器TX1或者TX2接收信號，且可以通過接收器RX1和RX2來將信號輸出到例如DRAM的內(nèi)部。

選擇信號發(fā)生單元(500_1)可以產(chǎn)生選擇信號(Ldown_Hup或者Hdown_Lup)并將被產(chǎn)生的選擇信號輸出給選擇單元(410_1)。例如，如果低電平的選擇信號(Ldown_Hup)被施加，充當下線的再分布層RDL2被耦接到收發(fā)器TX1和接收器RX1。例如，如果高電平的選擇信號(Ldown_Hup)被施加，充當上線的再分布層RDL3被耦接到收發(fā)器TX2和接收器RX2。

I/O單元(400_2)可以包括選擇單元(410_2)、接收器(RX3,RX4)和收發(fā)器(TX3,TX4)。

選擇單元(410_2)可以響應(yīng)選擇信號(Ldown_Hup或者Hdown_Lup)來選擇性地控制再分布層(RDL4,RDL5)、接收器(RX3,RX4)和收發(fā)器(TX3,TX4)之間的連接。例如，圖8的實施例允許選擇單元(410_2)選擇性地控制I/O單元(400_2)的下收發(fā)器和下接收器對(TX3,RX3)或者上收發(fā)器和上接收器對(TX4,RX4)。

例如，如果再分布層RDL4被選擇單元(410_2)選中，再分布層RDL4的信號通過下接收器RX3和下收發(fā)器TX3而被輸入和輸出。例如，如果再分布層RDL5被選擇單元(410_2)選中，再分布層RDL5的信號通過上接收器RX4和上收發(fā)器TX4而被輸入和輸出。因此，I/O單元(400_2)可以通過收發(fā)器TX3或者TX4來接收信號，并通過接收器RX3或者RX4將信號輸出到DRAM的內(nèi)部。

選擇信號發(fā)生單元(500_2)可以產(chǎn)生選擇信號(Ldown_Hup或者Hdown_Lup)，并將被產(chǎn)生的選擇信號輸出給選擇單元(410_2)。例如，如果低電平的選擇信號(Ldown_Hup)被施加，充當下線的再分布層RDL4被耦接到收發(fā)器TX3和接收器RX3。例如，如果高電平的選擇信號(Ldown_Hup)被施加，充當上線的再分布層RDL5被耦接到收發(fā)器TX4和接收器RX4。

實施例的范圍和精神不局限于此。如果選擇信號發(fā)生單元(500_1,500_2)產(chǎn)生選擇信號(Hdown_Lup)，根據(jù)選擇信號(Hdown_Lup)的邏輯電平，相反的路徑可以被選擇。

圖8的實施例可以允許選擇單元(410_1)選擇充當下線的再分布層RDL2以使得信號通過接收器RX1和收發(fā)器TX1而被輸入和輸出。在一個例子中，選擇單元(410_2)選 擇充當上線的再分布層RDL5以使得信號通過接收器RX4和收發(fā)器TX4而被輸入和輸出。在一個例子中，上芯片CHIP2的再分布層RDL5通過TSV而被耦接到下芯片CHIP1的再分布層RDL3。

圖9到11是說明圖5到8中說明的選擇信號發(fā)生單元(300,300_1,300_2,500,500_1,500_2)的例示的電路圖。

圖9的實施例可以被應(yīng)用到單芯片結(jié)構(gòu)，例如，圖5的選擇信號發(fā)生單元300或者圖7的選擇信號發(fā)生單元500。圖9的實施例可以被應(yīng)用到圖5的選擇信號發(fā)生單元300，且其描述將在下文中描述。

選擇信號發(fā)生單元300可以包括電源線PL1、焊盤PAD5和選擇信號驅(qū)動單元600。在一個例子中，電源線PL1可以提供電壓，通過該電壓一信號具有高電平(即，即，H)(例如，電源電壓(VDDx)電平)。焊盤PAD5可以維持浮置狀態(tài)(即，未知)。

選擇信號驅(qū)動單元600可以響應(yīng)焊盤PAD5的輸出信號和上電信號PWR來控制選擇信號(Ldown_Hup)的邏輯電平。選擇信號驅(qū)動單元600可以包括PMOS晶體管P1(即，充當上拉驅(qū)動元件)、NMOS晶體管N1(即，充當下拉驅(qū)動元件)和反相器(IV1,IV2)。

例如，如果上電信號PWR處于低電平(即，L)，PMOS晶體管P1被導通使得節(jié)點ND1被高電平預(yù)充電。在這個例子中，如果節(jié)點ND1處于高電平，NMOS晶體管N1被導通使得反相器IV1的輸入信號處于低電平。因此，選擇信號(Ldown_Hup)通過反相器(IV1,IV2)而變成處于低電平。也就是說，當存儲器被初始化時，初始值通過內(nèi)部上電信號PWR而被儲存。

在這個例子中，選擇單元100可以選擇下部的再分布層RDL2和I/O單元200。例如，如果上電信號PWR處于高電平(即，H)，PMOS晶體管P1被關(guān)斷。

圖10的實施例可以被應(yīng)用到堆疊芯片結(jié)構(gòu)，例如圖6的選擇信號發(fā)生單元(300_1,300_2)或者圖8的選擇信號發(fā)生單元(500_1,500_2)。圖10的實施例可以被應(yīng)用到，例如圖6的選擇信號發(fā)生單元(300_1,300_2)，且對其的描述將在下文中被描述。

選擇信號發(fā)生單元(300_1,300_2)可以是通過堆疊下芯片CHIP1和上芯片CHIP2形成的堆疊芯片結(jié)構(gòu)。選擇信號發(fā)生單元(300_1,300_2)可以包括電源線(PL1,PL2)、焊盤(PAD5,PAD6)和選擇信號驅(qū)動單元(600_1,600_2)。在一個例子中，電源線PL1可以提供電壓，通過該電壓，信號具有高電平(即，H)(例如，電源電壓(VDDx)電平)。焊盤PAD5可以維持浮置狀態(tài)(即，未知)。

選擇信號驅(qū)動單元(600_1)可以響應(yīng)焊盤PAD5的輸出信號和上電信號PWR來控制選擇信號(Ldown_Hup)的邏輯電平。選擇信號驅(qū)動單元(600_1)可以包括充當上拉驅(qū)動元件的PMOS晶體管P1、充當下拉驅(qū)動元件的NMOS晶體管N1以及反相器(IV1,IV2)。

例如，如果上電信號PWR處于低電平(即，L)，PMOS晶體管P1被導通以使得節(jié)點ND1被高電平預(yù)充電。在一個例子中，如果節(jié)點ND1處于高電平，則NMOS晶體管N1被導通以使得反相器IV1的輸入信號處于低電平。結(jié)果，選擇信號(Ldown_Hup)通過反相器(IV1,IV2)而變成處于低電平。在一個例子中，選擇單元(100_1)可以選擇下部的再分布層RDL2和I/O單元(200_1)。

例如，如果上電信號PWR處于高電平(即，H)，PMOS晶體管被關(guān)斷。在一個例子中，焊盤PAD5處于浮置狀態(tài)以使得選擇信號(Ldown_Hup)保持處于低電平。

電源線PL2被形成在上芯片CHIP2中且通過TSV而被耦接到位于下芯片CHIP1中的電源線PL1。電源線PL2被耦接到電源線PL1以使得電源線PL2能夠提供具有高電平(即，H)的電壓(例如，電源電壓(VDDx)電平)。焊盤PAD6被形成在上芯片CHIP2中，且通過TSV而被耦接到位于下芯片CHIP中的電源線PL1。

選擇信號驅(qū)動單元(600_2)可以響應(yīng)焊盤PAD6的輸出信號和上電信號PWR來控制選擇信號(Ldown_Hup)的邏輯電平。選擇信號驅(qū)動單元(600_2)可以包括充當上拉驅(qū)動元件的PMOS晶體管P2、充當下拉驅(qū)動元件的NMOS晶體管N2以及反相器(IV3,IV4)。

例如，如果上電信號PWR處于低電平(即，L)，PMOS晶體管P2被導通以使得節(jié)點ND2被高電平預(yù)充電。在一個例子中，如果節(jié)點ND2處于高電平，NMOS晶體管N2被導通以使得反相器IV3的輸入信號處于低電平。結(jié)果，選擇信號(Ldown_Hup)通過反相器(IV3,IV4)而變成處于低電平。

此后，如果上電信號PWR轉(zhuǎn)變到高電平(即，H)，PMOS晶體管P2被關(guān)斷。從電源線PL1接收的高電平信號通過TSV和焊盤PAD6而被施加至選擇信號驅(qū)動單元(600_2)。

結(jié)果，反相器IV3的輸入信號處于高電平以使得選擇信號(Ldown_Hup)轉(zhuǎn)變到高電平。在一個例子中，節(jié)點ND2處于低電平以使得NMOS晶體管N2被關(guān)斷。例如，選擇單元(100_2)可以選擇上部的再分布層RDL5和I/O單元(200_2)。

圖11的實施例可以說明一個例子，該例子中具有與圖10的實施例相反的邏輯電平的選擇信號(Hdown_Lup)被輸出。

選擇信號發(fā)生單元(300_1,300_2)可以是通過堆疊下芯片CHIP1和上芯片CHIP2 形成的堆疊芯片結(jié)構(gòu)。選擇信號發(fā)生單元(300_1,300_2)可以包括電源線(PL1,PL2)、焊盤(PAD5,PAD6)以及選擇信號驅(qū)動單元(600_3,600_4)。

在一個例子中，電源線PL1可以提供電壓(例如地電壓(VSSx)電平)，通過該電壓信號具有低電平(即，L)(例如，接地電壓(VSSx)電平)。焊盤PAD5可以維持浮置狀態(tài)。

選擇信號驅(qū)動單元(600_3)可以響應(yīng)焊盤PAD5的輸出信號和上電信號(PWR_B)來控制選擇信號(Hdown_Lup)的邏輯電平。在一個例子中，上電信號(PWR_B)是上電信號PWR的反相信號。選擇信號驅(qū)動單元(600_3)可以包括充當上拉驅(qū)動元件的PMOS晶體管P3、充當下拉驅(qū)動元件的NMOS晶體管N3以及反相器(IV5,IV6)。

例如，如果上電信號(PWR_B)處于高電平(即，H)，NMOS晶體管N3被導通以使得節(jié)點ND1被低電平預(yù)充電。在一個例子中，如果節(jié)點ND1處于低電平，PMOS晶體管P3被導通以使得反相器IV5的輸入信號處于高電平。結(jié)果，選擇信號(Hdown_Lup)通過反相器(IV5,IV6)而處于高電平。在一個例子中，選擇單元(100_1)可以選擇下部的再分布層RDL2和I/O單元(200_1)(即，見圖6)。

如果上電信號PWR處于低電平(即，L)，NMOS晶體管N3被關(guān)斷。在一個例子中，由于焊盤PAD5處于浮置狀態(tài)，選擇信號(Hdown_Lup)保持在高電平。

電源線PL2被形成在上芯片CHIP2中，且通過TSV而被耦接到位于下芯片CHIP1中的電源線PL1。因此，電源線PL2被耦接到電源線PL1以使得電源線PL2能夠提供具有低電平(例如接地電壓(VSSx)電平)的電壓。焊盤PAD6被形成在上芯片CHIP2中，且通過TSV而被耦接到位于下芯片CHIP1中的電源線PL1。

選擇電源驅(qū)動單元(600_4)可以響應(yīng)焊盤PAD6的輸出信號和上電信號(PWR_B)來控制選擇信號(Hdown_Lup)的邏輯電平。選擇信號驅(qū)動單元(600_4)可以包括充當上拉驅(qū)動元件的PMOS晶體管P4、充當下拉驅(qū)動元件的NMOS晶體管N4以及反相器(IV7,IV8)。

例如，如果上電信號(PWR_B)處于高電平，NMOS晶體管N4被導通以使得節(jié)點ND2被低電平預(yù)充電。在一個例子中，如果節(jié)點ND2處于低電平，PMOS晶體管P4被導通以使得反相器IV7的輸入信號處于高電平。結(jié)果，選擇信號(Hdown_Lup)通過反相器(IV7,IV8)而變成處于高電平。

此后，如果上電信號(PWR_B)轉(zhuǎn)變到低電平，NMOS晶體管P4被關(guān)斷。從電源線PL1接收的低電平信號通過TSV和焊盤PAD6而被施加至選擇信號驅(qū)動單元(600_4)。

結(jié)果，反相器IV7的輸入信號處于低電平以使得選擇信號(Hdown_Lup)轉(zhuǎn)變到低電平。在一個例子中，節(jié)點ND2處于高電平以使得PMOS晶體管P4被關(guān)斷。這里，選擇單元(100_2)可以選擇上部的再分布層RDL5和I/O單元(200_2)。

從上述的描述中可以明顯地看出，根據(jù)各種實施例的半導體器件可以具有以下效果。

根據(jù)各種實施例的半導體器件可以通過控制信號來控制焊盤連接路徑，且可以阻止用于再排布層的焊盤線層與TSV線層相沖突、與TSV線層相重疊，或者在某些實施例中與TSV線層相交叉。

根據(jù)實施例的半導體器件可以通過邏輯控制來控制焊盤連接路徑，且可以在具有RDL的3DS存儲器中使用相同的掩模。

上面討論的半導體器件(見圖1-11)在存儲器件、處理器和計算機系統(tǒng)的設(shè)計中尤其有用。例如，參見圖12，使用根據(jù)各種實施例的半導體器件的系統(tǒng)的方框圖被說明，且一般地用附圖標記1000標出。系統(tǒng)1000可以包括1個或者多個處理器或中央處理單元(“CPU”)1100。CPU 1100可以獨立地使用或者與其他CPU聯(lián)合使用。雖然CPU 1100主要用單數(shù)來提及，所屬領(lǐng)域的技術(shù)人員應(yīng)當明白具有任意數(shù)目的物理或邏輯CPU的系統(tǒng)可以被實現(xiàn)。

芯片組1150可以被可操作地耦接到CPU 1100。芯片組1150是CPU 1100和系統(tǒng)1000的其他部件之間的信號的通信路徑，系統(tǒng)1000的其他部件可以包括存儲器控制器1200、輸入/輸出(“I/O”)總線1250和盤驅(qū)動控制器1300。根據(jù)系統(tǒng)的配置，多個不同信號中的任意一個可以通過芯片組1150而被傳送，且所屬領(lǐng)域的技術(shù)人員將理解，通過系統(tǒng)1000的信號的路徑可以輕松地調(diào)整，而不改變系統(tǒng)的基本性質(zhì)。

如上所述，存儲器控制器1200可以被可操作地耦接到芯片組1150。存儲器控制器1200可以包括上面參照圖1-11討論的半導體器件中的至少一種。因此，存儲器控制器1200可以經(jīng)由芯片組1150接收由CPU 1100提供的請求。在備用實施例中，存儲器控制器1200可以被集成到芯片組1150中。存儲器控制器1200可以被可操作地耦接到一個或者多個存儲器件1350。在一個實施例中，存儲器件1350可以包括上面關(guān)聯(lián)圖1-11討論的半導體器件中的至少一種，存儲器件1350可以包括用來限定多個存儲器單元的多個字線和多個位線。存儲器件1350可以是多個工業(yè)標準存儲器類型中的任意一種，包括并不限制為：單列直插式存儲模塊(“SIMM”)和雙列直插存儲模塊(“DIMM”)。再者，存儲器件1350可以通過既儲存指令又儲存數(shù)據(jù)來促進外部數(shù)據(jù)儲存設(shè)備的安全移除。

芯片組1150還可以被耦接到I/O總線1250。I/O總線1250可以充當從芯片組1150到I/O設(shè)備1410、1420和1430的信號的通信路徑。I/O設(shè)備1410、1420和1430可以包括鼠標1410、視頻顯示器1420或者鍵盤1430。I/O總線1250可以使用多種通信協(xié)議中的任意一種來與I/O設(shè)備1410、1420和1430通信。再者，I/O總線1250可以被集成到芯片組1150中。

盤驅(qū)動控制器1300還可以被可操作地耦接到芯片組1150。盤驅(qū)動控制器1300可以充當芯片組1150和一個或者多個內(nèi)部盤驅(qū)動1450之間的通信路徑。內(nèi)部盤驅(qū)動1450可以通過既儲存指令又儲存數(shù)據(jù)來促進外部數(shù)據(jù)儲存設(shè)備的安全移除。盤驅(qū)動控制器1300和內(nèi)部盤驅(qū)動1450可以使用幾乎任意類型的通信協(xié)議(包括所有上面對于I/O總線1250提到的)來相互通信或者與芯片組1150通信。

重要的是注意，上面關(guān)聯(lián)圖12描述的系統(tǒng)1000僅僅是使用上面關(guān)聯(lián)圖1-11描述的半導體器件的系統(tǒng)的一個例子。在備用實施例中，比如蜂窩電話或者數(shù)字相機，部件可以與圖12中說明的實施例不同。

本領(lǐng)域的技術(shù)人員將理解，在不背離本發(fā)明的精神和基本特性的情況下，除了這里所陳述的，實施例還可以以其他特定的方法實施。因此，上面的實施例的各方面都被理解為解釋性的而非限制性的。在所附權(quán)利要求書中意指和等同范圍內(nèi)出現(xiàn)的各種改變都確定為被包括于其中。此外，對于本領(lǐng)域的技術(shù)人員明顯的是，在所附權(quán)利要求書中相互未明確地引用的權(quán)利要求可以組合出現(xiàn)作為實施例、或者通過本申請?zhí)峤恢蟮暮罄m(xù)修改作為新的權(quán)利要求而被包括。

盡管若干符合本發(fā)明的多個說明性的實施例已經(jīng)被描述，應(yīng)當明白本領(lǐng)域的技術(shù)人員可以設(shè)計許多其他的修正和實施例，它們將落入本發(fā)明的原則的精神和范圍之內(nèi)。尤其地，在本公開、附圖和所附權(quán)利要求的范圍內(nèi)的組成部分和/或設(shè)置上的大量的改變和修正是可能的。除了組成部分和/或設(shè)置上的改變和修正外，可替代用途也將對于本領(lǐng)域的技術(shù)人員是明顯的。

通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g(shù)方案。

技術(shù)方案1.一種半導體器件，包括：

第一再分布層，被配置用來允許第一信號通過所述第一再分布層輸入和輸出；

第二再分布層，被配置用來允許第二信號通過所述第二再分布層輸入和輸出；

第一輸入/輸出I/O單元，被配置用來使所述第一信號或者所述第二信號通過所述第一I/O單元來輸入和輸出；

第一選擇單元，被配置用來響應(yīng)第一選擇信號的邏輯電平以選擇性地耦接所述第一再分布層、所述第二再分布層和所述第一I/O單元之間的連接；以及

第一選擇信號發(fā)生單元，被配置用來產(chǎn)生所述第一選擇信號。

技術(shù)方案2.根據(jù)技術(shù)方案1所述的半導體器件，其中，當所述第一選擇信號處于第一邏輯電平時，所述第一選擇單元選擇第一再分布層，而當?shù)诙x擇信號處于與所述第一邏輯電平不同的第二邏輯電平時，所述第一選擇單元選擇第二再分布層。

技術(shù)方案3.根據(jù)技術(shù)方案1所述的半導體器件，其中，所述第一I/O單元包括：

第一接收器，被配置用來輸出從所述第一選擇單元接收的信號；

第一收發(fā)器，被配置用來將外部輸入信號輸出給所述第一選擇單元。

技術(shù)方案4.根據(jù)技術(shù)方案1所述的半導體器件，其中，所述第一I/O單元包括：

第二收發(fā)器和第二接收器，被配置用來輸入/輸出從所述第一選擇單元接收的所述第一再分布層的所述第一信號；以及

第三收發(fā)器和第三接收器，被配置用來輸入/輸出從所述第一選擇單元接收的所述第二再分布層的所述第二信號。

技術(shù)方案5.根據(jù)技術(shù)方案1所述的半導體器件，其中，所述第一選擇信號發(fā)生單元包括：

第一電源線，被配置用來提供電源電壓；

第一焊盤，被配置用來提供浮置狀態(tài)；以及

第一選擇信號驅(qū)動單元，被配置用來響應(yīng)所述第一焊盤的信號和上電信號以驅(qū)動所述第一選擇信號。

技術(shù)方案6.根據(jù)技術(shù)方案5所述的半導體器件，其中，所述第一選擇信號驅(qū)動單元包括：

第一上拉驅(qū)動元件，被耦接在電源電壓端子與第一節(jié)點之間，且被配置用于被所述上電信號控制；

第一下拉驅(qū)動元件，被耦接在所述第一焊盤的輸出端子與接地電壓端子之間，且包括被耦接到所述第一節(jié)點的柵極端子；

第一反相器，被耦接在所述第一焊盤的輸出端子與所述第一節(jié)點之間；以及

第二反相器，被配置用來通過使所述第一節(jié)點的輸出信號反相來輸出所述第一選擇信號。

技術(shù)方案7.根據(jù)技術(shù)方案5所述的半導體器件，其中，當所述上電信號處于低電平時，所述第一選擇信號驅(qū)動單元輸出低電平的所述第一選擇信號，且當所述上電信號轉(zhuǎn)變到高電平時，所述第一選擇信號驅(qū)動單元維持低電平的所述第一選擇信號。

技術(shù)方案8.根據(jù)技術(shù)方案1所述的半導體器件，其中，所述第一選擇信號發(fā)生單元包括：

第二電源線，被配置用來提供接地電壓；

第二焊盤，被配置用來提供浮置狀態(tài)；以及

第二選擇信號驅(qū)動單元，被配置用來響應(yīng)所述第二焊盤的信號和上電信號的反相信號以驅(qū)動所述第一選擇信號。

技術(shù)方案9.根據(jù)技術(shù)方案8所述的半導體器件，其中，所述第二選擇信號驅(qū)動單元包括：

第二上拉驅(qū)動元件，被耦接在電源電壓端子與所述第二焊盤的輸出端子之間，且被配置用于被第二節(jié)點的輸出信號控制；

第二下拉驅(qū)動元件，被耦接在所述第二節(jié)點的輸出端子與接地電壓端子之間，且被配置用來通過柵極端子來接收所述上電信號的反相信號；

第三反相器，被耦接在所述第二焊盤的輸出端子與所述第二節(jié)點之間；以及

第四反相器，被配置用來通過將所述第二節(jié)點的輸出信號反相以輸出所述第一選擇信號。

技術(shù)方案10.根據(jù)技術(shù)方案8所述的半導體器件，其中，當所述上電信號的反相信號處于高電平時，所述第二選擇信號驅(qū)動單元輸出高電平的所述第一選擇信號，當所述上電信號的反相信號轉(zhuǎn)變到低電平時，所述第二選擇信號驅(qū)動單元將所述第一選擇信號維持在高電平。

技術(shù)方案11.根據(jù)技術(shù)方案1所述的半導體器件，還包括：

第三再分布層，被配置用來允許第三信號通過所述第三再分布層輸入和輸出；

第四再分布層，被配置用來允許第四信號通過所述第四再分布層輸入和輸出，且通過硅通孔TSV而被耦接到所述第二再分布層；

第二輸入/輸出I/O單元，被配置用來使所述第三信號或者所述第四信號通過所述第二I/O單元以輸入和輸出；

第二選擇單元，被配置用來響應(yīng)第二選擇信號的邏輯電平以選擇性地耦接所述第三 再分布層、所述第四再分布層以及所述第二I/O單元的輸入/輸出I/O節(jié)點；以及

第二選擇信號發(fā)生單元，被配置用來產(chǎn)生所述第二選擇信號。

技術(shù)方案12.根據(jù)技術(shù)方案11所述的半導體器件，其中，當所述第二選擇信號處于第一電平時，所述第二選擇單元選擇第三再分布層，而當所述第二選擇信號處于與所述第一邏輯電平不同的第二電平時，所述第二選擇單元選擇第四再分布層。

技術(shù)方案13.根據(jù)技術(shù)方案11所述的半導體器件，其中，所述第二I/O單元包括：

第四接收器，被配置用來輸出從所述第二選擇單元接收的信號；以及

第四收發(fā)器，被配置用來將外部輸入信號輸出給所述第二選擇單元。

技術(shù)方案14.根據(jù)技術(shù)方案11所述的半導體器件，其中，所述第二I/O單元包括：

第五收發(fā)器和第五接收器，被配置用來輸入/輸出從所述第二選擇單元接收的所述第三再分布層的所述第三信號；以及

第六收發(fā)器和第六接收器，被配置用來輸入/輸出從所述第二選擇單元接收的所述第四再分布層的所述第四信號。

技術(shù)方案15.根據(jù)技術(shù)方案11所述的半導體器件，其中，所述第二選擇信號發(fā)生單元包括：

第三電源線，通過硅通孔TSV而被耦接到所述第一選擇信號發(fā)生單元的第一電源線；

第三焊盤，通過所述TSV而被耦接到所述第一電源線；以及

第三選擇信號驅(qū)動單元，被配置用來響應(yīng)所述第三焊盤的信號和上電信號以驅(qū)動所述第二選擇信號。

技術(shù)方案16.根據(jù)技術(shù)方案15所述的半導體器件，其中，所述第三選擇信號驅(qū)動單元包括：

第三上拉驅(qū)動元件，被耦接在電源電壓端子與第三節(jié)點之間，且被配置用來被所述上電信號控制；

第三下拉驅(qū)動元件，被耦接在所述第三焊盤的輸出端子與接地電壓端子之間，且包括耦接到所述第三節(jié)點的柵極端子；

第五反相器，被耦接在所述第三焊盤的輸出端子與所述第三節(jié)點之間；以及

第六反相器，被配置用來通過將所述第三節(jié)點的輸出信號反相以輸出所述第二選擇信號。

技術(shù)方案17.根據(jù)技術(shù)方案15所述的半導體器件，其中，當所述上電信號處于低電平時，所述第三選擇信號驅(qū)動單元輸出低電平的所述第二選擇信號，而當所述上電信號轉(zhuǎn)變到高電平時，所述第三選擇信號驅(qū)動單元響應(yīng)從所述第三焊盤接收的信號來使所述第二選擇信號轉(zhuǎn)變到高電平。

技術(shù)方案18.根據(jù)技術(shù)方案15所述的半導體器件，其中，所述第三選擇信號驅(qū)動單元包括：

第四上拉驅(qū)動元件，被耦接在電源電壓端子與所述第三焊盤的輸出端子之間，并被配置用來被第四節(jié)點的輸出信號控制；

第四下拉驅(qū)動元件，被耦接在所述第四節(jié)點與接地電壓端子之間，并被配置用來通過柵極端子接收所述上電信號的反相信號；

第七反相器，被耦接在所述第三焊盤的輸出端子與所述第四節(jié)點之間；以及

第八反相器，被配置用來通過將所述第四節(jié)點的輸出信號反相以輸出所述第二選擇信號。

技術(shù)方案19.根據(jù)技術(shù)方案14所述的半導體器件，其中，當所述上電信號的反相信號處于高電平時，所述第三選擇信號驅(qū)動單元輸出高電平的所述第二選擇信號，且當所述上電信號的所述反相信號轉(zhuǎn)變到低電平時，所述第三選擇信號驅(qū)動單元響應(yīng)從所述第三焊盤接收的信號來將所述第二選擇信號轉(zhuǎn)變到低電平。

技術(shù)方案20.根據(jù)技術(shù)方案11所述的半導體器件，其中，所述硅通孔TSV被配置用來將形成在下芯片中的所述第二再分布層耦接到形成在上芯片中的所述第四再分布層。