本公開涉及半導體領域，具體地，涉及豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

背景技術：

在水平型器件如金屬氧化物半導體場效應晶體管(MOSFET)中，源極、柵極和漏極沿大致平行于襯底表面的方向布置。由于這種布置，水平型器件不易進一步縮小。與此不同，在豎直型器件中，源極、柵極和漏極沿大致垂直于襯底表面的方向布置。因此，相對于水平型器件，豎直型器件更容易縮小。

但是，對于豎直型器件，難以控制柵長，特別是對于單晶的溝道材料。另一方面，如果采用多晶的溝道材料，則相對于單晶材料，溝道電阻大大增加，從而難以堆疊多個豎直型器件，因為這會導致過高的電阻。

技術實現(xiàn)要素：

有鑒于此，本公開的目的至少部分地在于提供一種能夠很好地控制柵長的豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

根據(jù)本公開的一個方面，提供了一種半導體器件，包括：襯底；依次疊置在襯底上且彼此鄰接的第一源/漏層、溝道層和第二源/漏層，其中，溝道層包括與第一、第二源/漏層不同的半導體材料；以及繞溝道層的外周形成的柵堆疊。

根據(jù)本公開的另一方面，提供了一種制造半導體器件的方法，包括：在襯底上設置第一源/漏層；在第一源/漏層上外延生長溝道層；在溝道層上外延生長第二源/漏層；在第一源/漏層、溝道層和第二源/漏層中限定該半導體器件的有源區(qū)；以及繞溝道層的外周形成柵堆疊。

根據(jù)本公開的另一方面，提供了一種電子設備，包括由上述半導體器件形成的集成電路。

根據(jù)本公開的實施例，柵堆疊繞溝道層的外周形成且溝道形成于溝道層中，從而柵長由溝道層的厚度確定。溝道層例如可以通過外延生長來形成，從而其厚度可以很好地控制。因此，可以很好地控制柵長。溝道層的外周相對于第一、第二源/漏層的外周可以向內凹入，從而柵堆疊可以嵌入該凹入中，減少或甚至避免與源/漏區(qū)的交迭，有助于降低柵與源/漏之間的寄生電容。另外，溝道層可以是單晶半導體材料，可以具有高載流子遷移率和低泄漏電流，從而改善了器件性能。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中：

圖1～11示出了根據(jù)本公開實施例的制造半導體器件的流程的示意圖；以及

圖12～21示出了根據(jù)本公開另一實施例的制造半導體器件的流程的示意圖。

貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。

在附圖中示出了根據(jù)本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據(jù)實際所需可以另外設計具有不同形狀、大小、相對位置的區(qū)域/層。

在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調轉朝向時，該層/元件可以位于該另一層/元件“下”。

根據(jù)本公開實施例的豎直型半導體器件可以包括在襯底上依次疊置且彼此鄰接的第一源/漏層、溝道層和第二源/漏層。在第一源/漏層和第二源/漏層中可以形成器件的源/漏區(qū)，且在溝道層中可以形成器件的溝道區(qū)。分處于溝道區(qū)兩端的源/漏區(qū)之間可以通過溝道區(qū)形成導電通道。柵堆疊可以繞溝道層的外周形成。于是，柵長可以由溝道層自身的厚度來確定，而不是如常規(guī)技術中那樣依賴于耗時刻蝕來確定。溝道層例如可以通過外延生長來形成，從而其厚度可以很好地控制。因此，可以很好地控制柵長。溝道層的外周可以相對于第一、第二源/漏層的外周向內凹入。這樣，所形成的柵堆疊可以嵌于溝道層相對于第一、第二源/漏層的凹入中，減少或甚至避免與源/漏區(qū)的交迭，有助于降低柵與源/漏之間的寄生電容。

溝道層可以由單晶半導體材料構成，以改善器件性能。當然，第一、第二源/漏層也可以由單晶半導體材料構成。這種情況下，溝道層的單晶半導體材料與源/漏層的單晶半導體材料可以是共晶體。溝道層單晶半導體材料的電子或空穴遷移率可以大于第一、第二源/漏層的電子或空穴遷移率。另外，第一、第二源/漏層的禁帶寬度可以大于溝道層單晶半導體材料的禁帶寬度。

根據(jù)本公開的實施例，溝道層單晶半導體材料與第一、第二源/漏層可以具有相同的晶體結構。在這種情況下，第一、第二源/漏層在沒有應變的情況下的晶格常數(shù)可以大于溝道層單晶半導體材料在沒有應變的情況下的晶格常數(shù)。于是，溝道層單晶半導體材料的空穴遷移率可以大于其在沒有應變的情況下的空穴遷移率，或溝道層單晶半導體材料的輕空穴的有效質量可以小于其在沒有應變的情況下的輕空穴的有效質量，或溝道層單晶半導體材料的輕空穴的濃度可以大于其在沒有應變的情況下的輕空穴的濃度。備選地，第一、第二源/漏層在沒有應變的情況下的晶格常數(shù)可以小于溝道層單晶半導體材料在沒有應變的情況下的晶格常數(shù)。于是，溝道層單晶半導體材料的電子遷移率大于其在沒有應變的情況下的電子遷移率，或溝道層單晶半導體材料的電子的有效質量小于其在沒有應變的情況下的電子的有效質量。

根據(jù)本公開的實施例，對于源/漏區(qū)的摻雜可以部分地進入溝道層靠近第一源/漏層和第二源/漏層的端部。由此，在溝道層靠近第一源/漏層和第二源/漏層的端部形成摻雜分布，這有助于降低器件導通時源/漏區(qū)與溝道區(qū)之間的電阻，從而提升器件性能。

根據(jù)本公開的實施例，溝道層可以包括與第一、第二源/漏層不同的半導體材料。這樣，有利于對溝道層進行處理例如選擇性刻蝕，以使之相對于第一、第二源/漏層凹入。另外，第一源/漏層和第二源/漏層可以包括相同的半導體材料。

例如，第一源/漏層可以是半導體襯底自身。這種情況下，溝道層可以是在襯底上外延生長的半導體層，第二源/漏層可以是在溝道層上外延生長的半導體層。備選地，第一源/漏層可以是在襯底上外延生長的半導體層。這種情況下，溝道層可以是在第一源/漏層上外延生長的半導體層，第二源/漏層可以是在溝道層上外延生長的半導體層。

這種半導體器件例如可以如下制造。具體地，可以在襯底上設置第一源/漏層。如上所述，可以通過襯底自身或者通過在襯底上外延生長來設置第一源/漏層。接著，可以在第一源/漏層上外延生長溝道層，并可以在溝道層上外延生長第二源/漏層。在外延生長時，可以控制所生長的溝道層的厚度。

對于疊置的第一源/漏層、溝道層和第二源/漏層，可以在其中限定有源區(qū)。例如，可以將它們依次選擇性刻蝕為所需的形狀。通常，有源區(qū)可以呈柱狀(例如，圓柱狀)。為了便于在后繼工藝中連接第一源/漏層中形成的源/漏區(qū)，對第一源/漏層的刻蝕可以只針對第一源/漏層的上部，從而第一源/漏層的下部可以延伸超出其上部的外周。然后，可以繞溝道層的外周形成柵堆疊。

另外，可以使溝道層的外周相對于第一、第二源/漏層的外周向內凹入，以便限定容納柵堆疊的空間。例如，這可以通過選擇性刻蝕來實現(xiàn)。這種情況下，柵堆疊可以嵌入該凹入中。

在第一、第二源/漏層中可以形成源/漏區(qū)。例如，這可以通過對第一、第二源/漏層摻雜來實現(xiàn)。例如，可以進行離子注入、等離子體摻雜，或者在生長第一、第二源/漏層時原位摻雜。根據(jù)一有利實施例，可以在溝道層的外周相對于第一、第二源/漏層的外周形成的凹入中，形成犧牲柵，然后在第一、第二源/漏層的表面上形成摻雜劑源層，并通過例如退火使摻雜劑源層中的摻雜劑經(jīng)第一、第二源/漏層進入有源區(qū)中。犧牲柵可以阻止摻雜劑源層中的摻雜劑直接進入溝道層中。但是，可以有部分摻雜劑經(jīng)由第一、第二源/漏層而進入溝道層靠近第一源/漏層和第二源/漏層的端部。

本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。

圖1～11示出了根據(jù)本公開實施例的制造半導體器件的流程圖。

如圖1所示，提供襯底1001。該襯底1001可以是各種形式的襯底，包括但不限于體半導體材料襯底如體Si襯底、絕緣體上半導體(SOI)襯底、化合物半導體襯底如SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。

在襯底1001上，可以通過例如外延生長，依次形成溝道層1003和另一半導體層1005。例如，溝道層1003可以包括不同于襯底1001、半導體層1005的半導體材料如SiGe(Ge的原子百分比可以為約10-40％)，厚度為約10-100nm；半導體層1005可以包括與襯底1001相同的半導體材料如Si，厚度為約20-50nm。當然，本公開不限于此。例如，溝道層1003可以包括與襯底1001或半導體層1005相同的組分，但是組分含量不同的半導體材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要溝道層1003相對于之上的襯底1001以及之上的半導體層1005具備刻蝕選擇性。

接下來，可以限定器件的有源區(qū)。例如，這可以如下進行。具體地，如圖2(a)和2(b)(圖2(a)是截面圖，圖2(b)是俯視圖，其中的AA′線示出了截面的截取位置)所示，可以在圖1所示的襯底1001、溝道層1003和半導體層1005的疊層上形成光刻膠(未示出)，通過光刻(曝光和顯影)將光刻膠構圖為所需形狀(在該示例中，大致圓形)，并以構圖后的光刻膠為掩模，依次對半導體層1005、溝道層1003和襯底1001進行選擇性刻蝕如反應離子刻蝕(RIE)。刻蝕進行到襯底1001中，但并未進行到襯底1001的底面處。于是，刻蝕后半導體層1005、溝道層1003以及襯底1001的上部形成柱狀(在本示例中，圓柱狀)。RIE例如可以按大致垂直于襯底表面的方向進行，從而該柱狀也大致垂直于襯底表面。之后，可以去除光刻膠。

然后，如圖3所示，可以使溝道層1003的外周相對于襯底1001和半導體層1005的外周凹入(在該示例中，沿大致平行于襯底表面的橫向方向凹入)。例如，這可以通過相對于襯底1001和半導體層1005，進一步選擇性刻蝕溝道層1003來實現(xiàn)。或者，也可以使用數(shù)字刻蝕。例如，通過例如熱處理，使襯底1001、溝道層1003和半導體層1005的表面氧化，且然后去除它們各自的表面氧化層。在溝道層1003是SiGe且襯底1001和半導體層1005為Si的情況下，SiGe的氧化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除?？梢灾貜脱趸?去除氧化物的步驟，以實現(xiàn)所需的凹入。相比于選擇性刻蝕，這種方式可以更好地控制凹入的程度。

這樣，就限定了該半導體器件的有源區(qū)(刻蝕后的襯底1001的上部、溝道層1003和半導體層1005)。在該示例中，有源區(qū)大致呈柱狀。在有源區(qū)中，襯底1001的上部和半導體層1005的外周實質上對準，而溝道層1003的外周相對凹入。

當然，有源區(qū)的形狀不限于此，而是可以根據(jù)設計布局形成其他形狀。例如，在俯視圖中，有源區(qū)可以呈橢圓形、方形、矩形等。

在溝道層1003相對于襯底1001的上部和半導體層1005的外周而形成的凹入中，隨后將形成柵堆疊。為避免后繼處理對于溝道層1003造成影響或者在該凹入中留下不必要的材料從而影響后繼柵堆疊的形成，可以在該凹入中填充一材料層以占據(jù)柵堆疊的空間(因此，該材料層可以稱作“犧牲柵”)。例如，這可以通過在圖3所示的結構上淀積氮化物，然后對淀積的氮化物進行回蝕如RIE?？梢砸源笾麓怪庇谝r底表面的方向進行RIE，氮化物可僅留在凹入內，形成犧牲柵1007，如圖4所示。這種情況下，犧牲柵1007可以基本上填滿上述凹入。

接下來，可以在襯底1001和半導體層1005中形成源/漏區(qū)。這可以通過對襯底1001和半導體層1005進行摻雜來形成。例如，這可以如下進行。

具體地，如圖5所示，可以在圖4所示的結構上形成摻雜劑源層1009。例如，摻雜劑源層1009可以包括氧化物如氧化硅，其中含有摻雜劑。對于n型器件，可以包含n型摻雜劑；對于p型器件，可以包含p型摻雜劑。在此，摻雜劑源層1009可以是一薄膜，從而可以通過例如化學氣相淀積(CVD)或原子層淀積(ALD)等大致共形地淀積在圖4所示結構的表面上。

接著，如圖6所示，可以通過例如退火，使摻雜劑源層1009中包含的摻雜劑進入有源區(qū)中，從而在其中形成摻雜區(qū)，如圖中的陰影部分所示。更具體地，可以在襯底1001中形成源/漏區(qū)之一1011-1，且在半導體層1005中形成另一源/漏區(qū)1011-2。之后，可以去除摻雜劑源層1009。

另外，盡管有犧牲柵1007存在，但是摻雜劑也可以經(jīng)由襯底1001和半導體層1005而進入溝道層1003中，從而在溝道層1003的上下兩端處形成一定的摻雜分布，如圖中的橢圓虛線圈所示。這種摻雜分布可以降低器件導通時源漏區(qū)之間的電阻，從而提升器件性能。

在以上示例中，通過從摻雜劑源層向有源區(qū)中驅入(drive in)摻雜劑來形成源/漏區(qū)，但是本公開不限于此。例如，可以通過離子注入、等離子體摻雜(例如，沿著圖4中結構的表面進行共形摻雜)等方式，來形成源/漏區(qū)?；蛘撸谝陨辖Y合圖1描述的處理中，可以在襯底1001中形成阱區(qū)，然后在之上生長溝道層1003，接著在溝道層1003上生長半導體層1005上對其進行原位摻雜。在生長溝道層1003時，也可以對其進行原位摻雜，以便調節(jié)器件的閾值電壓(V_t)。

在該示例中，摻雜劑源層1009包括沿襯底1001的水平表面延伸的部分，從而襯底1001中形成的摻雜區(qū)延伸超出柱狀有源區(qū)的外周。這樣，在后繼工藝中可以容易地通過該摻雜區(qū)電連接到源/漏區(qū)1011-1。

可以在有源區(qū)周圍形成隔離層，以實現(xiàn)電隔離。例如，如圖7所示，可以在圖6所示的結構上淀積氧化物，并對其回蝕，以形成隔離層1013。在回蝕之前，可以對淀積的氧化物進行平坦化處理如化學機械拋光(CMP)或濺射。在此，隔離層1013的頂面可以靠近溝道層1003與襯底1001之間的界面。

在形成隔離層時，可以保留犧牲柵1007，以避免隔離層的材料進入要容納柵堆疊的上述凹入中。之后，可以去除犧牲柵1007，以釋放該凹入中的空間。例如，可以相對于隔離層1013(氧化物)以及半導體層1005(Si)和溝道層1003(SiGe)，選擇性刻蝕犧牲柵1007(氮化物)。

然后，如圖8所示，可以在凹入中形成柵堆疊。具體地，可以在圖7所示的結構(去除犧牲柵1007)上依次淀積柵介質層1015和柵導體層1017，并對所淀積的柵導體層1017(以及可選地柵介質層1015)進行回蝕，使其在凹入之外的部分的頂面不高于且優(yōu)選低于溝道層1003的頂面。例如，柵介質層1015可以包括高K柵介質如HfO₂；柵導體層1017可以包括金屬柵導體。另外，在柵介質層1015和柵導體層1017之間，還可以形成功函數(shù)調節(jié)層。在形成柵介質層1015之前，還可以形成例如氧化物的界面層。

這樣，柵堆疊可以嵌入到凹入中，從而與溝道層1003的整個高度相交迭。

另外，取決于隔離層1013的頂面位置，柵堆疊可能與下方的源/漏區(qū)1011-1存在一定的交迭(例如，在隔離層1013的頂面低于溝道層1003與襯底1001之間的界面的情況下)，這會增加柵與源/漏之間的寄生電容。因此，優(yōu)選地，隔離層1013的頂面不低于溝道層1003與襯底1001之間的界面。

接下來，可以對柵堆疊的形狀進行調整，以便于后繼互連制作。例如，如圖9所示，可以在圖8所示的結構上形成光刻膠1019。該光刻膠1019例如通過光刻構圖為覆蓋柵堆疊露于凹入之外的一部分(在該示例中，圖中左半部)，且露出柵堆疊露于凹入之外的另一部分(在該示例中，圖中右半邊)。

然后，如圖10所示，可以光刻膠1019為掩模，對柵導體層1017進行選擇性刻蝕如RIE。這樣，柵導體層1017除了留于凹入之內的部分之外，被光刻膠1019遮擋的部分得以保留。隨后，可以通過該部分來實現(xiàn)到柵堆疊的電連接。

根據(jù)另一實施例，也可以進一步對柵介質層1015進行選擇性刻蝕如RIE(圖中未示出)。之后，可以去除光刻膠1019。

然后，可以如圖11所示，在圖10所示的結構上形成層間電介質層1021。例如，可以淀積氧化物并對其進行平坦化如CMP來形成層間電介質層1021。在層間電介質層1021中，可以形成到源/漏區(qū)1011-1的接觸部1023-1、到源/漏區(qū)1011-2的接觸部1023-2以及到柵導體層1017的接觸部1023-3。這些接觸部可以通過在層間電介質層1021以及隔離層1013中刻蝕孔洞，并在其中填充導電材料如金屬來形成。

由于柵導體層1017延伸超出有源區(qū)外周，從而可以容易地形成它的接觸部1023-3。另外，由于襯底1001中的摻雜區(qū)延伸超出有源區(qū)之外且至少在其一部分上方并不存在柵導體層，從而可以容易地形成它的接觸部1023-1。

如圖11所示，根據(jù)該實施例的半導體器件包括沿豎直方向疊置的襯底1001、溝道層1003和半導體層1005。在襯底1001中形成了源/漏區(qū)1011-1，在半導體層1005中形成了源/漏區(qū)1011-2。溝道層1003橫向凹入，柵堆疊(1015/1017)繞溝道層1003的外周形成，且嵌于該凹入中。

圖12～21示出了根據(jù)本公開另一實施例的制造半導體器件的流程圖。以下，將主要描述本實施例與上述實施例的不同之處。

如圖12所示，提供襯底2001。關于襯底，可以參見以上結合圖1的描述。在此，同樣以體Si襯底為例進行描述。

在襯底2001上，可以通過例如外延生長，依次形成第一源/漏層2031、溝道層2003和第二源/漏層2005。例如，對于p型器件，第一源/漏層2031可以包括SiGe(Ge的原子百分比可以為約10-40％)，厚度為約20-50nm；溝道層2003可以包括Si，厚度為約10-100nm；第二源/漏層2005可以包括SiGe(Ge的原子百分比可以為約10-40％)，厚度為約20-50nm。SiGe在沒有應變的情況下的晶格常數(shù)大于Si在沒有應變的情況下的晶格常數(shù)。第一源/漏層2031、溝道層2003和第二源/漏層2005的材料選擇不限于此，可以包括能夠提供適當刻蝕選擇性的其他半導體材料。例如，對于n型器件，第一源/漏層2031和第二源/漏層2005可以包括Si：C(C的原子百分比可以為約0.1-5％)，厚度為約20-50nm；溝道層2003可以包括Si，厚度為約10-100nm。Si：C在沒有應變的情況下的晶格常數(shù)小于Si在沒有應變的情況下的晶格常數(shù)。

在外延生長第一源/漏層2031和第二源/漏層2005時，可以對它們進行原位摻雜。例如，對于n型器件，可以對第一源/漏層2031和第二源/漏層2005進行n型摻雜；對于p型器件，可以對第一源/漏層2031和第二源/漏層2005進行p型摻雜。另外，還可以對溝道層2003進行原位摻雜，以調節(jié)器件的閾值電壓(V_t)。例如，對于n型器件，可以對溝道層2003進行p型摻雜；對于p型器件，可以對溝道層2003進行n型摻雜。另外，對于無結器件，可以對第一源/漏層2031、溝道層2003和第二源/漏層2005進行相同類型的摻雜。特別是在源/漏層為Si：C且溝道層為Si的情況下，這種原位摻雜有助于在后繼工藝中對它們進行選擇性刻蝕。例如，Si：C的第一源/漏層2031和第二源/漏層2005中的摻雜濃度(例如，n型摻雜劑)可以為約1E19-1E21cm^-3，而Si的溝道層2003中的摻雜濃度(例如，p型摻雜劑)可以為約1E17-1E19cm^-3。

接下來，可以限定器件的有源區(qū)。如圖13所示，可以依次對第二源/漏層2005、溝道層2003和第一源/漏層2031進行選擇性刻蝕如RIE。對此，可以參見以上結合圖2(a)和2(b)的描述。對于p型器件，在RIE之后，由于SiGe在沒有應變的情況下的晶格常數(shù)大于Si在沒有應變的情況下的晶格常數(shù)，在Si中產(chǎn)生應變，此應變會使Si的空穴遷移率大于其在沒有應變的情況下的空穴遷移率，或Si的輕空穴的有效質量小于其在沒有應變的情況下的輕空穴的有效質量，或Si的輕空穴的濃度大于其在沒有應變的情況下的輕空穴的濃度，進而使p型器件的開態(tài)電流增加并因此增強了p型器件的性能。備選地，對于n型器件，在RIE之后，由于Si：C在沒有應變的情況下的晶格常數(shù)小于Si在沒有應變的情況下的晶格常數(shù)，在Si中產(chǎn)生應變，此應變會使Si的電子遷移率大于其在沒有應變的情況下的電子遷移率，或Si的電子的有效質量小于其在沒有應變的情況下的電子的有效質量，進而使n型器件的開態(tài)電流增加并以此增強了n型器件的性能。

另外，如果選用SiGe作為溝道層材料而用Si作為源/漏層材料，此選擇既可以增加p型器件的開態(tài)電流，又可以減小p型器件的關態(tài)電流，從而增強了p型器件的性能。原因在于Si的禁帶寬度大于SiGe的禁帶寬度，而SiGe中空穴遷移率大于Si的空穴遷移率。

在該示例中，刻蝕可以進行到第一源/漏層2031，但并未進行到第一源/漏層2031的底面處。但是，本公開不限于此，對第一源/漏層2031的刻蝕也可以進行至第一源/漏層2031的底面。

然后，如圖14所示，可以使溝道層2003的外周相對于第一源/漏層2031和第二源/漏層2005的外周凹入。如上所述，這可以通過選擇性刻蝕或者數(shù)字刻蝕等處理來實現(xiàn)。對此，可以參見以上結合圖3的描述。同樣地，可以在溝道層2003相對于第一源/漏層2031和第二源/漏層2005的凹入處，形成犧牲柵2007，如圖15所示。

接下來，可以在第一源/漏層2031和第二源/漏層2005中形成源/漏區(qū)。這可以按照上述工藝來進行。例如，如圖16所示，可以在圖15所示的結構上形成摻雜劑源層2009。接著，如圖17所示，可以通過例如退火，使摻雜劑源層2009中包含的摻雜劑進入有源區(qū)中，從而在其中形成摻雜區(qū)，如圖中的陰影部分所示。更具體地，可以在第一源/漏層2031中形成源/漏區(qū)之一2011-1，且在第二源/漏層2005中形成另一源/漏區(qū)2011-2。之后，可以去除摻雜劑源層2009。對此，可以參見以上結合圖4～6的描述。

同樣地，摻雜劑也可以經(jīng)由第一源/漏層2031和第二源/漏層2005而進入溝道層2003中，從而在溝道層2003的上下兩端處形成一定的摻雜分布，如圖中的橢圓虛線圈所示。

可以在有源區(qū)周圍形成隔離層，以實現(xiàn)電隔離。例如，如圖18所示，可以在圖17所示的結構上形成隔離層2013。在此，隔離層2013的頂面可以位于溝道層2003的頂面與底面之間，這有助于形成自對準的柵堆疊。之后，可以去除犧牲柵2007，以釋放該凹入中的空間。關于隔離層的詳細描述，可以參見以上結合圖7的描述。

然后，如圖19所示，可以在凹入中形成柵堆疊。具體地，柵堆疊包括柵介質層2015和柵導體層2017。對此，可以參見以上結合圖8的描述。由于隔離層2013的頂面設置，柵堆疊僅與溝道層2003在豎直方向上的側面相交迭，而與第一、第二源/漏層各自在豎直方向上的側面不交迭。即，柵堆疊自對準于溝道層2003。

接下來，如圖20所示，可以對柵堆疊的形狀進行調整，以便于后繼互連制作。然后，可以如圖21所示，在圖20所示的結構上形成層間電介質層2021并在層間電介質層2021中形成到源/漏區(qū)2011-1的接觸部2023-1、到源/漏區(qū)2011-2的接觸部2023-2以及到柵導體層2017的接觸部2023-3。對此，可以參見以上結合圖9～11的描述。

根據(jù)本公開實施例的半導體器件可以應用于各種電子設備。例如，通過集成多個這樣的半導體器件以及其他器件(例如，其他形式的晶體管等)，可以形成集成電路(IC)，并由此構建電子設備。因此，本公開還提供了一種包括上述半導體器件的電子設備。電子設備還可以包括與集成電路配合的顯示屏幕以及與集成電路配合的無線收發(fā)器等部件。這種電子設備例如智能電話、計算機、平板電腦(PC)、可穿戴智能設備、移動電源等。

根據(jù)本公開的實施例，還提供了一種芯片系統(tǒng)(SoC)的制造方法。該方法可以包括上述制造半導體器件的方法。具體地，可以在芯片上集成多種器件，其中至少一些是根據(jù)本公開的方法制造的。

在以上的描述中，對于各層的構圖、刻蝕等技術細節(jié)并沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結合使用。

以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權利要求及其等價物限定。不脫離本公開的范圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本公開的范圍之內。