本申請要求2015年6月1日提交的韓國專利申請第10-2015-0077401號的優(yōu)先權，其整個內(nèi)容通過引用合并于此。

技術領域

本發(fā)明構思的至少一個示例實施例涉及存儲器設備，并且具體地，涉及能夠校正錯誤的半導體存儲器設備，包括該半導體存儲器設備的存儲器系統(tǒng)，及其錯誤校正的方法。

背景技術：

半導體存儲器設備可以被用于存儲數(shù)據(jù)，并且主要分類為易失性存儲器設備和非易失性存儲器設備。易失性存儲器設備可以使用電容器的充電和放電過程來存儲數(shù)據(jù)。諸如隨機存取存儲器(RAM)的易失性半導體存儲器設備僅可以當被供電的時候存儲或讀取數(shù)據(jù)，并且可能在電力被關斷時丟失儲存的數(shù)據(jù)。

技術實現(xiàn)要素：

本發(fā)明構思的至少一個示例實施例提供一種半導體存儲器設備，其能夠外部地校正和檢測在錯誤校正過程中生成的誤校正比特以及在錯誤校正單元的錯誤校正能力之外的不可校正的錯誤比特。

本發(fā)明構思的至少一些示例實施例提供一種在半導體存儲器設備中校正錯誤的方法，其能夠外部地校正和檢測在錯誤校正過程中生成的誤校正比特以及在錯誤校正單元的錯誤校正能力之外的不可校正的錯誤比特。

本發(fā)明構思的至少一些示例實施例的技術目的不局限于以上公開；其他目的可以基于以下描述對本領域普通技術人員是明顯的。

根據(jù)本發(fā)明構思的至少一些示例實施例，存儲器系統(tǒng)可以包括被配置為生成地址信號和命令的主機；以及被配置為從主機接收地址信號和命令，從主機接收第一數(shù)據(jù)并且向主機發(fā)送數(shù)據(jù)的半導體存儲器設備。

所述半導體存儲器設備可以被配置為：基于從主機接收到的第一數(shù)據(jù)生成第一校驗比特；將包括第一數(shù)據(jù)和第一校驗比特的糾錯碼(ECC)碼字劃分到多個ECC碼字組；以及將誤校正比特布置在另一ECC碼字組中而不是第一ECC碼字組中，所述誤校正比特由包括在第一ECC碼字組中的錯誤比特所引起。

在本發(fā)明構思的一個或多個示例實施例中，半導體存儲器設備可以包括第一校驗比特生成器和存儲單元陣列。

所述第一校驗比特生成器可以基于第一數(shù)據(jù)生成第一檢驗比特。所述存儲單元陣列可以包括多個存儲單元組，所述多個存儲單元組中的每一個包括多個存儲單元，并且存儲第一數(shù)據(jù)和第一檢驗比特。所述第一校驗比特生成器可以將包括第一數(shù)據(jù)和第一檢驗比特的ECC碼字劃分到多個碼字組，并且將誤校正比特布置在另一ECC碼字組中而不是第一ECC碼字組中。

根據(jù)本發(fā)明構思的至少一些示例實施例，所述半導體存儲器設備還可以包括第二校驗比特生成器、合成比特生成器、錯誤定位器和錯誤校正電路。

所述第二校驗比特生成器可以基于從存儲單元陣列接收到的第二數(shù)據(jù)來生成第二檢驗比特。所述合成比特生成器可以基于第二檢驗比特和從存儲單元陣列接收到的第三檢驗比特來生成合成比特。所述錯誤定位器可以解碼合成比特。所述錯誤校正電路可以基于錯誤定位器的輸出來校正第二數(shù)據(jù)。

根據(jù)本發(fā)明構思的至少一些示例實施例，存儲器系統(tǒng)可以包括被配置為生成地址信號和命令的主機；以及被配置為從主機接收地址信號和命令，從主機接收第一數(shù)據(jù)并且向主機發(fā)送數(shù)據(jù)的半導體存儲器設備。

所述半導體存儲器設備可以基于從主機接收到的第一數(shù)據(jù)生成第一檢驗比特；將包括第一數(shù)據(jù)和第一檢驗比特的糾錯碼(ECC)碼字劃分到多個碼字組；將碼字組中的每一個劃分到多個碼字子組中；以及如果錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中，則將誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中，所述誤校正比特由第一ECC碼字組的第一ECC碼字子組中的錯誤比特所引起。

在一個或多個示例實施例中，所述半導體存儲器設備可以被配置以使得如果錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中并且由錯誤比特所引起的誤校正比特存在于第一ECC碼字子組中，則所述半導體存儲器設備可以將誤校正比特布置在第一ECC碼字子組中。

根據(jù)至少一些其它示例實施例，所述半導體存儲器設備可以被配置以使得如果錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組，則所述半導體存儲器設備可以將由錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。

根據(jù)本發(fā)明構思的至少一些其他示例實施例，一種在包括包含多個存儲單元組的存儲單元陣列的半導體存儲器設備中校正錯誤的方法，所述多個存儲單元組中的每一個包括多個存儲單元，所述方法可以包括：從半導體存儲器設備外部接收第一數(shù)據(jù)；基于第一數(shù)據(jù)生成第一檢驗比特以使得由包括在第一糾錯碼(ECC)碼字組中的錯誤比特所引起的誤校正比特被布置在另一ECC碼字組而不是第一ECC碼字組中；以及在所述多個存儲單元組中存儲包括每個具有第一數(shù)據(jù)和第一檢驗比特的多個ECC碼字組的ECC碼字。

根據(jù)本發(fā)明構思的一個或多個示例實施例，一種在包括包含多個存儲單元組的存儲單元陣列的半導體存儲器設備中校正錯誤的方法，所述多個存儲單元組中的每一個包括多個存儲單元，所述方法可以包括：從半導體存儲器設備外部接收第一數(shù)據(jù)；基于第一數(shù)據(jù)生成第一檢驗比特；在所述多個存儲單元組中存儲包括多個ECC碼字組的糾錯碼(ECC)碼字，每個ECC碼字組具有多個ECC碼字子組，每個ECC碼字子組具有第一數(shù)據(jù)和第一檢驗比特；以及將誤校正比特布置在第一ECC碼字子組中，或當錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中并且由錯誤比特所引起的誤校正比特存在于第一ECC碼字子組中時布置在另一ECC碼字組而不是第一ECC碼字組中。

在一個或多個示例實施例中，當所述錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組中時，所述由錯誤比特所引起的誤校正比特可以布置在另一ECC碼字組而不是第一ECC碼字組中。

根據(jù)本發(fā)明構思的一個或多個示例實施例，一種半導體存儲器設備可以包括：第一校驗比特生成器，被配置為基于從半導體存儲器設備外部接收到的第一數(shù)據(jù)來生成第一檢驗比特，以及包括每個包含多個存儲單元的多個存儲單元組的存儲單元陣列，并且被配置為存儲第一數(shù)據(jù)和第一檢驗比特。

所述第一校驗比特生成器可以將包括第一數(shù)據(jù)和第一檢驗比特的ECC碼字劃分到多個碼字組，并且將由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組中而不是第一ECC碼字組中。

在一個或多個示例實施例中，所述半導體存儲器設備還可以包括第二校驗比特生成器、合成比特生成器、錯誤定位器和錯誤校正電路。

所述第二校驗比特生成器可以基于從存儲單元陣列接收到的第二數(shù)據(jù)來生成第二檢驗比特。所述合成比特生成器可以基于第二檢驗比特和從存儲單元陣列接收到的第三檢驗比特來生成合成比特。所述錯誤定位器可以解碼合成比特。所述錯誤校正電路可以基于錯誤定位器的輸出來校正第二數(shù)據(jù)。

在一個或多個示例實施例中，所述第二校驗比特生成器可以將包括第二數(shù)據(jù)和第二檢驗比特的ECC碼字劃分到所述多個碼字組，并且將由包括在第二ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第二ECC碼字組。

根據(jù)至少一些示例實施例，一種半導體存儲器設備可以包括：編碼器，被配置為基于從主機接收到的數(shù)據(jù)生成第一檢驗比特，形成包括數(shù)據(jù)和第一檢驗比特的糾錯碼(ECC)碼字，將ECC碼字劃分到多個ECC碼字組，以及將誤校正比特布置在ECC碼字組中，所述誤校正比特由所述多個ECC碼字組中的至少一個中的錯誤比特所引起；存儲單元陣列，包括具有多個存儲單元的多個存儲單元組，并且被配置為存儲ECC碼字；解碼器，被配置為基于從存儲單元陣列接收到的第二檢驗比特來解碼和校正從存儲單元陣列接收到的數(shù)據(jù)，并且輸出校正后數(shù)據(jù)。

附圖說明

通過參考附圖詳細描述示例實施例，本發(fā)明構思的示例實施例的上述及其他特征和優(yōu)點將變得更加清楚。附圖意圖描繪本發(fā)明構思的示例實施例而不應被解釋成限制權利要求的預定范圍。除非有明確說明，否則不應將附圖看作是按比例繪制的。

圖1是示出根據(jù)本發(fā)明構思的至少一個示例實施例的包括半導體存儲器設備的存儲器系統(tǒng)的框圖。

圖2是示出包括在圖1的存儲器系統(tǒng)中的半導體存儲器設備的配置的示例的框圖。

圖3是示出包括在圖1的存儲器系統(tǒng)中的半導體存儲器設備的配置的至少一個示例實施例的框圖。

圖4是示出在圖2中示出的半導體存儲器設備的錯誤校正中使用的糾錯碼(ECC)字的配置的示例的圖。

圖5是示出根據(jù)本發(fā)明構思的至少一個示例實施例的、在半導體存儲器設備中校正錯誤的方法的圖。

圖6到圖9是示出包括在圖2的半導體存儲器設備中的存儲單元陣列的配置的圖。

圖10到圖12是示出根據(jù)本發(fā)明構思的至少一個示例實施例的、包括半導體存儲器設備的存儲器模塊的圖。

圖13是示出根據(jù)本發(fā)明構思的至少一個示例實施例的、包括半導體存儲器設備的堆疊式半導體器件的示例的示意性透視圖。

圖14是示出根據(jù)本發(fā)明構思的至少一個示例實施例的、包括半導體存儲器設備的存儲器系統(tǒng)的框圖。

圖15是示出根據(jù)本發(fā)明構思的至少一個示例實施例的、包括半導體存儲器設備和光鏈路的存儲器系統(tǒng)的示例的框圖。

圖16是示出根據(jù)本發(fā)明構思的至少一個示例實施例的、包括半導體存儲器設備的電子系統(tǒng)的示例的框圖。

圖17到圖21是示出根據(jù)本發(fā)明構思的至少一個示例實施例的、在半導體存儲器設備中校正錯誤的方法的流程圖。

具體實施方式

本文公開本發(fā)明構思的詳細的示例實施例。然而，本文公開的特定結構細節(jié)和功能細節(jié)僅僅是代表性的，目的在于描述本發(fā)明構思的示例實施例。然而，本發(fā)明構思的示例實施例可以用許多替代形式來具體實現(xiàn)，并且不應被看作僅僅局限于此處描述的實施例。

因此，盡管本發(fā)明構思的示例實施例能夠具有不同的修改和替換形式，但在附圖中以舉例的方式示出了實施例，并且將在此處詳細描述實施例。然而，應當理解，并非意圖將本發(fā)明構思的示例實施例局限于公開的具體形式，而是相反地，本發(fā)明構思的示例實施例應覆蓋落入本發(fā)明構思的示例實施例范圍內(nèi)的所有修改、等效物以及替換物。遍及附圖的描述，相同的附圖標記始終指代相同的元件。

將會理解，盡管此處可能使用術語第一、第二等等來描述不同的元件，但這些元件不應受到這些術語的限制。這些術語僅僅用于將一個元件與另一個元件區(qū)分開來。例如，第一元件可以被稱為第二元件，并且類似地，第二元件可以被稱為第一元件，而不偏離本發(fā)明構思的示例實施例的范圍。如此處使用的，術語“和/或”包括一個或多個相關列出項目中的任意一個以及所有組合。

將會理解，當一個元件被稱為“連接”或“耦接”到另一元件時，它可以直接連接或耦接到所述另一元件，或者也可以存在居間的元件。相反，當一個元件被稱為“直接連接”或“直接耦接”到另一元件時，不均在居間的元件。其他用于描述元件之間關系的詞語應以類似方式解釋(例如，“在...之間”與“直接在...之間”，“鄰近”與“直接緊鄰”等等)。

此處使用的術語僅僅是為了描述特定實施例，并非意圖限制本發(fā)明構思的示例實施例。與此處使用的，單數(shù)形式“一”、“一個”意圖也包括復數(shù)形式，除非上下文明確給出相反指示。還將理解，當在此處使用詞語“包括”和/或“包含”時，表明存在所描述的特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。

還應注意到，在一些替換實現(xiàn)方式中，所提到的功能/動作可以不按附圖中描述的順序進行。例如，取決于所涉及的功能/動作，兩個相繼示出的圖可能實際上是基本并發(fā)地執(zhí)行的，或者有時可能以相反的次序執(zhí)行。

此處參照截面示圖對本發(fā)明構思的示例實施例進行了描述，其中所述截面示圖是理想化的示例實施例(以及中間結構)的示意性示圖。因而，由于例如制造工藝和/或容差而偏離示圖的形狀是預料之中的。因此，本發(fā)明構思的示例實施例不應被解釋為局限于此處圖示的具體區(qū)域形狀，而是應包括例如因制造而導致的形狀偏差。

雖然可能沒有示出一些截面圖的相應平面圖和/或透視圖，但是本文示出的設備結構的(多個)截面圖提供對于如將在平面圖中示出的沿兩個不同方向，和/或沿如在透視圖中示出的三個不同方向中延伸的多個設備結構的支持。兩個不同方向可以或可以不彼此正交。三個不同方向可以包括可以正交于兩個不同方向的第三方向。多個設備結構可以集成在相同電子器件中。例如，當設備結構(例如，存儲單元結構或晶體管結構)示出在截面圖中時，電子器件可以包括多個設備結構(例如，存儲單元結構或晶體管結構)，與將通過電子器件的平面圖示出的。多個設備結構可以排列在陣列和/或排列在二維圖形中。

圖1是示出根據(jù)本發(fā)明構思的至少一些示例實施例的包括半導體存儲器設備的存儲器系統(tǒng)100的框圖。

參照圖1，存儲系統(tǒng)100可以包括主機110和半導體存儲器設備120。

主機110可以生成地址信號ADD和命令CMD，并且通過總線向半導體存儲器設備120提供地址信號ADD和命令CMD。數(shù)據(jù)DQ可以通過總線從主機110發(fā)送到半導體存儲器設備120，或通過總線從半導體存儲器設備120發(fā)送到主機110。根據(jù)本發(fā)明構思的至少一個示例實施例，主機110可以包括或通過一個或多個電路或線路(例如，硬件)來實現(xiàn)，所述一個或多個電路或線路(例如，硬件)被特別地結構化為當由主機110(或其元件)執(zhí)行時實現(xiàn)本文描述的一些或全部操作。根據(jù)本發(fā)明構思的至少一個示例實施例，主機110可以包括存儲器和一個或多個處理器或者由存儲器和一個或多個處理器實現(xiàn)，該一個或多個處理器運行存儲在存儲器中并且包括當由主機110(或其元件)執(zhí)行時相應于本文描述的一些或全部操作的指令的計算機可讀代碼(例如，軟件)。根據(jù)本發(fā)明構思的至少一個示例實施例，例如，主機110可以由以上提及的運行計算機可讀代碼的硬件和處理器的組合實現(xiàn)。

根據(jù)本發(fā)明構思的至少一些示例實施例，半導體存儲器設備120可以包括半導體存儲器設備。

因此，例如，相對于用于錯誤校驗和校正的糾錯碼(ECC)碼字，半導體存儲器設備120可以將由糾錯碼(ECC)碼字的第一ECC碼字組中包括的錯誤比特所引起的誤校正比特布置在ECC碼字的另一ECC碼字組，而不是第一ECC碼字組中。因此，可以在半導體存儲器設備120的外部檢測誤校正比特。

此外，當錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中時，半導體存儲器設備120可以將由第一ECC碼字組的第二ECC碼字子組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中，但是不局限于此。例如，當錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組中時，半導體存儲器設備120可以將由錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。因此，可以在半導體存儲器設備120的外部檢測誤校正比特。

圖2是示出包括在圖1的存儲系統(tǒng)100中的半導體存儲器設備120的配置的示例的框圖。

參照圖2，半導體存儲器設備120可以包括編碼電路(其還可以被稱為編碼器)102，存儲單元陣列123，以及解碼電路(其也可以被稱為解碼器)104。編碼電路102可以包括第一校驗比特生成器121。解碼電路104可以包括第二校驗比特生成器125、合成比特生成器126、錯誤定位器127和錯誤校正電路128。

根據(jù)本發(fā)明構思的至少一個示例實施例，第一校驗比特生成器121、第二校驗比特生成器125、合成比特生成器126、錯誤定位器127以及錯誤校正電路128可以具體實現(xiàn)為線路或者一個或多個電路。第一校驗比特生成器121可以基于從半導體存儲器設備120外部接收到的第一數(shù)據(jù)DIN和預定的奇偶校驗生成器矩陣(H矩陣)來生成第一檢驗比特CB1。存儲單元陣列123可以包括多個存儲單元組，所述多個存儲單元組中的每一個包括多個存儲單元，并且存儲第一數(shù)據(jù)DIN和第一檢驗比特CB1。第一校驗比特生成器121可以將包括第一數(shù)據(jù)DIN和第一檢驗比特CB1的ECC碼字劃分到多個碼字組，并且將由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。

第二校驗比特生成器125可以基于從存儲單元陣列123接收到的第二數(shù)據(jù)DATA1來生成第二檢驗比特CB3。合成比特生成器126可以基于第二檢驗比特CB3和從存儲單元陣列123接收到的第三檢驗比特CB2來生成合成比特SB。錯誤定位器127可以解碼合成比特SB。錯誤校正電路128可以響應于錯誤定位器127的輸出校正第二數(shù)據(jù)DATA1并且輸出數(shù)據(jù)DOUT。

通常，在包括半導體存儲器設備的存儲器系統(tǒng)中，當錯誤比特存在于ECC碼字的一個ECC碼字組中時，雖然誤校正比特是錯誤比特但是存儲器系統(tǒng)不能檢測由錯誤比特所引起的誤校正比特。例如，當ECC代碼具有校正一個錯誤比特的能力而兩個錯誤比特存在于一個ECC碼字組中時，正常比特可能由于錯誤比特而被錯誤地校正。然而，誤校正比特不能被半導體存儲器設備外部的存儲器控制器檢測到。

根據(jù)至少一些示例實施例，半導體存儲器設備可以將由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。

此外，當錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中時，半導體存儲器設備120可以將由第一ECC碼字組的第一ECC碼字子組中的錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。此外，當錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組中時，半導體存儲器設備120可以將由錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。因此，根據(jù)至少一些示例實施例的半導體存儲器設備120可以在半導體存儲器設備120外部檢測誤校正比特。

例如，根據(jù)示例實施例，當ECC碼字可以能夠檢測和校正k個錯誤比特，而k+1個錯誤比特存在于第一ECC碼字組中時，半導體存儲器設備120可以將由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。

根據(jù)示例實施例，當ECC碼字可以能夠檢測和校正一個錯誤比特，而兩個錯誤比特存在于第一ECC碼字組中時，半導體存儲器設備120可以將由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。

根據(jù)示例實施例，ECC碼字組中的每一個可以具有16個比特或32個比特。

根據(jù)示例實施例，當ECC碼字的大小大于預取單元的大小時，半導體存儲器設備120可以將誤校正比特布置在ECC碼字中包括的、不被預取的組中。預取單元可以是在預取操作中預取的數(shù)據(jù)的量。例如，預取單元可以是，例如，256比特的數(shù)據(jù)。

根據(jù)示例實施例，半導體存儲器設備120可以是堆疊式存儲器設備，其中多個芯片通過硅通孔(TSV)收發(fā)(即，接收和/或發(fā)送)數(shù)據(jù)和控制信號。

根據(jù)示例實施例，當在半導體存儲器設備中生成錯誤比特時，可以在半導體存儲器設備外部檢測和校正誤校正比特。

根據(jù)示例實施例中，當錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中并且由錯誤比特所引起的誤校正比特存在于第一ECC碼字子組中時，半導體存儲器設備可以將誤校正比特按照原樣布置在第一ECC碼字子組中。

根據(jù)至少一些示例實施例，當錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組中時，半導體存儲器設備可以將由錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。

圖3是示出包括在圖1的存儲器系統(tǒng)中的半導體存儲器設備的配置的另一示例的框圖。

參照圖3，半導體存儲器設備120a可以包括校驗比特生成器121a、存儲單元陣列123、合成比特生成器126、錯誤定位器127和錯誤校正電路128。

在半導體存儲器設備120a中，校驗比特生成器121a可以執(zhí)行圖2中示出的半導體存儲器設備120中的第一校驗比特生成器121和第二校驗比特生成器125兩者的功能。例如，圖3中示出的校驗比特生成器121a可以生成用于編碼和解碼的檢驗比特。圖3中示出的半導體存儲器設備120a的操作類似于圖2中示出的半導體存儲器設備120的操作。

圖4是示出在圖2中示出的半導體存儲器設備120的錯誤校正中使用的ECC碼字的配置的示例的圖。

參照圖4，用于半導體存儲器設備120的錯誤校正的ECC碼字106可以包括ECC碼字組CWG1、CWG2、CEG3和CWG4以及檢驗比特CB。ECC碼字組CWG1可以包括ECC碼字子組CWSG11和CWSG12，ECC碼字組CWG2可以包括ECC碼字子組CWSG21和CWSG22，ECC碼字組CWG3可以包括ECC碼字子組CWSG31和CWSG32，并且ECC碼字組CWG4可以包括ECC碼字子組CWSG41和CWSG42。

通常，ECC碼字是包括數(shù)據(jù)和檢驗比特兩者的術語，但是在此說明書中，為了描述的方便起見，僅ECC碼字的數(shù)據(jù)部分將被稱為ECC碼字組。

圖5是示出根據(jù)本發(fā)明構思的至少一些示例實施例的、在半導體存儲器設備120中校正錯誤的方法的圖。

圖5示出奇偶生成器矩陣。奇偶生成器矩陣可以包括相應于第一ECC碼字組CWG1的第一奇偶生成器矩陣組CWG1_PGM，相應于第二ECC碼字組CWG2的第二奇偶生成器矩陣組CWG2_PGM，相應于第三ECC碼字組CWG3的第三奇偶生成器矩陣組CWG3_PGM，以及相應于第四ECC碼字組CWG4的第四奇偶生成器矩陣組CWG4_PGM。圖5示出的情況是相應于每個奇偶生成器矩陣組的每個ECC碼字組包括32比特數(shù)據(jù)。

根據(jù)本發(fā)明，當兩個錯誤比特在任一ECC碼字組中生成，并且等于在相應于錯誤比特的位置的奇偶生成器矩陣組的列上的逐比特異或(XOR)操作的結果值的列被布置在奇偶生成器矩陣的特定位置中時，相應于特定位置的ECC碼字組的比特可以被生成為誤校正比特。

在圖5的實施例中，當?shù)诙﨓CC碼字組的第9比特和第32比特是錯誤比特時，第二奇偶生成器矩陣組CWG2_PGM的第9列(00111110，EB1)和第32列(11010000，EB2)的逐比特XOR操作的結果值是11101110，并且該結果值等于第四奇偶生成器矩陣組CWG4_PGM的第18列P_M，因此第四ECC碼字組CWG4第十八比特可以被生成為誤校正比特。

根據(jù)本發(fā)明，可以通過不將具有等于在任意的奇偶生成器矩陣組中的任意的兩列上的逐比特XOR操作的值的值的列布置在任意的奇偶生成器矩陣組中，而是布置在不同于該任意的奇偶生成器矩陣組的另一奇偶生成器矩陣中，來將由布置在任意的ECC碼字組中的兩個錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是任意的ECC碼字組中。

圖6到圖9是示出包括在圖2的半導體存儲器設備中的存儲單元陣列的配置的圖。在圖6到圖9中，僅示出存儲碼字的數(shù)據(jù)部分的一部分存儲單元陣列。事實上，除了用于數(shù)據(jù)部分的存儲單元之外，存儲單元陣列可以包括用于存儲作為檢驗比特的奇偶校驗位的存儲單元。

參照圖6，存儲單元陣列130a可以包括每個具有多個存儲單元MC的存儲單元組132、134、136和138。存儲單元組132可以包括存儲單元子組132_1和132_2，存儲單元組134可以包括存儲單元子組134_1和134_2，存儲單元組136可以包括存儲單元子組136_1和136_2，并且存儲單元組138可以包括存儲單元子組138_1和138_2。

圖6中的存儲單元組132、134、136和138可以分別相應于ECC碼字組CWG1、CWG2、CWG3和CWG4。存儲單元子組132_1和132_2可以相應于ECC碼字子組CWSG11和CWSG12，存儲單元子組134_1和134_2可以相應于ECC碼字子組CWSG21和CWSG22，存儲單元子組136_1和136_2可以相應于ECC碼字子組CWSG31和CWSG32，并且存儲單元子組138_1和138_2可以相應于ECC碼字子組CWSG41和CWSG42。例如，ECC碼字子組CWSG11和CWSG12可以存儲在存儲單元子組132_1和132_2中，ECC碼字子組CWSG21和CWSG22可以存儲在存儲單元子組134_1和134_2中，ECC碼字子組CWSG31和CWSG32可以存儲在存儲單元子組136_1和136_2中，并且ECC碼字子組CWSG41和CWSG42可以存儲在存儲單元子組138_1和138_2中。

參照圖7，當由存在于存儲單元子組132_1中的錯誤比特EB1和EB2所引起的誤校正比特AEB1處于存儲單元子組132_2中時，半導體存儲器設備120可以將誤校正比特AEB1布置在存儲單元子組132_1中。

參照圖8，當由存在于存儲單元子組132_1中的錯誤比特EB1和EB2所引起的誤校正比特AEB1處于存儲單元子組132_2中時，半導體存儲器設備120可以將誤校正比特AEB1布置在存儲單元子組134_1中，但是不局限于此。例如，半導體存儲器設備120可以將誤校正比特AEB1布置在存儲單元子組134_2中。

此外，當由存在于存儲單元子組132_1中的錯誤比特EB1和EB2所引起的誤校正比特AEB1處于存儲單元子組132_2中時，半導體存儲器設備120可以將誤校正比特AEB1布置在存儲單元組136或存儲單元組138中。

此外，當由存在于存儲單元子組132_1中的錯誤比特EB1和EB2所引起的誤校正比特AEB1處于存儲單元子組132_1中時，半導體存儲器設備120可以將誤校正比特AEB1按照原樣布置在存儲單元子組132_1中。

參照圖9，當錯誤比特EB3和EB4分別存在于第一ECC碼字組的存儲單元子組132_1和存儲單元子組132_2中時，半導體存儲器設備120可以將由錯誤比特EB3和EB4所引起的誤校正比特AEB2布置存儲單元組134的存儲單元子組134_1中，但是不局限于此。例如，半導體存儲器設備120可以將誤校正比特AEB2布置在存儲單元組134的存儲單元子組134_2中。

當由分別存在于存儲單元子組132_1和存儲單元子組132_2中的錯誤比特EB3和EB4所引起的誤校正比特AEB2處于存儲單元子組132_1中時，半導體存儲器設備120可以將誤校正比特AEB2布置在存儲單元組136或存儲單元組138中。

類似地，當由分別存在于存儲單元子組132_1中和存儲單元子組132_2的錯誤比特EB3和EB4所引起的誤校正比特AEB2處于存儲單元子組132_2中時，半導體存儲器設備120可以將誤校正比特AEB2布置在存儲單元組136或存儲單元組138中。

圖10到圖12是示出根據(jù)本發(fā)明構思的至少一些示例實施例的、包括半導體存儲器設備的存儲器模塊的圖。

參照圖10，存儲器模塊300可以包括印刷電路板(PCB)310、多個存儲器芯片320和連接器330。多個存儲器芯片320可以結合(bond)到PCB 310的頂面和底面。連接器330可以通過導線(未示出)電連接到多個存儲器芯片320。此外，連接器330可以連接到外部主機的插槽。

參照圖11，存儲器模塊400可以包括PCB 410、多個存儲器芯片440、連接器430和多個緩沖器420。多個緩沖器420中的每一個可以布置在存儲器芯片440和連接器430之間。

存儲器芯片440和緩沖器420可以提供在PCB 410的頂面和底面。形成在PCB 410的頂面和底面的存儲器芯片440和緩沖器420可以通過多個通孔連接。

參照圖12，存儲器模塊500可以包括PCB 510、多個存儲器芯片520、連接器530、多個緩沖器540和控制器550。

存儲器芯片520和緩沖器540可以提供在PCB 510的頂面和底面。形成在PCB 510的頂面和底面的存儲器芯片520和緩沖器540可以通過多個通孔連接。

在圖10到圖12中，根據(jù)本發(fā)明構思的至少一些示例實施例，存儲器芯片可以包括半導體存儲器設備。因此，存儲器芯片可以將由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。因此，可以在存儲器芯片外部檢測誤校正比特。

例如，當錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中時，存儲器芯片可以將由第一ECC碼字組的第一ECC碼字中的錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。此外，當錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組中時，存儲器芯片可以將由錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。因此，可以在存儲器芯片外部檢測誤校正比特。

圖13是示出根據(jù)本發(fā)明構思的至少一些示例實施例的、包括半導體存儲器設備的堆疊式半導體器件600的示例的示意性透視圖。

參照圖13，堆疊式半導體器件600可以包括接口芯片610以及存儲器芯片620、630、640和650，其通過TSV 660電連接。雖然在圖13中示出兩行TSV 660，但是堆疊式半導體器件600可以包括許多TSV。

根據(jù)本發(fā)明構思的至少一些示例實施例，包括在堆疊式半導體器件600的存儲器芯片620、630、640和650可以包括半導體存儲器設備。因此，存儲器芯片620、630、640和650可以將由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。因此，可以在存儲器芯片外部檢測和校正誤校正比特。

此外，當錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中時，存儲器芯片可以將由第一ECC碼字組的第一ECC碼字中的錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。此外，當錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組中時，存儲器芯片可以將由錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。因此，可以在存儲器芯片外部檢測和校正誤校正比特。

接口芯片610可以在存儲器芯片620、630、640和650與外部設備之間執(zhí)行接口連接。

圖14是示出根據(jù)本發(fā)明構思的至少一些示例實施例的、包括半導體存儲器設備的存儲器系統(tǒng)的框圖。

參照圖14，存儲系統(tǒng)200可以包括主機210和半導體存儲器設備220。

主機210可以生成地址信號ADD和命令CMD，并且通過總線向半導體存儲器設備220提供地址信號ADD和命令CMD。數(shù)據(jù)DQ可以通過總線從主機210發(fā)送到半導體存儲器設備220，或通過總線從半導體存儲器設備220發(fā)送到主機210。

在圖14的存儲器系統(tǒng)200中，主機210和存儲器設備220可以具有與上面相對于主機110和存儲器設備120描述的結構和操作相同的結構和操作，除了命令CMD和地址信號ADD被合并為形成不同于圖1的存儲系統(tǒng)100的打包信號C/A之外。

圖15是示出根據(jù)本發(fā)明構思的至少一些示例實施例的、包括半導體存儲器設備和光鏈路的存儲器系統(tǒng)的示例的框圖。

參照圖15，存儲器系統(tǒng)1000可以包括控制器1020、存儲器設備1030以及被配置為互聯(lián)控制器1020與存儲器設備1030的多個光鏈路1010a和1010b?？刂破?020可以包括控制單元1021、第一發(fā)送器1022和第一接收器1023。控制單元1021可以向第一發(fā)送器1022發(fā)送控制信號SN1。

第一發(fā)送器1022可以包括第一光學調(diào)制器1022_1，其可以將作為電信號的控制信號SN1轉換成為第一光傳輸信號OPT1，并且將第一光傳輸信號OPT1發(fā)送到光鏈路1010a。

第一接收器1023可以包括第一光學解調(diào)器1023_1，其可以將從光鏈路1010b接收到的第二光學接收信號OPT2’轉換成為作為電信號的數(shù)據(jù)信號SN2，并且將數(shù)據(jù)信號SN2發(fā)送到控制單元1021。

存儲器設備1030可以包括第二接收器1031、存儲單元陣列1032和第二發(fā)送器1033。第二接收器1031可以包括第二光學調(diào)制器1031_1，其可以將從光鏈路1010a接收到的第一光學接收信號OPT1’轉換成為作為電信號的控制信號SN1，并且將控制信號SN1發(fā)送到存儲單元陣列1032。

在存儲單元陣列1032中，數(shù)據(jù)可以基于控制信號SN1被寫入，或者從存儲單元陣列1032輸出的數(shù)據(jù)信號SN2可以被發(fā)送到第二發(fā)送器1033。

第二發(fā)送器1033可以包括第二光學調(diào)制器1033_1，其可以將作為電信號的數(shù)據(jù)信號SN2轉換成為第二光學數(shù)據(jù)信號OPT2，并且向光鏈路1010b發(fā)送第二光學數(shù)據(jù)信號OPT2。

根據(jù)本發(fā)明構思的至少一些示例實施例，存儲器芯片1030可以包括半導體存儲器設備。例如，存儲器設備1030可以是存儲器設備120和/或存儲器設備220的示例實現(xiàn)。因此，可以在存儲器設備1030外部檢測和校正誤校正比特。

圖16是示出根據(jù)本發(fā)明構思的至少一些示例實施例的、包括半導體存儲器設備的電子系統(tǒng)2000的示例的框圖。

參照圖16，根據(jù)本發(fā)明構思的至少一些示例實施例的電子系統(tǒng)2000可以包括控制器2010、輸入輸出設備2020、存儲器設備2030、接口2040和總線2060。存儲器芯片2030可以包括根據(jù)本發(fā)明構思的至少一些示例實施例的半導體存儲器設備。例如，存儲器設備2030可以是存儲器設備120和/或存儲器設備220的示例實現(xiàn)。因此，存儲器設備2030可以將由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。因此，可以在存儲器設備2030外部檢測和校正誤校正比特。

此外，當錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中時，存儲器設備2030可以將由第一ECC碼字組的第一ECC碼字中的錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。此外，當錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組中時，存儲器設備2030可以將由錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。因此，可以在存儲器設備2030外部檢測和校正誤校正比特。

總線2060可以提供路徑，通過該路徑在控制器2010、輸入輸出設備2020、存儲器設備2030和接口2040之間互相傳送數(shù)據(jù)。

控制器2010可以包括能夠執(zhí)行微處理器、數(shù)字信號處理和微控制器中的至少一個的功能或者與其類似的功能的邏輯設備中的任何一個。輸入輸出設備2020可以包括從鍵區(qū)、鍵盤和顯示器件中選擇的至少一個。存儲器設備2030可以用來存儲將由控制器2010執(zhí)行的數(shù)據(jù)和/或指令。

存儲器設備2030可以包括易失性存儲器芯片，諸如動態(tài)隨機存取存儲器(DRAM)和靜態(tài)隨機存取存儲器(SRAM)，非易失性存儲器芯片，諸如快閃存儲器、相變存儲器、磁性隨機存取存儲器(MRAM)或者電阻式隨機存取存儲器(RRAM)，和/或其組合。

接口2040可以用來向通信網(wǎng)絡發(fā)送數(shù)據(jù)或從通信網(wǎng)絡接收數(shù)據(jù)。接口2040可以包括天線、有線或無線收發(fā)器等等，并且通過有線或無線方式收發(fā)數(shù)據(jù)。此外，接口2040可以包括光纖，以通過光纖收發(fā)數(shù)據(jù)。電子系統(tǒng)2000可以進一步配備有應用芯片組、相機圖像處理器以及輸入/輸出(I/O)器件。

電子系統(tǒng)2000可以被實現(xiàn)為執(zhí)行多種功能的移動系統(tǒng)、個人計算機、工業(yè)計算機、或邏輯系統(tǒng)。例如，移動系統(tǒng)可以是個人數(shù)字助理(PDA)、便攜式計算機、上網(wǎng)平板、移動電話、無線電話、膝上型計算機、存儲卡、數(shù)字音樂系統(tǒng)以及信息發(fā)送/接收系統(tǒng)中的任何一個。當電子系統(tǒng)2000是能夠執(zhí)行無線通信的裝置時，電子系統(tǒng)2000可以在通信系統(tǒng)中使用，諸如碼分多址(CDMA)、全球移動通信系統(tǒng)(GSM)、北美數(shù)字蜂窩系統(tǒng)(NADC)、增強時分多址(E-TDMA)、寬帶CDMA(WCDMA)或CDMA 2000。

圖17到圖21是示出根據(jù)本發(fā)明構思的至少一些示例實施例的、在半導體存儲器設備中校正錯誤的方法的流程圖。

參照圖17和圖18，根據(jù)本發(fā)明構思的至少一些示例實施例的、在半導體存儲器設備中校正錯誤的方法可以包括以下操作。

在操作S1中，第一校驗比特生成器121可以從半導體存儲器設備外部接收第一數(shù)據(jù)。

在操作S2中，第一校驗比特生成器121可以基于第一數(shù)據(jù)生成第一檢驗比特以使得由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中(S2)。

在操作S3中，多個存儲單元組可以存儲包括多個ECC碼字組的ECC碼字。每個ECC碼字組可以具有第一數(shù)據(jù)和第一檢驗比特。

在操作S8中，第二校驗比特生成器125可以基于從存儲單元陣列123接收到的第二數(shù)據(jù)來生成第二檢驗比特。

在操作S9中，合成比特生成器126可以基于第二檢驗比特和從存儲單元陣列接收到的第三檢驗比特來生成合成比特。

在操作S10中，錯誤定位器127可以解碼合成比特。

在操作S11中，錯誤校正電路可以基于解碼的合成比特校正第二數(shù)據(jù)。

參照圖19和圖20，根據(jù)本發(fā)明構思的至少一些示例實施例的在半導體存儲器設備中校正錯誤的方法可以包括以下操作。

在操作S21中，第一校驗比特生成器121可以從半導體存儲器設備外部接收第一數(shù)據(jù)。

在操作S22中，第一校驗比特生成器121可以基于第一數(shù)據(jù)生成第一檢驗比特。

在操作S23中，多個存儲單元組可以存儲包括多個ECC碼字組的ECC碼字。每個ECC碼字組可以具有多個ECC碼字子組，每個ECC碼字子組可以具有在多個存儲單元組中的第一數(shù)據(jù)和第一檢驗比特。

在操作S28中，半導體存儲器設備120可以確定錯誤比特是否僅存在于第一ECC碼字子組中。

在操作S29中，半導體存儲器設備120可以當錯誤比特和誤校正比特僅存在于第一ECC碼字組的第一ECC碼字子組中時將誤校正比特布置在第一ECC碼字子組、或另一ECC碼字組而不是第一ECC碼字組中。

在操作S30中，半導體存儲器設備120可以當錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組中時將由錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。

圖19和圖20中示出的在半導體存儲器設備中校正錯誤的方法可以進一步包括基于從存儲單元陣列接收到的第二數(shù)據(jù)生成第二檢驗比特，基于第二檢驗比特和從存儲單元陣列接收到的第三檢驗比特生成合成比特，解碼合成比特，以及基于解碼的合成比特校正第二數(shù)據(jù)。

參照圖21，根據(jù)本發(fā)明構思的至少一些示例實施例的在半導體存儲器設備中校正錯誤的方法可以包括以下操作。

在操作S41中，第一校驗比特生成器121可以從半導體存儲器設備外部接收第一數(shù)據(jù)。

在操作S42中，當k+1個錯誤比特存在于第一ECC碼字組中時，第一校驗比特生成器121可以基于第一數(shù)據(jù)生成第一檢驗比特以使得由錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。

在操作S43中，多個存儲單元組可以存儲包括多個ECC碼字組的ECC碼字，多個ECC碼字組中的每一個可以具有第一數(shù)據(jù)和第一檢驗比特。

圖21中示出的在半導體存儲器設備中校正錯誤的方法可以進一步包括基于從存儲單元陣列接收到的第二數(shù)據(jù)生成第二檢驗比特，基于第二檢驗比特和從存儲單元陣列接收到的第三檢驗比特生成合成比特，解碼合成比特，以及基于解碼的合成比特校正第二數(shù)據(jù)。

根據(jù)本發(fā)明構思的至少一些示例實施例的半導體存儲器設備可以將由包括在第一ECC碼字組中的錯誤比特所引起的誤校正比特布置在另一ECC碼字組而不是第一ECC碼字組中。

此外，當錯誤比特僅存在于第一ECC碼字組的第一ECC碼字子組中時，半導體存儲器設備可以將由第一ECC碼字組的第一ECC碼字子組中的錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。此外，當錯誤比特存在于第一ECC碼字組的第一ECC碼字子組和第二ECC碼字子組中時，半導體存儲器設備可以將由錯誤比特所引起的誤校正比特布置在另一碼字組而不是第一ECC碼字組中。因此，根據(jù)本發(fā)明構思的示例實施例的半導體存儲器設備可以在存儲器芯片外部檢測和校正在半導體存儲器設備中生成的誤校正比特。

本發(fā)明構思的至少一些示例實施例可以應用于半導體存儲器設備以及包括該半導體存儲器設備的存儲器系統(tǒng)。

已經(jīng)對本發(fā)明構思的示例實施例進行了描述，很顯然，可以以許多方式對示例實施例進行改變。這樣的改變不應被看作脫離本發(fā)明構思的示例實施例的預定精神和范圍，并且所有這樣對本領域技術人員而言顯而易見的修改都意圖包括在權利要求的范圍之內(nèi)。