一種讀電壓的產(chǎn)生裝置、閃存存儲系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種讀電壓的產(chǎn)生裝置、閃存存儲系統(tǒng)，其中，所述讀電壓的產(chǎn)生裝置包括：帶隙基準產(chǎn)生電路，用于輸出作為基準電壓輸入到電荷泵的第一輸入端的帶隙基準電壓；電荷泵，用于產(chǎn)生讀電壓；模擬基準產(chǎn)生電路，用于在所述帶隙基準電壓建立完成前，輸出作為基準電壓輸入到所述電荷泵的第一輸入端的模擬基準電壓；所述帶隙基準產(chǎn)生電路的輸出端經(jīng)第一電平開關(guān)與所述電荷泵第一輸入端連接，所述模擬基準產(chǎn)生電路的輸出端經(jīng)第二電平開關(guān)與所述電荷泵第一輸入端連接，所述模擬基準產(chǎn)生電路的輸入端分別與所述第一電平開關(guān)經(jīng)反相器連接和與所述第二電平開關(guān)連接。本發(fā)明能夠有效地減少讀電壓的建立時間，加快讀指令的響應(yīng)。
【專利說明】-種讀電壓的產(chǎn)生裝置、閃存存儲系統(tǒng)

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及存儲【技術(shù)領(lǐng)域】，具體涉及存儲器的讀取【技術(shù)領(lǐng)域】，尤其涉及一種讀電 壓的產(chǎn)生裝置、閃存存儲系統(tǒng)。

【背景技術(shù)】
[0002] 閃存（Flash Memory)是一種非易失性或非揮發(fā)性(簡單地說就是在斷電情況下仍 能保持所存儲的數(shù)據(jù))的半導(dǎo)體存儲芯片。它具有體積小、功耗低、不易受物理破壞的優(yōu)點， 是移動數(shù)碼產(chǎn)品的理想存儲介質(zhì)。
[0003] 閃存作為一種存儲器，通常會存儲大量的數(shù)據(jù)。當操作者需要對其中的數(shù)據(jù)進行 讀取時，會發(fā)出讀指令。從讀指令的發(fā)出到數(shù)據(jù)讀出需要一段時間。在進行數(shù)據(jù)讀取時，需 要先建立好讀電壓。圖1示出了現(xiàn)有技術(shù)的讀電壓的產(chǎn)生裝置的電路圖；圖2示出了圖1 中的讀電壓的產(chǎn)生裝置的各輸入電壓信號與輸出電壓的時序圖。根據(jù)圖1和圖2所示，當 讀指令發(fā)出后，片選信號CSB開始下拉，帶隙基準產(chǎn)生電路101先開啟，其輸入電壓信號ENl 為高電平；當帶隙基準產(chǎn)生電路101輸出的作為基準電壓V kef輸入到電荷泵102的第一輸 入端的帶隙基準電壓VBe建立完成后，同時電荷泵102開啟，在其第二輸入端輸入高電平的 電壓信號EN2,與此同時，讀電開始建立；當讀電SV kead建立完成后，根據(jù)需要讀出數(shù) 據(jù)。
[0004] 如上所述可以看出，對于現(xiàn)有技術(shù)的讀電壓的產(chǎn)生裝置，從讀指令的發(fā)出到數(shù)據(jù) 讀出的時間近似為作為基準電壓V kef的帶隙基準電壓VBe的建立時間和讀電壓Vkead的建立 時間之和，且?guī)痘鶞孰妷篤 Be的建立時間是固定的，一般需要IOOns以上。當進行數(shù)據(jù)讀 取時，這種需先后依次建立基準電壓Vkef、讀電壓V kead的方式，使得讀電壓Vkead的建立時間 較長，減慢了讀指令的響應(yīng)。


【發(fā)明內(nèi)容】

[0005] 有鑒于此，本發(fā)明實施例提供一種讀電壓的產(chǎn)生裝置、閃存存儲系統(tǒng)，解決了讀電 壓的建立時間較長、讀指令的響應(yīng)慢的技術(shù)問題。
[0006] -方面，本發(fā)明實施例提供了一種讀電壓的產(chǎn)生裝置，所述產(chǎn)生裝置包括：帶隙基 準產(chǎn)生電路、電荷泵、模擬基準產(chǎn)生電路、反相器、第一電平開關(guān)和第二電平開關(guān)，
[0007] 其中，所述帶隙基準產(chǎn)生電路，用于輸出作為基準電壓輸入到所述電荷泵的第一 輸入端的帶隙基準電壓；
[0008] 所述電荷泵，用于產(chǎn)生讀電壓；
[0009] 所述模擬基準產(chǎn)生電路，用于在所述帶隙基準電壓建立完成前，輸出作為基準電 壓輸入到所述電荷泵的第一輸入端的模擬基準電壓；
[0010] 所述帶隙基準產(chǎn)生電路的輸出端經(jīng)所述第一電平開關(guān)與所述電荷泵第一輸入端 連接，所述模擬基準產(chǎn)生電路的輸出端經(jīng)所述第二電平開關(guān)與所述電荷泵第一輸入端連 接，所述模擬基準產(chǎn)生電路的輸入端分別與所述第一電平開關(guān)經(jīng)所述反相器連接和與所述 第二電平開關(guān)連接。
[0011] 進一步地，所述模擬基準產(chǎn)生電路包括：第一 PMOS管，第二PMOS管，第三PMOS管， 第四PMOS管，第一 NMOS管，第二NMOS管，第一電阻，第二電阻；
[0012] 所述第一 PMOS管的源極接電源，所述第一 PMOS管的柵極與所述模擬基準產(chǎn)生電 路的輸入端連接，所述第一 PMOS管的漏極與所述第二PMOS管的柵極連接，所述第二PMOS 管的源極接電源，所述第二PMOS管的柵極與所述第三PMOS管的柵極連接，所述第二PMOS 管的漏極與所述第一 NMOS管的漏極連接，所述第一 NMOS管的漏極與柵極連接，所述第一 NMOS管的源極接地，所述第一 NMOS管的柵極與所述第二NMOS管的柵極連接，所述第二 NMOS管的源極與所述第一電阻的一端連接，所述第一電阻的另一端接地，所述第二NMOS管 的漏極與所述第三PMOS管的漏極連接，所述第三PMOS管的漏極與柵極連接，所述第三PMOS 管的源極接電源，所述第三PMOS管的柵極與所述第四PMOS管的柵極連接，所述第四PMOS 管的源極接電源，所述第四PMOS管的漏極與所述第二電阻的一端和所述模擬基準產(chǎn)生電 路的輸出端連接，所述第二電阻的另一端接地。
[0013] 進一步地，所述第二PMOS管、第三PMOS管和第四PMOS管的寬長比相等，且制作工 藝相同；所述第二NMOS管的寬長比是第一 NMOS管的寬長比的K倍，且制作工藝相同，其中， K為大于1的正數(shù)。
[0014] 進一步地，所述模擬基準產(chǎn)生電路的輸入電壓信號控制所述第一電平開關(guān)和所述 第二電平開關(guān)，具體為：
[0015] 當所述模擬基準產(chǎn)生電路的輸入電壓信號為高電平時，所述第一電平開關(guān)斷開， 并且所述第二電平開關(guān)閉合；
[0016] 當所述模擬基準產(chǎn)生電路的輸入電壓信號為低電平時，所述第一電平開關(guān)閉合， 并且所述第二電平開關(guān)斷開。
[0017] 進一步地，所述帶隙基準產(chǎn)生電路輸出的帶隙基準電壓建立完成前，所述第一電 平開關(guān)斷開，并且所述第二電平開關(guān)閉合，所述模擬基準產(chǎn)生電路輸出的模擬基準電壓作 為輸入到所述電荷泵的第一輸入端的基準電壓；
[0018] 所述帶隙基準產(chǎn)生電路輸出的帶隙基準電壓建立完成后，所述第一電平開關(guān)閉 合，并且所述第二電平開關(guān)斷開，所述帶隙基準電壓作為輸入到所述電荷泵的第一輸入端 的基準電壓；
[0019] 所述電荷泵的第二輸入端在所述第一輸入端輸入基準電壓時輸入電壓信號，同時 所述電荷泵開始建立所述讀電壓。
[0020] 另一方面，本發(fā)明實施例還提供了一種閃存存儲系統(tǒng)，所述閃存存儲系統(tǒng)包括：閃 存存儲器和用于為所述閃存存儲器提供讀電壓的讀電壓的產(chǎn)生裝置，其中，所述讀電壓的 產(chǎn)生裝置包括：帶隙基準產(chǎn)生電路、電荷泵、模擬基準產(chǎn)生電路、反相器、第一電平開關(guān)和第 二電平開關(guān)，
[0021] 其中，所述帶隙基準產(chǎn)生電路，用于輸出作為基準電壓輸入到所述電荷泵的第一 輸入端的帶隙基準電壓；
[0022] 所述電荷泵，用于產(chǎn)生讀電壓；
[0023] 所述模擬基準產(chǎn)生電路，用于在所述帶隙基準電壓建立完成前，輸出作為基準電 壓輸入到所述電荷泵的第一輸入端的模擬基準電壓；
[0024] 所述帶隙基準產(chǎn)生電路的輸出端經(jīng)所述第一電平開關(guān)與所述電荷泵第一輸入端 連接，所述模擬基準產(chǎn)生電路的輸出端經(jīng)所述第二電平開關(guān)與所述電荷泵第一輸入端連 接，所述模擬基準產(chǎn)生電路的輸入端分別與所述第一電平開關(guān)經(jīng)所述反相器連接和與所述 第二電平開關(guān)連接。
[0025] 進一步地，所述模擬基準產(chǎn)生電路包括：第一 PMOS管，第二PMOS管，第三PMOS管， 第四PMOS管，第一 NMOS管，第二NMOS管，第一電阻，第二電阻；
[0026] 所述第一 PMOS管的源極接電源，所述第一 PMOS管的柵極與所述模擬基準產(chǎn)生電 路的輸入端連接，所述第一 PMOS管的漏極與所述第二PMOS管的柵極連接，所述第二PMOS 管的源極接電源，所述第二PMOS管的柵極與所述第三PMOS管的柵極連接，所述第二PMOS 管的漏極與所述第一 NMOS管的漏極連接，所述第一 NMOS管的漏極與柵極連接，所述第一 NMOS管的源極接地，所述第一 NMOS管的柵極與所述第二NMOS管的柵極連接，所述第二 NMOS管的源極與所述第一電阻的一端連接，所述第一電阻的另一端接地，所述第二NMOS管 的漏極與所述第三PMOS管的漏極連接，所述第三PMOS管的漏極與柵極連接，所述第三PMOS 管的源極接電源，所述第三PMOS管的柵極與所述第四PMOS管的柵極連接，所述第四PMOS 管的源極接電源，所述第四PMOS管的漏極與所述第二電阻的一端和所述模擬基準產(chǎn)生電 路的輸出端連接，所述第二電阻的另一端接地。
[0027] 進一步地，所述第二PMOS管、第三PMOS管和第四PMOS管的寬長比相等，且制作工 藝相同；所述第二NMOS管的寬長比是第一 NMOS管的寬長比的K倍，且制作工藝相同，其中， K為大于1的正數(shù)。
[0028] 進一步地，所述模擬基準產(chǎn)生電路的輸入電壓信號控制所述第一電平開關(guān)和所述 第二電平開關(guān)，具體為：
[0029] 當所述模擬基準產(chǎn)生電路的輸入電壓信號為高電平時，所述第一電平開關(guān)斷開， 并且所述第二電平開關(guān)閉合；
[0030] 當所述模擬基準產(chǎn)生電路的輸入電壓信號為低電平時，所述第一電平開關(guān)閉合， 并且所述第二電平開關(guān)斷開。
[0031] 進一步地，所述帶隙基準產(chǎn)生電路輸出的帶隙基準電壓建立完成前，所述第一電 平開關(guān)斷開，并且所述第二電平開關(guān)閉合，所述模擬基準產(chǎn)生電路輸出的模擬基準電壓作 為輸入到所述電荷泵的第一輸入端的基準電壓；
[0032] 所述帶隙基準產(chǎn)生電路輸出的帶隙基準電壓建立完成后，所述第一電平開關(guān)閉 合，并且所述第二電平開關(guān)斷開，所述帶隙基準電壓作為輸入到所述電荷泵的第一輸入端 的基準電壓；
[0033] 所述電荷泵的第二輸入端在所述第一輸入端輸入基準電壓時輸入電壓信號，同時 所述電荷泵開始建立所述讀電壓。
[0034] 本發(fā)明實施例提出的讀電壓的產(chǎn)生裝置、閃存存儲系統(tǒng)，通過在現(xiàn)有技術(shù)的讀電 壓的產(chǎn)生裝置基礎(chǔ)上增加一個能夠產(chǎn)生建立時間短但精度不高的模擬基準電壓的模擬基 準產(chǎn)生電路，并經(jīng)過該模擬基準產(chǎn)生電路的輸入電壓信號控制電平開關(guān)來實現(xiàn)在帶隙基準 產(chǎn)生電路輸出的帶隙基準電壓建立完成前，為電荷泵提供基準電壓，使得讀電壓能夠與帶 隙基準電壓幾乎同時建立，避免了在帶隙基準電壓建立完成后再建立讀電壓，從而減少了 讀電壓的建立時間，加快了讀指令的響應(yīng)。

【專利附圖】

【附圖說明】
[0035] 圖1是根據(jù)現(xiàn)有技術(shù)的讀電壓的產(chǎn)生裝置的電路圖；
[0036] 圖2是圖1中的讀電壓的產(chǎn)生裝置的各輸入電壓信號與輸出電壓的時序圖；
[0037] 圖3是根據(jù)本發(fā)明第一實施例的讀電壓的產(chǎn)生裝置的電路圖；
[0038] 圖4是根據(jù)本發(fā)明第一實施例的一種優(yōu)選的實施方式的電路圖；
[0039] 圖5是圖3中的讀電壓的產(chǎn)生裝置的各輸入電壓信號與輸出電壓的時序圖；
[0040] 圖6是根據(jù)本發(fā)明第二實施例的閃存存儲系統(tǒng)的結(jié)構(gòu)框圖。

【具體實施方式】
[0041] 下面結(jié)合附圖和實施例對本發(fā)明作進一步的詳細說明?？梢岳斫獾氖牵颂幩?述的具體實施例僅僅用于解釋本發(fā)明，而非對本發(fā)明的限定。另外還需要說明的是，為了便 于描述，附圖中僅示出了與本發(fā)明相關(guān)的部分而非全部內(nèi)容。
[0042] 在圖3-5中示出了本發(fā)明的第一實施例。
[0043] 圖3是根據(jù)本發(fā)明第一實施例的讀電壓的產(chǎn)生裝置的電路圖。如圖3所示，所述 產(chǎn)生裝置包括：帶隙基準產(chǎn)生電路301、電荷泵302、模擬基準產(chǎn)生電路303、反相器304、第 一電平開關(guān)305和第二電平開關(guān)306,其中，所述帶隙基準產(chǎn)生電路301，用于輸出作為基準 電壓V kef輸入到所述電荷泵302的第一輸入端的帶隙基準電&VBe ;所述電荷泵302,用于產(chǎn) 生讀電壓Vkead ;所述模擬基準產(chǎn)生電路303,用于在所述帶隙基準電壓VBe建立完成前，輸出 作為基準電壓Vkef輸入到所述電荷泵302的第一輸入端的模擬基準電壓V SBe ;所述帶隙基準 產(chǎn)生電路301的輸出端經(jīng)所述第一電平開關(guān)305與所述電荷泵302第一輸入端連接，所述 模擬基準產(chǎn)生電路303的輸出端經(jīng)所述第二電平開關(guān)306與所述電荷泵302第一輸入端連 接，所述模擬基準產(chǎn)生電路303的輸入端分別與所述第一電平開關(guān)305經(jīng)所述反相器304 連接和與所述第二電平開關(guān)306連接。
[0044] 在本實例的一種優(yōu)選的實施方式中，如圖4所示，所述模擬基準產(chǎn)生電路303包 括：第一 PMOS管Pl，第二PMOS管P2,第三PMOS管P3,第四PMOS管P4,第一 NMOS管Nl，第 二NMOS管N2,第一電阻Rl，第二電阻R2 ;所述第一 PMOS管Pl的源極接電源VDD，所述第一 PMOS管Pl的柵極與所述模擬基準產(chǎn)生電路303的輸入端連接，所述第一 PMOS管Pl的漏極 與所述第二PMOS管P2的柵極連接，所述第二PMOS管P2的源極接電源VDD，所述第二PMOS 管P2的柵極與所述第三PMOS管P3的柵極連接，所述第二PMOS管P2的漏極與所述第一 NMOS管Nl的漏極連接，所述第一 NMOS管Nl的漏極與柵極連接，所述第一 NMOS管Nl的源 極接地，所述第一 NMOS管Nl的柵極與所述第二NMOS管N2的柵極連接，所述第二NMOS管 N2的源極與所述第一電阻Rl的一端連接，所述第一電阻Rl的另一端接地，所述第二NMOS 管N2的漏極與所述第三PMOS管P3的漏極連接，所述第三PMOS管P3的漏極與柵極連接， 所述第三PMOS管P3的源極接電源V DD，所述第三PMOS管P3的柵極與所述第四PMOS管P4 的柵極連接，所述第四PMOS管P4的源極接電源V DD，所述第四PMOS管P4的漏極與所述第 二電阻R2的一端和所述模擬基準產(chǎn)生電路303的輸出端連接，所述第二電阻R2的另一端 接地。
[0045] 所述第二PMOS管P2、第三PMOS管P3和第四PMOS管P4的寬長比相等，且制作工 藝相同；所述第二NMOS管N2的寬長比是第一 NMOS管NI的寬長比的K倍，且制作工藝相 同，其中，K為大于1的正數(shù)。
[0046] 下面結(jié)合圖4,對模擬基準產(chǎn)生電路303產(chǎn)生模擬基準電壓VSBe的具體原理做進一 步的介紹。
[0047] 對于N型金屬氧化物半導(dǎo)體場效應(yīng)管（Metal Oxide Semiconductor Field Effect Transistor，簡稱MOSFET)，工作在飽和區(qū)時漏極電流Ids與柵源電壓Ves的關(guān)系為：

【權(quán)利要求】
1. 一種讀電壓的產(chǎn)生裝置，其特征在于，所述產(chǎn)生裝置包括：帶隙基準產(chǎn)生電路、電荷 粟、模擬基準產(chǎn)生電路、反相器、第一電平開關(guān)和第二電平開關(guān)， 其中，所述帶隙基準產(chǎn)生電路，用于輸出作為基準電壓輸入到所述電荷粟的第一輸入 端的帶隙基準電壓； 所述電荷粟，用于產(chǎn)生讀電壓； 所述模擬基準產(chǎn)生電路，用于在所述帶隙基準電壓建立完成前，輸出作為基準電壓輸 入到所述電荷粟的第一輸入端的模擬基準電壓； 所述帶隙基準產(chǎn)生電路的輸出端經(jīng)所述第一電平開關(guān)與所述電荷粟第一輸入端連接， 所述模擬基準產(chǎn)生電路的輸出端經(jīng)所述第二電平開關(guān)與所述電荷粟第一輸入端連接，所述 模擬基準產(chǎn)生電路的輸入端分別與所述第一電平開關(guān)經(jīng)所述反相器連接和與所述第二電 平開關(guān)連接。
2. 根據(jù)權(quán)利要求1所述的讀電壓的產(chǎn)生裝置，其特征在于，所述模擬基準產(chǎn)生電路包 括；第一 PMOS管，第二PMOS管，第HPMOS管，第四PMOS管，第一 NMOS管，第二NMOS管，第 一電阻，第二電阻； 所述第一 PMOS管的源極接電源，所述第一 PMOS管的柵極與所述模擬基準產(chǎn)生電路的 輸入端連接，所述第一 PMOS管的漏極與所述第二PMOS管的柵極連接，所述第二PMOS管的 源極接電源，所述第二PMOS管的柵極與所述第H PMOS管的柵極連接，所述第二PMOS管的 漏極與所述第一 NMOS管的漏極連接，所述第一 NMOS管的漏極與柵極連接，所述第一 NMOS 管的源極接地，所述第一 NMOS管的柵極與所述第二NMOS管的柵極連接，所述第二NMOS管 的源極與所述第一電阻的一端連接，所述第一電阻的另一端接地，所述第二NMOS管的漏極 與所述第H PMOS管的漏極連接，所述第H PMOS管的漏極與柵極連接，所述第H PMOS管的 源極接電源，所述第H PMOS管的柵極與所述第四PMOS管的柵極連接，所述第四PMOS管的 源極接電源，所述第四PMOS管的漏極與所述第二電阻的一端和所述模擬基準產(chǎn)生電路的 輸出端連接，所述第二電阻的另一端接地。
3. 根據(jù)權(quán)利要求2所述的讀電壓的產(chǎn)生裝置，其特征在于，所述第二PMOS管、第H PMOS管和第四PMOS管的寬長比相等，且制作工藝相同；所述第二NMOS管的寬長比是第一 NMOS管的寬長比的K倍，且制作工藝相同，其中，K為大于1的正數(shù)。
4. 根據(jù)權(quán)利要求1所述的讀電壓的產(chǎn)生裝置，其特征在于，所述模擬基準產(chǎn)生電路的 輸入電壓信號控制所述第一電平開關(guān)和所述第二電平開關(guān)，具體為： 當所述模擬基準產(chǎn)生電路的輸入電壓信號為高電平時，所述第一電平開關(guān)斷開，并且 所述第二電平開關(guān)閉合； 當所述模擬基準產(chǎn)生電路的輸入電壓信號為低電平時，所述第一電平開關(guān)閉合，并且 所述第二電平開關(guān)斷開。
5. 根據(jù)權(quán)利要求4所述的讀電壓的產(chǎn)生裝置，其特征在于，所述帶隙基準產(chǎn)生電路輸 出的帶隙基準電壓建立完成前，所述第一電平開關(guān)斷開，并且所述第二電平開關(guān)閉合，所 述模擬基準產(chǎn)生電路輸出的模擬基準電壓作為輸入到所述電荷粟的第一輸入端的基準電 壓； 所述帶隙基準產(chǎn)生電路輸出的帶隙基準電壓建立完成后，所述第一電平開關(guān)閉合，并 且所述第二電平開關(guān)斷開，所述帶隙基準電壓作為輸入到所述電荷粟的第一輸入端的基準 電壓； 所述電荷粟的第二輸入端在所述第一輸入端輸入基準電壓時輸入電壓信號，同時所述 電荷粟開始建立所述讀電壓。
6. -種閃存存儲系統(tǒng)，其特征在于，所述閃存存儲系統(tǒng)包括；閃存存儲器和用于為所 述閃存存儲器提供讀電壓的讀電壓的產(chǎn)生裝置，其中，所述讀電壓的產(chǎn)生裝置包括；帶隙基 準產(chǎn)生電路、電荷粟、模擬基準產(chǎn)生電路、反相器、第一電平開關(guān)和第二電平開關(guān)， 其中，所述帶隙基準產(chǎn)生電路，用于輸出作為基準電壓輸入到所述電荷粟的第一輸入 端的帶隙基準電壓； 所述電荷粟，用于產(chǎn)生讀電壓； 所述模擬基準產(chǎn)生電路，用于在所述帶隙基準電壓建立完成前，輸出作為基準電壓輸 入到所述電荷粟的第一輸入端的模擬基準電壓； 所述帶隙基準產(chǎn)生電路的輸出端經(jīng)所述第一電平開關(guān)與所述電荷粟第一輸入端連接， 所述模擬基準產(chǎn)生電路的輸出端經(jīng)所述第二電平開關(guān)與所述電荷粟第一輸入端連接，所述 模擬基準產(chǎn)生電路的輸入端分別與所述第一電平開關(guān)經(jīng)所述反相器連接和與所述第二電 平開關(guān)連接。
7. 根據(jù)權(quán)利要求6所述的閃存存儲系統(tǒng)，其特征在于，所述模擬基準產(chǎn)生電路包括：第 一 PMOS管，第二PMOS管，第H PMOS管，第四PMOS管，第一 NMOS管，第二NMOS管，第一電阻， 第二電阻； 所述第一 PMOS管的源極接電源，所述第一 PMOS管的柵極與所述模擬基準產(chǎn)生電路的 輸入端連接，所述第一 PMOS管的漏極與所述第二PMOS管的柵極連接，所述第二PMOS管的 源極接電源，所述第二PMOS管的柵極與所述第H PMOS管的柵極連接，所述第二PMOS管的 漏極與所述第一 NMOS管的漏極連接，所述第一 NMOS管的漏極與柵極連接，所述第一 NMOS 管的源極接地，所述第一 NMOS管的柵極與所述第二NMOS管的柵極連接，所述第二NMOS管 的源極與所述第一電阻的一端連接，所述第一電阻的另一端接地，所述第二NMOS管的漏極 與所述第HPMOS管的漏極連接，所述第HPMOS管的漏極與柵極連接，所述第HPMOS管的 源極接電源，所述第HPMOS管的柵極與所述第四PMOS管的柵極連接，所述第四PMOS管的 源極接電源，所述第四PMOS管的漏極與所述第二電阻的一端和所述模擬基準產(chǎn)生電路的 輸出端連接，所述第二電阻的另一端接地。
8. 根據(jù)權(quán)利要求7所述的閃存存儲系統(tǒng)，其特征在于，所述第二PMOS管、第HPMOS管 和第四PMOS管的寬長比相等，且制作工藝相同；所述第二NMOS管的寬長比是第一 NMOS管 的寬長比的K倍，且制作工藝相同，其中，K為大于1的正數(shù)。
9. 根據(jù)權(quán)利要求6所述的閃存存儲系統(tǒng)，其特征在于，所述模擬基準產(chǎn)生電路的輸入 電壓信號控制所述第一電平開關(guān)和所述第二電平開關(guān)，具體為： 當所述模擬基準產(chǎn)生電路的輸入電壓信號為高電平時，所述第一電平開關(guān)斷開，并且 所述第二電平開關(guān)閉合； 當所述模擬基準產(chǎn)生電路的輸入電壓信號為低電平時，所述第一電平開關(guān)閉合，并且 所述第二電平開關(guān)斷開。
10. 根據(jù)權(quán)利要求9所述的閃存存儲系統(tǒng)，其特征在于，所述帶隙基準產(chǎn)生電路輸出的 帶隙基準電壓建立完成前，所述第一電平開關(guān)斷開，并且所述第二電平開關(guān)閉合，所述模擬 基準產(chǎn)生電路輸出的模擬基準電壓作為輸入到所述電荷粟的第一輸入端的基準電壓； 所述帶隙基準產(chǎn)生電路輸出的帶隙基準電壓建立完成后，所述第一電平開關(guān)閉合，并 且所述第二電平開關(guān)斷開，所述帶隙基準電壓作為輸入到所述電荷粟的第一輸入端的基準 電壓； 所述電荷粟的第二輸入端在所述第一輸入端輸入基準電壓時輸入電壓信號，同時所述 電荷粟開始建立所述讀電壓。
【文檔編號】G11C16/06GK104464803SQ201310429859
【公開日】2015年3月25日 申請日期:2013年9月18日 優(yōu)先權(quán)日:2013年9月18日
【發(fā)明者】劉銘, 程瑩 申請人:北京兆易創(chuàng)新科技股份有限公司