不需要感測放大器的半導(dǎo)體存儲器的制造方法
【專利摘要】一種不需要感測放大器的半導(dǎo)體存儲器，包含：多個訊號電極、多個控制電極、多個存儲器元件、多個三態(tài)緩沖器，及一個電平調(diào)整單元。所述存儲器元件呈陣列排列于所述訊號電極及所述控制電極間。所述三態(tài)緩沖器電連接于該訊號電極及所述存儲器元件間，接收所述存儲器元件所輸出的讀取數(shù)據(jù)并輸出至該訊號電極，該電平調(diào)整單元用于將所述三態(tài)緩沖器的輸入端的電壓調(diào)整至一個預(yù)定電壓。通過將所述存儲器元件分割為較小單位的群體，每一個單位的寄生電容會大幅低于未分割前的總寄生電容，因此不需感測放大器即可正常運作，進(jìn)而降低耗電量。
【專利說明】不需要感測放大器的半導(dǎo)體存儲器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種存儲器，特別是涉及一種不需要感測放大器的半導(dǎo)體存儲器。

【背景技術(shù)】
[0002]參閱圖1，現(xiàn)有一種半導(dǎo)體存儲器包含:多個間隔排列且互不電連接并用于傳送一個數(shù)據(jù)的訊號電極11、多個間隔排列且互不電連接并用于傳送一個控制訊號的控制電極12、多個存儲器元件13，及多個分別電連接所述訊號電極11的感測放大器14。
[0003]所述控制電極12與所述訊號電極11相互交錯且互不電連接。
[0004]所述存儲器元件13呈陣列排列于所述訊號電極11及所述控制電極12間，并分別電連接于所述訊號電極11及所述控制電極12，且受該控制訊號控制以輸出該數(shù)據(jù)。
[0005]所述感測放大器14用于感應(yīng)放大該數(shù)據(jù)并輸出。
[0006]由于目前市場趨勢所需的存儲器容量愈來愈大，當(dāng)存儲器元件13陣列大到一定程度時，由于所述訊號電極11距離變長而使寄生電容增加，會導(dǎo)致所述訊號電極11的時間常數(shù)(RC Time constant)增加，難以被驅(qū)動到應(yīng)有的電平，所以現(xiàn)有技術(shù)中需要加入所述感測放大器14來偵測所述訊號電極11上的微小電平差異，并將該微小電平差異放大處理后以供后續(xù)使用。
[0007]然而感測放大器14耗電大，使得現(xiàn)有半導(dǎo)體存儲器的整體耗電量難以下降，無法符合現(xiàn)今節(jié)能省電的趨勢。


【發(fā)明內(nèi)容】

[0008]本發(fā)明的第一目的在于提供一種不需要感測放大器的半導(dǎo)體存儲器。
[0009]本發(fā)明不需要感測放大器的半導(dǎo)體存儲器，包含:一個訊號電極單元、一個控制電極單元，及多個存儲器元件。
[0010]該訊號電極單元包括多個間隔排列且互不電連接并用于傳送一個讀取數(shù)據(jù)及一個寫入數(shù)據(jù)的訊號電極。
[0011]該控制電極單元包括多個間隔排列且互不電連接并用于傳送一個控制訊號的控制電極，所述控制電極與所述訊號電極相互交錯且互不電連接。
[0012]所述存儲器元件呈陣列排列于所述訊號電極及所述控制電極間，并分別電連接于所述訊號電極及所述控制電極，且受該控制訊號控制以接收該寫入數(shù)據(jù)或輸出該讀取數(shù)據(jù)。
[0013]該不需要感測放大器的半導(dǎo)體存儲器還包含:多個三態(tài)緩沖器及一個電平調(diào)整單
J Li ο
[0014]所述三態(tài)緩沖器分別于所述訊號電極上，沿該訊號電極延伸方向間隔設(shè)置，每一個三態(tài)緩沖器電連接于其中一個訊號電極及沿該訊號電極排列的所述存儲器元件間，且具有一個電連接多個存儲器元件并接收所述存儲器元件所輸出的讀取數(shù)據(jù)的輸入端、一個電連接該訊號電極的輸出端，及一個控制端，所述三態(tài)緩沖器受控制而于導(dǎo)通與不導(dǎo)通間切換。
[0015]該電平調(diào)整單元電連接于所述三態(tài)緩沖器的輸入端，用于將所述三態(tài)緩沖器的輸入端的電壓調(diào)整至一個預(yù)定電壓。
[0016]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0017]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元包括至少一個電壓提供電路，該電壓提供電路電連接于所述三態(tài)緩沖器的輸入端及所述訊號電極，用于可中止地提供該預(yù)定電壓至所述三態(tài)緩沖器的輸入端及所述訊號電極，該電平調(diào)整單元于該調(diào)整模式時，該電壓提供電路提供該預(yù)定電壓至所述三態(tài)緩沖器的輸入端及所述訊號電極，于該非調(diào)整模式時，該電壓提供電路不提供該預(yù)定電壓至所述三態(tài)緩沖器的輸入端及所述訊號電極。
[0018]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元包括多個開關(guān)，所述開關(guān)分別電連接于所述三態(tài)緩沖器的輸入端與該預(yù)定電壓間、所述訊號電極與該預(yù)定電壓間，并受控制于導(dǎo)通與不導(dǎo)通間切換，該電平調(diào)整單元于該調(diào)整模式時，該開關(guān)導(dǎo)通以使所述三態(tài)緩沖器的輸入端及所述訊號電極電連接至該預(yù)定電壓，于該非調(diào)整模式時，該開關(guān)不導(dǎo)通以使所述三態(tài)緩沖器的輸入端及所述訊號電極不電連接至該預(yù)定電壓。
[0019]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元包括多個電阻，所述電阻分別電連接于所述三態(tài)緩沖器的輸入端與該預(yù)定電壓間、所述訊號電極與該預(yù)定電壓間。
[0020]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該半導(dǎo)體存儲器還包含多個緩沖開關(guān)，所述緩沖開關(guān)分別于所述訊號電極上，每間隔多個存儲器元件的距離插入設(shè)置于所述訊號電極，且每一個緩沖開關(guān)包括一個接收該寫入數(shù)據(jù)的第一端，及一個電連接多個存儲器元件及下一個緩沖開關(guān)的第一端的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
[0021]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0022]該電平調(diào)整單元電連接至每兩個相鄰緩沖開關(guān)間的端點，并對每兩個相鄰緩沖開關(guān)間端點進(jìn)行電平調(diào)整，于該調(diào)整模式時，該電平調(diào)整單元對每兩個相鄰緩沖開關(guān)間端點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對每兩個相鄰緩沖開關(guān)間端點的電壓進(jìn)行電平調(diào)整，且于該寫入數(shù)據(jù)輸入至所述存儲器元件期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0023]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該半導(dǎo)體存儲器還包含多個緩沖開關(guān)，所述緩沖開關(guān)分別于所述訊號電極上，沿該訊號電極延伸方向間隔設(shè)置，每一個緩沖開關(guān)電連接于其中一個訊號電極及沿該訊號電極排列的所述存儲器元件間，且具有一個電連接該訊號電極并接收該寫入數(shù)據(jù)的第一端、一個電連接多個存儲器元件的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
[0024]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0025]該電平調(diào)整單元電連接至所述緩沖開關(guān)與所述存儲器元件的連接點，并對所述緩沖開關(guān)與所述存儲器元件的連接點進(jìn)行電平調(diào)整，于該調(diào)整模式時，該電平調(diào)整單元對所述緩沖開關(guān)與所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述緩沖開關(guān)與所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于該寫入數(shù)據(jù)輸入至所述存儲器元件期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0026]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該存儲器元件為靜態(tài)隨機(jī)存取存儲器。
[0027]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該訊號電極單元包括多個讀取訊號電極及多個寫入訊號電極。
[0028]所述讀取訊號電極分別電連接所述存儲器元件，并用于由所述存儲器元件接收該讀取數(shù)據(jù)并輸出。
[0029]所述寫入訊號電極分別電連接所述存儲器元件，并用于傳送該寫入數(shù)據(jù)至所述存儲器元件。
[0030]所述三態(tài)緩沖器分別于所述讀取訊號電極上，沿該讀取訊號電極延伸方向間隔設(shè)置，每一個三態(tài)緩沖器電連接于其中一個讀取訊號電極及沿該讀取訊號電極排列的所述存儲器元件間，且該輸入端接收多個存儲器元件所輸出的讀取數(shù)據(jù)、該輸出端電連接該讀取訊號電極。
[0031]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該控制電極單元包括多個讀取控制電極及多個寫入控制電極。
[0032]所述讀取控制電極分別電連接所述存儲器元件，并用于傳送一個讀取控制訊號。
[0033]所述寫入控制電極分別電連接所述存儲器元件，并傳送一個寫入控制訊號。
[0034]每一個存儲器元件分別接收該讀取控制訊號并受該讀取控制訊號控制是否能被讀取，接收該寫入控制訊號并受該寫入控制訊號控制是否能被寫入。
[0035]本發(fā)明的第二目的在于提供一種不需要感測放大器的半導(dǎo)體存儲器。
[0036]本發(fā)明不需要感測放大器的半導(dǎo)體存儲器，包含:一個訊號電極單元、一個控制電極單元及多個存儲器元件。
[0037]該訊號電極單元包括多個間隔排列且互不電連接并用于傳送一個讀取數(shù)據(jù)及一個寫入數(shù)據(jù)的訊號電極。
[0038]該控制電極單元包括多個間隔排列且互不電連接并用于傳送一個控制訊號的控制電極，所述控制電極與所述訊號電極相互交錯且互不電連接。
[0039]所述存儲器元件呈陣列排列于所述訊號電極及所述控制電極間，并分別電連接于所述訊號電極及所述控制電極，且受該控制訊號控制以接收該寫入數(shù)據(jù)或輸出該讀取數(shù)據(jù)。
[0040]該不需要感測放大器的半導(dǎo)體存儲器還包含:多個邏輯單元及一個電平調(diào)整單
J Li ο
[0041]所述邏輯單元分別對應(yīng)所述訊號電極設(shè)置，且每一個邏輯單元電連接于其中一個訊號電極及沿該訊號電極排列的所述存儲器元件間，并包括多個輸入端，每一個輸入端電連接于多個存儲器元件并接收所述存儲器元件所輸出的讀取數(shù)據(jù)，該邏輯單元接收該讀取數(shù)據(jù)且將該讀取數(shù)據(jù)輸出至所電連接的該訊號電極，所述邏輯單元于所電連接的其中一個存儲器元件所輸出的讀取數(shù)據(jù)變動時，輸出至該訊號電極的讀取數(shù)據(jù)也隨之變動。
[0042]該電平調(diào)整單元電連接于所述邏輯單元及所述存儲器元件的連接點，用于將所述邏輯單元及所述存儲器元件的連接點的電壓調(diào)整至一個預(yù)定電壓。
[0043]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0044]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元包括至少一個電壓提供電路，該電壓提供電路分別電連接于所述邏輯單元及所述存儲器元件的連接點，用于可中止地提供該預(yù)定電壓至所述邏輯單元及所述存儲器元件的連接點，該電平調(diào)整單元于該調(diào)整模式時，該電壓提供電路提供該預(yù)定電壓至所述邏輯單元及所述存儲器元件的連接點，于該非調(diào)整模式時，該電壓提供電路不提供該預(yù)定電壓至所述邏輯單元及所述存儲器元件的連接點。
[0045]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元包括至少一個開關(guān)，該開關(guān)電連接于所述邏輯單元及所述存儲器元件的連接點與該預(yù)定電壓間，并受控制于導(dǎo)通與不導(dǎo)通間切換，該電平調(diào)整單元于該調(diào)整模式時，該開關(guān)導(dǎo)通以使所述邏輯單元及所述存儲器元件的連接點電連接至該預(yù)定電壓，于該非調(diào)整模式時，該開關(guān)不導(dǎo)通以使所述邏輯單元及所述存儲器元件的連接點不電連接至該預(yù)定電壓。
[0046]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元包括多個電阻，所述電阻分別電連接于所述邏輯單元及所述存儲器元件的連接點與該預(yù)定電壓間。
[0047]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該訊號電極單元包括多個讀取訊號電極及多個寫入訊號電極。
[0048]所述讀取訊號電極分別電連接所述存儲器元件，并用于由所述存儲器元件接收該讀取數(shù)據(jù)并輸出。
[0049]所述寫入訊號電極分別電連接所述存儲器元件，并用于傳送該寫入數(shù)據(jù)至所述存儲器元件。
[0050]所述邏輯單元分別對應(yīng)所述讀取訊號電極設(shè)置，且每一個邏輯單元電連接于其中一個讀取訊號電極及沿該讀取訊號電極排列的所述存儲器元件間，接收多個存儲器元件所輸出的讀取數(shù)據(jù)，并將該讀取數(shù)據(jù)輸出至所電連接的該讀取訊號電極，所述邏輯單元于所電連接的其中一個存儲器元件所輸出的讀取數(shù)據(jù)變動時，輸出至該讀取訊號電極的讀取數(shù)據(jù)也隨之變動。
[0051]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該半導(dǎo)體存儲器還包含多個緩沖開關(guān)，所述緩沖開關(guān)分別于所述寫入訊號電極上，每間隔多個存儲器元件的距離插入設(shè)置于該寫入訊號電極，且每一個緩沖開關(guān)包括一個接收該寫入數(shù)據(jù)的第一端，及一個電連接多個存儲器元件及下一個緩沖開關(guān)的第一端的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
[0052]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0053]該電平調(diào)整單元電連接至每兩個相鄰緩沖開關(guān)間的端點，并對每兩個相鄰緩沖開關(guān)間端點進(jìn)行電平調(diào)整，于該調(diào)整模式時，該電平調(diào)整單元對每兩個相鄰緩沖開關(guān)間端點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對每兩個相鄰緩沖開關(guān)間端點的電壓進(jìn)行電平調(diào)整，且于該寫入數(shù)據(jù)輸入至所述存儲器元件期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0054]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該半導(dǎo)體存儲器還包含多個緩沖開關(guān)，所述緩沖開關(guān)分別于所述寫入訊號電極上，沿該寫入訊號電極延伸方向間隔設(shè)置，每一個緩沖開關(guān)電連接于其中一個寫入訊號電極及沿該寫入訊號電極排列的所述存儲器元件間，且具有一個電連接該寫入訊號電極并接收該寫入數(shù)據(jù)的第一端、一個電連接多個存儲器元件的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
[0055]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0056]該電平調(diào)整單元電連接至所述緩沖開關(guān)與所述存儲器元件的連接點，并對所述緩沖開關(guān)與所述存儲器元件的連接點進(jìn)行電平調(diào)整，于該調(diào)整模式時，該電平調(diào)整單元對所述緩沖開關(guān)與所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述緩沖開關(guān)與所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于該寫入數(shù)據(jù)輸入至所述存儲器元件期間，該電平調(diào)整單元切換于該非調(diào)整模式。
[0057]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該控制電極單元包括多個讀取控制電極及多個寫入控制電極。
[0058]所述讀取控制電極分別電連接所述存儲器元件，并用于傳送一個讀取控制訊號。
[0059]所述寫入控制電極分別電連接所述存儲器元件，并傳送一個寫入控制訊號。
[0060]每一個存儲器元件分別接收該讀取控制訊號并受該讀取控制訊號控制是否能被讀取，接收該寫入控制訊號并受該寫入控制訊號控制是否能被寫入。
[0061]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，該存儲器元件為靜態(tài)隨機(jī)存取存儲器。
[0062]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，所述邏輯單元為或門邏輯閘。
[0063]本發(fā)明所述不需要感測放大器的半導(dǎo)體存儲器，所述邏輯單元為與門邏輯閘。
[0064]本發(fā)明的第三目的在于提供一種不需要感測放大器的半導(dǎo)體存儲器。
[0065]本發(fā)明不需要感測放大器的半導(dǎo)體存儲器，適用于應(yīng)用于一個系統(tǒng)操作頻率及一個供應(yīng)電壓，該半導(dǎo)體存儲器包含:一個訊號電極單元、一個控制電極單元及多個存儲器元件。
[0066]該訊號電極單元包括多個間隔排列且互不電連接并用于傳送一個讀取數(shù)據(jù)及一個寫入數(shù)據(jù)的訊號電極。
[0067]該控制電極單元包括多個間隔排列且互不電連接并用于傳送一個控制訊號的控制電極，所述控制電極與所述訊號電極相互交錯且互不電連接。
[0068]所述存儲器元件呈陣列排列于所述訊號電極及所述控制電極間，并分別電連接于所述訊號電極及所述控制電極，且受該控制訊號控制以接收該寫入數(shù)據(jù)或輸出該讀取數(shù)據(jù)。
[0069]該不需要感測放大器的半導(dǎo)體存儲器還包含一個電平調(diào)整單元，該電平調(diào)整單元電連接于所述存儲器元件與所述訊號電極的連接點，用于將所述存儲器元件與所述訊號電極的連接點的電壓調(diào)整至一個預(yù)定電壓。
[0070]所述訊號電極的時間常數(shù)小于該系統(tǒng)操作頻率的需求，且該讀取數(shù)據(jù)的訊號振幅大小實質(zhì)上等于該供應(yīng)電壓的振幅峰值。
[0071]本發(fā)明的有益效果在于:通過設(shè)置所述三態(tài)緩沖器或邏輯單元，可以幫助驅(qū)動該訊號電極單元，通過設(shè)置該電平調(diào)整單元則可調(diào)整電壓，并可避免不必要的耗電。

【專利附圖】

【附圖說明】
[0072]圖1是現(xiàn)有一種半導(dǎo)體存儲器的電路不意圖；
[0073]圖2是本發(fā)明不需要感測放大器的半導(dǎo)體存儲器的一個第一較佳實施例的電路示意圖；
[0074]圖3是該第一較佳實施例的一個存儲器元件的電路示意圖；
[0075]圖4是一個電路示意圖，說明該第一較佳實施例的一個三態(tài)緩沖器的另一個樣態(tài)；
[0076]圖5是一個電路示意圖，說明該第一較佳實施例的另一個樣態(tài)；
[0077]圖6是本發(fā)明不需要感測放大器的半導(dǎo)體存儲器的一個第二較佳實施例的電路示意圖；
[0078]圖7是該第二較佳實施例的一個存儲器元件的電路示意圖；
[0079]圖8是一個電路示意圖，說明該第二較佳實施例的另一個樣態(tài)；
[0080]圖9是本發(fā)明不需要感測放大器的半導(dǎo)體存儲器的一個第三較佳實施例的電路示意圖；
[0081]圖10是該第三較佳實施例的一個存儲器元件的電路示意圖；
[0082]圖11是一個電路示意圖，說明該第三較佳實施例的一個邏輯單元；及
[0083]圖12是一個電路示意圖，說明該第三較佳實施例的該邏輯單元的另一個樣態(tài)。

【具體實施方式】
[0084]下面結(jié)合附圖及實施例對本發(fā)明進(jìn)行詳細(xì)說明。
[0085]參閱圖2及圖3，本發(fā)明不需要感測放大器的半導(dǎo)體存儲器的第一較佳實施例包含:一個訊號電極單元2、一個控制電極單元3、多個存儲器元件4、多個三態(tài)緩沖器buf、一個電平調(diào)整單元6，及多個反相器7。
[0086]于本實施例中，使用128X32bit的存儲器元件4陣列作為說明，且為方便說明起見，每一行的三態(tài)緩沖器buf皆使用相同的標(biāo)號，并依序編號為buf7、bufl5、…buflll、bufll90
[0087]該訊號電極單元2包括多個間隔排列且互不電連接并用于傳送一個讀取數(shù)據(jù)及一個寫入數(shù)據(jù)的訊號電極，所述訊號電極可分為:多個讀取訊號電極RBL及多個寫入訊號電極WBL (于圖3中以單個讀取訊號電極RBL及單個寫入訊號電極WBL表示)。
[0088]所述讀取訊號電極RBL分別電連接所述存儲器元件4，并用于由所述存儲器元件4接收該讀取數(shù)據(jù)并輸出。
[0089]所述寫入訊號電極WBL分別電連接所述存儲器元件4，并用于傳送該寫入數(shù)據(jù)至所述存儲器元件4。
[0090]該控制電極單元3包括多個間隔排列且互不電連接并用于傳送一個控制訊號的控制電極，所述控制電極與所述訊號電極相互交錯且互不電連接，并可分為:多個讀取控制電極RWL及多個寫入控制電極WffL (于圖3中以單個讀取控制電極RWL及單個寫入控制電極WffL表示)；該控制訊號則可分為一個讀取控制訊號及一個寫入控制訊號。
[0091]所述讀取控制電極RWL分別電連接所述存儲器元件4，并用于傳送該讀取控制訊號至所述存儲器元件4，以分別控制所述存儲器元件4是否能被讀取。
[0092]所述寫入控制電極WffL分別電連接所述存儲器元件4，并傳送該寫入控制訊號至所述存儲器元件4，以分別控制所述存儲器元件4是否能被寫入。
[0093]所述存儲器元件4呈陣列排列于所述訊號電極及所述控制電極間，并分別電連接于所述訊號電極及所述控制電極，且受該寫入控制訊號控制以接收該寫入數(shù)據(jù)、受該讀取控制訊號控制以輸出該讀取數(shù)據(jù)。
[0094]于本實施例中，所述存儲器元件4使用三個晶體管架構(gòu)的動態(tài)隨機(jī)存取存儲器(3transistor Dynamic Random Access Memory,簡寫為 3T-DRAM)作為說明，但也可依實際需求而選用不同的存儲器架構(gòu)，并不限于此。
[0095]如圖3所示，每一個存儲器元件4包括:一個第一晶體管Ml、一個電容Cs、一個第二晶體管M2,及一個第三晶體管M3。
[0096]該第一晶體管Ml具有一個第一端、一個電連接其中一個寫入訊號電極WBL并接收該寫入數(shù)據(jù)的第二端，及一個電連接其中一個寫入控制電極WWL的控制端，并受該寫入控制訊號控制而于導(dǎo)通與不導(dǎo)通間切換。
[0097]該電容Cs具有一個電連接該第一晶體管Ml的第一端的第一端，及一個電連接一個電平電壓的第二端。
[0098]該第二晶體管M2具有一個第一端、一個電連接該電平電壓的第二端，及一個電連接該電容Cs的第一端的控制端，并受該電容Cs所儲存的電壓控制而于導(dǎo)通與不導(dǎo)通間切換。
[0099]該第三晶體管M3具有一個電連接其中一個讀取訊號電極RBL且輸出該讀取數(shù)據(jù)的第一端、一個電連接該第二晶體管M2的第一端的第二端，及一個電連接其中一個讀取控制電極RWL的控制端，并受該讀取控制訊號控制而于導(dǎo)通與不導(dǎo)通間切換。
[0100]于本實施例中，所述晶體管皆為N型金屬氧化物半導(dǎo)體場效晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor,簡寫為 M0SFET),且該電平電壓為一個低電平電壓，以搭配所述N型金屬氧化物半導(dǎo)體場效晶體管，但不限于此。
[0101]所述三態(tài)緩沖器buf分別于所述讀取訊號電極RBL上，沿該讀取訊號電極RBL延伸方向間隔設(shè)置，每一個三態(tài)緩沖器buf電連接于其中一個讀取訊號電極RBL及沿該讀取訊號電極RBL排列的所述存儲器元件4間，且具有一個電連接多個存儲器元件4并接收所述存儲器元件4所輸出的讀取數(shù)據(jù)的輸入端、一個電連接該讀取訊號電極RBL的輸出端，及一個控制端，所述三態(tài)緩沖器buf受控制而于導(dǎo)通與不導(dǎo)通間切換。
[0102]值得一提的是，所述三態(tài)緩沖器buf也可如圖4所示，使用一個串聯(lián)的開關(guān)51及一個緩沖電路52實施，以使該三態(tài)緩沖器buf可受控制而于導(dǎo)通與不導(dǎo)通間切換，但也可為其他可切換導(dǎo)通與否的緩沖電路設(shè)計，并不限于此。
[0103]參閱圖2及圖3，該電平調(diào)整單元6電連接于所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL，用于將所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL的電壓調(diào)整至一個預(yù)定電壓。
[0104]該電平調(diào)整單元6可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元6對所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元6不對所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件4輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元6切換于該非調(diào)整模式。
[0105]該電平調(diào)整單元6包括:多個電阻R及多個電壓提供電路61。
[0106]所述電阻R分別電連接于所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL，且每一個電阻R具有一個電連接于所述三態(tài)緩沖器buf的輸入端或所述讀取訊號電極RBL的第一端，及一個電連接該電壓提供電路61的第二端。
[0107]值得一提的是，所述電阻R可選用多晶硅電阻R(p0ly resistor)、晶體管電阻R(transistor resistor)等具有電阻特性的元件,但不限于此。
[0108]所述電壓提供電路61分別透過所述電阻R電連接于所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL，用于可中止地提供該預(yù)定電壓至所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL，該電平調(diào)整單元6于該調(diào)整模式時，該電壓提供電路61提供該預(yù)定電壓至所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL，于該非調(diào)整模式時，該電壓提供電路61不提供該預(yù)定電壓至所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL。
[0109]于本實施例中，該電平調(diào)整單元6于每一個讀取訊號電極RBL上設(shè)置兩個電壓提供電路61，一個電連接至該讀取訊號電極RBL上的電阻R，另一個則電連接該讀取訊號電極RBL上所有三態(tài)緩沖器buf輸入端的電阻R，如此可以使用較少的電壓提供電路61提供該預(yù)定電壓，以減少所述電壓提供電路61于電路上所占的面積，進(jìn)而下降電路成本，然而，該電平調(diào)整單元6也可設(shè)計為每一個電阻R皆搭配一個電壓提供電路61，或只設(shè)置單一個電壓提供電路61，再電連接至所有讀取訊號電極RBL及所有三態(tài)緩沖器buf輸入端上的所有電阻R，其數(shù)量及配置方式可依實際應(yīng)用需求而作增減及變動，并不以此為限。
[0110]值得一提的是，于實際應(yīng)用上，由于所述電壓提供電路61通常會具有電阻特性或內(nèi)含電阻元件，因此所述電阻R為選擇性加入的元件，不以此為限。
[0111]于本實施例中，該預(yù)定電壓為一個高電平電壓(在此為邏輯高電平)，以搭配存儲器元件4中的N型金屬氧化物半導(dǎo)體場效晶體管，但也可搭配不同的晶體管而有不同的電平，例如，搭配P型金屬氧化物半導(dǎo)體場效晶體管而使用低電平電壓(在此為邏輯低電平，或是使用接地電平)，并不限于此。
[0112]所述反相器7分別設(shè)置于所述讀取訊號電極RBLO?RBL31，電連接所述存儲器元件4，用于接收并將該讀取數(shù)據(jù)反相。
[0113]一般使用時，該存儲器元件4分別可于一個寫入模式及一個讀取模式間切換，于該寫入模式時，該寫入控制電極WWL控制該第一晶體管Ml切換為導(dǎo)通，并由該寫入訊號電極WBL傳送該寫入數(shù)據(jù)，并通過該第一晶體管Ml而儲存于該電容Cs。
[0114]于該讀取模式時，該電平調(diào)整單元6在將所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL的電壓調(diào)整至該預(yù)定電壓后切換至該非調(diào)整模式，此時該電壓提供電路61不提供該預(yù)定電壓至所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL，搭配控制所選取的存儲器元件4電連接的三態(tài)緩沖器buf為導(dǎo)通，及控制其他的三態(tài)緩沖器buf為不導(dǎo)通，接著該讀取控制電極RWL傳送讀取控制訊號，使儲存于該電容Cs中的電壓經(jīng)由該第二晶體管M2、該第三晶體管M3、該三態(tài)緩沖器buf輸出至該讀取訊號電極RBL，再經(jīng)由所述反相器7反相后輸出。
[0115]說明如下，假設(shè)所選取的存儲器元件4是電連接于三態(tài)緩沖器buflll時，所述存儲器元件4的第三晶體管M3輸出該讀取數(shù)據(jù)，此時需控制該三態(tài)緩沖器buflll為導(dǎo)通，并控制其他的三態(tài)緩沖器buf7、bufl5...、bufll9為不導(dǎo)通，以避免其他的三態(tài)緩沖器buf7、bufl5-,bufll9與該三態(tài)緩沖器buflll同時輸出到該讀取訊號電極RBL上時會造成抵抗(fighting)而產(chǎn)生不必要的耗電，甚或造成讀取錯誤。
[0116]若讀取時儲存于該電容Cs中的電壓為低電平，則該第二晶體管M2的控制端受低電平電壓控制而不導(dǎo)通，該第三晶體管M3的第一端所輸出的電平便為高阻抗?fàn)顟B(tài)，由于該電平調(diào)整單元6已預(yù)先將所述三態(tài)緩沖器buf的輸入端的電壓調(diào)整至該預(yù)定電壓(本實施例中為高電平電壓)，因此經(jīng)過該三態(tài)緩沖器buf后在該讀取訊號電極RBL上呈現(xiàn)的讀取數(shù)據(jù)會接近該預(yù)定電壓，再經(jīng)由所述反相器7反相后即可輸出相同于該電容Cs所儲存的電平。
[0117]若讀取時儲存于該電容Cs中的電壓為高電平，則該第二晶體管M2的控制端受高電平電壓控制而導(dǎo)通，并將該第二晶體管M2的第一端的電壓拉到該電平電壓(本實施例中為低電平電壓)，接著通過切換為導(dǎo)通的該第三晶體管M3將該電平電壓的電平經(jīng)由三態(tài)緩沖器buf輸出至該讀取訊號電極RBL，再經(jīng)由所述反相器7反相后即可輸出相同于該電容Cs所儲存的電平。
[0118]由上述可知，該讀取數(shù)據(jù)的訊號振幅大小實質(zhì)上會等于外部供應(yīng)電壓的振幅峰值(本實施例中為該預(yù)定電壓及該電平電壓的電壓差異)，且由于該存儲器元件4在輸出時，該電壓提供電路61已停止提供該預(yù)定電壓至該三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL，所以可以避免因為該存儲器元件4所輸出的電壓與該預(yù)定電壓相反時，會在該電阻R兩端造成大壓差，而產(chǎn)生不必要的電流消耗。
[0119]參閱圖5，為該第一較佳實施例的另一個樣態(tài)，此樣態(tài)與該第一較佳實施例的差異在于:
[0120]此樣態(tài)中，該存儲器元件4使用P型金屬氧化物半導(dǎo)體場效晶體管，并搭配使用一個低電平電壓(圖5中為接地電平)的該預(yù)定電壓，但不限于此。
[0121]該電平調(diào)整單元6包括:多個電阻R與多個開關(guān)62。
[0122]所述電阻R分別電連接于所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL，且每一個電阻R具有一個電連接于所述三態(tài)緩沖器buf的輸入端或所述讀取訊號電極RBL的第一端，及一個電連接該開關(guān)62的第二端。
[0123]所述開關(guān)62分別電連接于所述電阻R的第二端與該預(yù)定電壓間，并受控制于導(dǎo)通與不導(dǎo)通間切換，該電平調(diào)整單元6于該調(diào)整模式時，該開關(guān)62導(dǎo)通以使所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL電連接至該預(yù)定電壓，于該非調(diào)整模式時，該開關(guān)62不導(dǎo)通以使所述三態(tài)緩沖器buf的輸入端及所述讀取訊號電極RBL不電連接至該預(yù)定電壓。
[0124]值得一提的是，于實際應(yīng)用上，由于用于產(chǎn)生該預(yù)定電壓的電路通常會具有電阻特性或內(nèi)含電阻元件，因此所述電阻R為選擇性加入的元件，不以此為限。
[0125]經(jīng)由以上的說明，可將本實施例的優(yōu)點歸納如下:
[0126]一、通過將多個存儲器元件4電連接至一個三態(tài)緩沖器buf后再輸出至該讀取訊號電極RBL，可視為將存儲器元件4陣列切開為較小的單位，例如于本實施例中是將每八個存儲器元件4電連接至一個三態(tài)緩沖器buf后輸出，可視為將128行的存儲器元件4分為16個單位，如此即可將寄生電容降為原本的十六分之一，于實際應(yīng)用上，可依照使用需求而決定將多少個存儲器元件4電連接至一個三態(tài)緩沖器buf，由于每一個小單位的寄生電容已大幅降低，使得所述訊號電極的時間常數(shù)小于系統(tǒng)操作頻率的需求，且所述三態(tài)緩沖器buf也可幫助驅(qū)動所述讀取訊號電極RBL，因此不需在電路中額外加入感測放大器(圖未示)即可正常運作，可大幅下降耗電量，并可提高系統(tǒng)操作頻率，舉本實施例來說，若未設(shè)置所述三態(tài)緩沖器buf前可操作在20MHz，則在設(shè)置所述三態(tài)緩沖器buf后，可以將系統(tǒng)操作頻率大幅提聞到320MHz。
[0127]二、通過設(shè)置所述可于調(diào)整模式與非調(diào)整模式間切換的電平調(diào)整單元6，在調(diào)整模式時，所述電平調(diào)整單元6可以調(diào)整所述三態(tài)緩沖器buf輸入端及所述讀取訊號電極RBL的電平，避免存儲器元件4所造成的浮接電平使三態(tài)緩沖器buf大量耗電，而在所述存儲器元件4進(jìn)入讀取模式后，通過將所述電平調(diào)整單元6的調(diào)整模式時間與該存儲器元件4的輸出時間錯開，可以避免在所選擇的存儲器元件4輸出的電平與該預(yù)定電壓相反時，造成兩方電平相互拉扯而產(chǎn)生不必要的耗電。
[0128]參閱圖6及圖7，為本發(fā)明不需要感測放大器的半導(dǎo)體存儲器的一個第二較佳實施例，該第二較佳實施例是類似于該第一較佳實施例，該第二較佳實施例與該第一較佳實施例的差異在于:
[0129]于本實施例中，所述存儲器元件4使用如圖7所示的一個晶體管架構(gòu)的動態(tài)隨機(jī)存取存儲器(I transistor-DRAM，簡寫為1T-DRAM)作為說明，且由于本實施例中使用一個晶體管的架構(gòu)，因此所輸出的電平與所儲存的電平相同，所以不需要再加入所述反相器7(圖2)作反向處理，但不限于此。
[0130]本實施例中由于所述存儲器元件4使用同一個端點作為輸出及輸入使用，因此所述讀取訊號電極RBLO?RBL31及所述寫入訊號電極WBLO?WBL31皆電連接于該存儲器元件4的相同端點。
[0131]該半導(dǎo)體存儲器還包含多個緩沖開關(guān)SW(為方便說明起見，每一行的緩沖開關(guān)SW皆使用相同的標(biāo)號，并依序編號為SW7、SW15、…SWl 11、SW119)，所述緩沖開關(guān)SW分別于所述寫入訊號電極WBLO?WBL31上，每間隔多個存儲器元件4的距離插入設(shè)置于所述寫入訊號電極WBLO?WBL31，且每一個緩沖開關(guān)SW包括一個接收該寫入數(shù)據(jù)的第一端，及一個電連接多個存儲器元件4及下一個緩沖開關(guān)SW的第一端的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
[0132]于所選取的該存儲器元件4于寫入模式時，所選取的該存儲器元件4前的該緩沖開關(guān)SW必須導(dǎo)通以供該寫入數(shù)據(jù)傳送，而于該讀取模式時，所述緩沖開關(guān)SW則必須切換至不導(dǎo)通狀態(tài)，例如:當(dāng)所選取的該存儲器元件4對應(yīng)至該緩沖開關(guān)SW15時，則所述緩沖開關(guān)Sff7, SW15必須導(dǎo)通以供該寫入數(shù)據(jù)傳送，而于該讀取模式時，所述緩沖開關(guān)SW7、SW15、…SffllU Sffl 19則必須切換至不導(dǎo)通狀態(tài)。
[0133]于本實施例中，所述緩沖開關(guān)SW使用開關(guān)元件作為實施，但當(dāng)設(shè)計者對于寫入速度有較高的需求時，也可使用如三態(tài)緩沖元件等具有驅(qū)動能力的元件實施，或是可以通過在所述寫入訊號電極WBLO?WBL31的源頭設(shè)置寫入驅(qū)動電路(圖未示)以減少驅(qū)動時間，但不限于此。
[0134]該電壓提供電路61電連接至每兩個相鄰緩沖開關(guān)SW間的端點，并提供該預(yù)定電壓至每兩個相鄰緩沖開關(guān)SW間的端點，于該調(diào)整模式時，該電壓提供電路61提供該預(yù)定電壓至每兩個相鄰緩沖開關(guān)SW間的端點，于該非調(diào)整模式時，該電壓提供電路61不提供該預(yù)定電壓至每兩個相鄰緩沖開關(guān)SW間的端點，且于該寫入數(shù)據(jù)輸入至所述存儲器元件4期間以及存儲器元件4輸出讀取數(shù)據(jù)的期間，該電壓提供電路61不提供該預(yù)定電壓至所述緩沖開關(guān)SW間的端點(即該電平調(diào)整單元6切換于該非調(diào)整模式)。
[0135]參閱圖7及圖8，圖8所示為該第二較佳實施例的另一個樣態(tài)，此樣態(tài)與該第二較佳實施例的差異在于:
[0136]所述緩沖開關(guān)SW分別于所述寫入訊號電極WBLO?WBL31上，沿所述寫入訊號電極WBLO?WBL31延伸方向間隔設(shè)置，每一個緩沖開關(guān)SW電連接于其中一個寫入訊號電極WBL及沿該寫入訊號電極WBL排列的所述存儲器元件4間，且具有一個電連接該寫入訊號電極WBL并接收該寫入數(shù)據(jù)的第一端、一個電連接多個存儲器元件4的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
[0137]于所選取的該存儲器元件4于寫入模式時，所選取存儲器元件4所對應(yīng)的該緩沖開關(guān)SW必須導(dǎo)通以供該寫入數(shù)據(jù)傳送，而于該讀取模式時，所述緩沖開關(guān)SW則必須切換至不導(dǎo)通狀態(tài)，例如:當(dāng)所選取的該存儲器元件4對應(yīng)至該緩沖開關(guān)SW15時，則該緩沖開關(guān)SW15必須導(dǎo)通以供該寫入數(shù)據(jù)傳送，而于該讀取模式時，所述緩沖開關(guān)SW7、SW15、…SffllU Sffl 19則必須切換至不導(dǎo)通狀態(tài)。
[0138]該電壓提供電路61電連接至所述緩沖開關(guān)SW與所述存儲器元件4的連接點，且于該寫入數(shù)據(jù)輸入至所述存儲器元件4期間以及存儲器元件4輸出讀取數(shù)據(jù)的期間不提供該預(yù)定電壓至所述緩沖開關(guān)SW與所述存儲器元件4的連接點(即該電平調(diào)整單元6切換于該非調(diào)整模式)。
[0139]由于本實施例中，該存儲器元件4的輸出與輸入端為相同端點，因此該寫入訊號電極WBL的寄生電容會影響到所述存儲器元件4驅(qū)動所述三態(tài)緩沖器buf的時間，所以需在所述寫入訊號電極WBL上分別增設(shè)所述緩沖開關(guān)SW以切分所述寫入訊號電極WBL的寄生電容，以避免影響到所述存儲器元件4的操作頻率，如此，該第二較佳實施例也可達(dá)到與上述第一較佳實施例相同的目的與功效。
[0140]參閱圖9及圖10，為本發(fā)明不需要感測放大器的半導(dǎo)體存儲器的一個第三較佳實施例，該第三較佳實施例是類似于該第二較佳實施例，該第三較佳實施例與該第二較佳實施例的差異在于:
[0141]該訊號電極單元2包括多個由所述存儲器元件4接收該讀取數(shù)據(jù)的多個讀取訊號電極RBL及多個傳送該寫入數(shù)據(jù)至所述存儲器元件4的寫入訊號電極，且所述寫入訊號電極可分為:多個正相訊號電極PBL及多個反相訊號電極NBL(為使圖示清晰明了，圖9中僅標(biāo)示多個正相訊號電極PBLO?PBL31及多個讀取訊號電極RBLO?RBL31，圖10中則以單個正相訊號電極PBL、單個反相訊號電極NBL及單個讀取訊號電極RBL表示)。
[0142]該控制電極單元3包括多個間隔排列且互不電連接并用于傳送一個控制訊號的控制電極WL，所述控制電極WL與所述讀取訊號電極RBL、所述正相訊號電極PBL及反相訊號電極NBL相互交錯且互不電連接(為使圖示清晰明了，圖10中以單個控制電極WL表示)。
[0143]于本實施例中，所述存儲器元件4使用六個晶體管架構(gòu)的靜態(tài)隨機(jī)存取存儲器(Static Random Access Memory,簡寫為SRAM)作為說明，但也可依實際需求而選用不同的存儲器架構(gòu)，并不限于此。
[0144]該半導(dǎo)體存儲器還包含多個邏輯單元8，所述邏輯單元8分別對應(yīng)所述讀取訊號電極RBL設(shè)置，且每一個邏輯單元8電連接于其中一個讀取訊號電極RBL及沿該讀取訊號電極RBL排列的所述存儲器元件4間，每一個邏輯單元8包括多個輸入端，每一個輸入端電連接于多個存儲器元件4并接收所述存儲器元件4所輸出的讀取數(shù)據(jù)，該邏輯單元8接收該讀取數(shù)據(jù)并將該讀取數(shù)據(jù)輸出至所電連接的該讀取訊號電極RBL，所述邏輯單元8于所電連接的其中一個存儲器元件4所輸出的讀取數(shù)據(jù)變動時，輸出至該讀取訊號電極RBL的讀取數(shù)據(jù)也隨之變動。
[0145]該電平調(diào)整單元6電連接于所述邏輯單元8及所述存儲器元件4的連接點，用于將所述邏輯單元8及所述存儲器元件4的連接點的電壓調(diào)整至一個預(yù)定電壓(可為邏輯高電平、邏輯低電平，或為接地電平，于圖9中以接地電平表示)，該電平調(diào)整單元6包括:多個電阻R與多個開關(guān)62。
[0146]所述電阻R分別具有一個電連接于所述邏輯單元8及所述存儲器元件4的連接點的第一端，及一個電連接該開關(guān)62的第二端。
[0147]所述開關(guān)62透過所述電阻R電連接于所述邏輯單元8及所述存儲器元件4的連接點與該預(yù)定電壓間，并受控制于導(dǎo)通與不導(dǎo)通間切換，該電平調(diào)整單元6于該調(diào)整模式時，該開關(guān)62導(dǎo)通以使所述邏輯單元8及所述存儲器元件4的連接點電連接至該預(yù)定電壓，于該非調(diào)整模式時，該開關(guān)62不導(dǎo)通以使所述邏輯單元8及所述存儲器元件4的連接點不電連接至該預(yù)定電壓。
[0148]值得一提的是，于實際應(yīng)用上，由于用于產(chǎn)生該預(yù)定電壓的電路通常會具有電阻特性或內(nèi)含電阻元件，因此所述電阻R為選擇性加入的元件，且該電平調(diào)整單元6也可如圖
2、圖6、或圖8所示包括多個電阻R及多個電壓提供電路61，并不以此為限。
[0149]一般使用時，在該存儲器元件4為寫入模式時，所述控制電極WL傳送該控制訊號以使所述存儲器元件4分別由所述正相訊號電極PBL及所述反相訊號電極NBL接收寫入數(shù)據(jù)，并儲存于內(nèi)部晶體管的寄生電容中；在該存儲器元件4為讀取模式時，該電平調(diào)整單元6在將所述邏輯單元8及所述存儲器元件4的連接點的電壓調(diào)整至該預(yù)定電壓后切換至該非調(diào)整模式，此時該開關(guān)62不導(dǎo)通以使所述邏輯單元8及所述存儲器元件4的連接點不電連接至該預(yù)定電壓，接著該存儲器元件4輸出所儲存的數(shù)據(jù)至所述讀取訊號電極RBL，由于六個晶體管架構(gòu)的靜態(tài)隨機(jī)存取存儲器的運作方式為此業(yè)界所熟悉，在此只略述其運作方式。
[0150]由上述可知，由于該存儲器元件4在輸出時，該開關(guān)62已切換至不導(dǎo)通，所以可以避免因為該存儲器元件4所輸出的電壓與該預(yù)定電壓相反時，會在該電阻R兩端造成大壓差，而產(chǎn)生不必要的電流消耗，但若設(shè)計上不考慮此電流消耗，則實作時可以不設(shè)置所述開關(guān)62，而直接將所述電阻R接到該預(yù)定電壓，也就是說該電平調(diào)整單元6沒有非調(diào)整模式，由于此時的電阻R的電阻值直接相關(guān)于所消耗的電流值大小，因此若不設(shè)置所述開關(guān)62，則電阻R的電阻值須設(shè)計得較大一些以減少電流消耗。
[0151]由于本實施例中使用靜態(tài)隨機(jī)存取存儲器的架構(gòu)，因此所輸出的電平與所儲存的電平相同，所以不需要再加入所述反相器7 (圖2)作反向處理，且由于靜態(tài)隨機(jī)存取存儲器一般會使用兩條訊號電極(正相訊號電極PBL及反相訊號電極NBL)來傳送差動的寫入數(shù)據(jù)及讀取數(shù)據(jù)，但于本實施例的架構(gòu)中，只需要在其中一邊設(shè)置該讀取訊號電極RBL作為輸出，并以原本的正相訊號電極PBL及反相訊號電極NBL作為輸入即可正常運作，因此圖9中只以正相訊號電極PBL及讀取訊號電極RBL作為說明，但不以此為限。
[0152]參閱圖11及圖12，如圖11所示，該邏輯單元8可以使用或門邏輯閘81 (OR logicgate)實施,并搭配在電平調(diào)整單元6中使用下拉電阻R(pull down R)及低電平的預(yù)定電壓；也可如圖12所示，使用與門邏輯閘82(AND logic gate)實施，并搭配在電平調(diào)整單元6中使用上拉電阻R(pull up R)及高電平的預(yù)定電壓Vcc，由于在實際應(yīng)用上，在該邏輯單元8的輸入端上，每次都只會有一個存儲器元件4所輸出的讀取數(shù)據(jù)變動，因此該邏輯單元8會根據(jù)所選擇的該存儲器元件4輸出的讀取數(shù)據(jù)變動而變動輸出至該讀取訊號電極RBL的讀取數(shù)據(jù)。
[0153]以圖11為例，透過所述下拉電阻R搭配低電平的預(yù)定電壓，該邏輯單元8輸出至該讀取訊號電極RBL的讀取數(shù)據(jù)初始值為低電平，但當(dāng)所選擇的該存儲器元件4輸出高電平的讀取數(shù)據(jù)時，該邏輯單元8輸出至該讀取訊號電極RBL的讀取數(shù)據(jù)即會轉(zhuǎn)變?yōu)楦唠娖?；于圖12中，透過所述上拉電阻R搭配高電平的預(yù)定電壓Vcc，該邏輯單元8輸出至該讀取訊號電極RBL的讀取數(shù)據(jù)初始值為高電平，但當(dāng)所選擇的該存儲器元件4輸出低電平的讀取數(shù)據(jù)時，該邏輯單元8輸出至該讀取訊號電極RBL的讀取數(shù)據(jù)即會轉(zhuǎn)變?yōu)榈碗娖健?br> [0154]于本實施例中，分別使用十六選一的或門邏輯閘81或是與門邏輯閘82來實施，但也可依實際需求，而選用四選一、…三十二選一、…等邏輯閘，并不限于此。
[0155]如此，通過設(shè)置所述邏輯單元8幫助驅(qū)動所述讀取訊號電極RBL，及使用所述電阻R及開關(guān)62來控制在該存儲器元件4輸出時切斷所述邏輯單元8及所述存儲器元件4的連接點與該預(yù)定電壓間的電連接，該第三較佳實施例也可達(dá)到與上述第二較佳實施例相同的目的與功效。
[0156]綜上所述，本發(fā)明不需在電路中加入感測放大器，還可減少功耗、提高操作頻率，且并不限定所使用的存儲器元件4的樣式，所以確實能達(dá)成本發(fā)明的目的。
【權(quán)利要求】
1.一種不需要感測放大器的半導(dǎo)體存儲器，包含:一個訊號電極單元、一個控制電極單元，及多個存儲器元件； 該訊號電極單元包括多個間隔排列且互不電連接并用于傳送一個讀取數(shù)據(jù)及一個寫入數(shù)據(jù)的訊號電極； 該控制電極單元包括多個間隔排列且互不電連接并用于傳送一個控制訊號的控制電極，所述控制電極與所述訊號電極相互交錯且互不電連接； 所述存儲器元件呈陣列排列于所述訊號電極及所述控制電極間，并分別電連接于所述訊號電極及所述控制電極，且受該控制訊號控制以接收該寫入數(shù)據(jù)或輸出該讀取數(shù)據(jù)； 其特征在于: 該不需要感測放大器的半導(dǎo)體存儲器還包含:多個三態(tài)緩沖器及一個電平調(diào)整單元； 所述三態(tài)緩沖器分別于所述訊號電極上，沿該訊號電極延伸方向間隔設(shè)置，每一個三態(tài)緩沖器電連接于其中一個訊號電極及沿該訊號電極排列的所述存儲器元件間，且具有一個電連接多個存儲器元件并接收所述存儲器元件所輸出的讀取數(shù)據(jù)的輸入端、一個電連接該訊號電極的輸出端，及一個控制端，所述三態(tài)緩沖器受控制而于導(dǎo)通與不導(dǎo)通間切換； 該電平調(diào)整單元電連接于所述三態(tài)緩沖器的輸入端，用于將所述三態(tài)緩沖器的輸入端的電壓調(diào)整至一個預(yù)定電壓。
2.如權(quán)利要求1所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式。
3.如權(quán)利要求2所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該電平調(diào)整單元包括: 至少一個電壓提供電路，電連接于所述三態(tài)緩沖器的輸入端及所述訊號電極，用于可中止地提供該預(yù)定電壓至所述三態(tài)緩沖器的輸入端及所述訊號電極，該電平調(diào)整單元于該調(diào)整模式時，該電壓提供電路提供該預(yù)定電壓至所述三態(tài)緩沖器的輸入端及所述訊號電極，于該非調(diào)整模式時，該電壓提供電路不提供該預(yù)定電壓至所述三態(tài)緩沖器的輸入端及所述訊號電極。
4.如權(quán)利要求2所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該電平調(diào)整單元包括: 多個開關(guān)，分別電連接于所述三態(tài)緩沖器的輸入端與該預(yù)定電壓間、所述訊號電極與該預(yù)定電壓間，并受控制于導(dǎo)通與不導(dǎo)通間切換，該電平調(diào)整單元于該調(diào)整模式時，該開關(guān)導(dǎo)通以使所述三態(tài)緩沖器的輸入端及所述訊號電極電連接至該預(yù)定電壓，于該非調(diào)整模式時，該開關(guān)不導(dǎo)通以使所述三態(tài)緩沖器的輸入端及所述訊號電極不電連接至該預(yù)定電壓。
5.如權(quán)利要求1所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該電平調(diào)整單元包括: 多個電阻，分別電連接于所述三態(tài)緩沖器的輸入端與該預(yù)定電壓間、所述訊號電極與該預(yù)定電壓間。
6.如權(quán)利要求1所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該半導(dǎo)體存儲器還包含: 多個緩沖開關(guān)，分別于所述訊號電極上，每間隔多個存儲器元件的距離插入設(shè)置于所述訊號電極，且每一個緩沖開關(guān)包括一個接收該寫入數(shù)據(jù)的第一端，及一個電連接多個存儲器元件及下一個緩沖開關(guān)的第一端的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
7.如權(quán)利要求6所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于: 該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式； 該電平調(diào)整單元電連接至每兩個相鄰緩沖開關(guān)間的端點，并對每兩個相鄰緩沖開關(guān)間端點進(jìn)行電平調(diào)整，于該調(diào)整模式時，該電平調(diào)整單元對每兩個相鄰緩沖開關(guān)間端點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對每兩個相鄰緩沖開關(guān)間端點的電壓進(jìn)行電平調(diào)整，且于該寫入數(shù)據(jù)輸入至所述存儲器元件期間，該電平調(diào)整單元切換于該非調(diào)整模式。
8.如權(quán)利要求1所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該半導(dǎo)體存儲器還包含: 多個緩沖開關(guān)，分別于所述訊號電極上，沿該訊號電極延伸方向間隔設(shè)置，每一個緩沖開關(guān)電連接于其中一個訊號電極及沿該訊號電極排列的所述存儲器元件間，且具有一個電連接該訊號電極并接收該寫入數(shù)據(jù)的第一端、一個電連接多個存儲器元件的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
9.如權(quán)利要求8所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于: 該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述三態(tài)緩沖器的輸入端的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式； 該電平調(diào)整單元電連接至所述緩沖開關(guān)與所述存儲器元件的連接點，并對所述緩沖開關(guān)與所述存儲器元件的連接點進(jìn)行電平調(diào)整，于該調(diào)整模式時，該電平調(diào)整單元對所述緩沖開關(guān)與所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述緩沖開關(guān)與所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于該寫入數(shù)據(jù)輸入至所述存儲器元件期間，該電平調(diào)整單元切換于該非調(diào)整模式。
10.如權(quán)利要求1所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該存儲器元件為靜態(tài)隨機(jī)存取存儲器。
11.如權(quán)利要求1所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于: 該訊號電極單元包括: 多個讀取訊號電極，分別電連接所述存儲器元件，并用于由所述存儲器元件接收該讀取數(shù)據(jù)并輸出，及 多個寫入訊號電極，分別電連接所述存儲器元件，并用于傳送該寫入數(shù)據(jù)至所述存儲器元件； 所述三態(tài)緩沖器分別于所述讀取訊號電極上，沿該讀取訊號電極延伸方向間隔設(shè)置，每一個三態(tài)緩沖器電連接于其中一個讀取訊號電極及沿該讀取訊號電極排列的所述存儲器元件間，且該輸入端接收多個存儲器元件所輸出的讀取數(shù)據(jù)、該輸出端電連接該讀取訊號電極。
12.如權(quán)利要求11所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于: 該控制電極單元包括: 多個讀取控制電極，分別電連接所述存儲器元件，并用于傳送一個讀取控制訊號，及 多個寫入控制電極，分別電連接所述存儲器元件，并傳送一個寫入控制訊號； 每一個存儲器元件分別接收該讀取控制訊號并受該讀取控制訊號控制是否能被讀取，接收該寫入控制訊號并受該寫入控制訊號控制是否能被寫入。
13.一種不需要感測放大器的半導(dǎo)體存儲器，包含:一個訊號電極單元、一個控制電極單元及多個存儲器元件； 該訊號電極單元包括多個間隔排列且互不電連接并用于傳送一個讀取數(shù)據(jù)及一個寫入數(shù)據(jù)的訊號電極； 該控制電極單元包括多個間隔排列且互不電連接并用于傳送一個控制訊號的控制電極，所述控制電極與所述訊號電極相互交錯且互不電連接； 所述存儲器元件呈陣列排列于所述訊號電極及所述控制電極間，并分別電連接于所述訊號電極及所述控制電極，且受該控制訊號控制以接收該寫入數(shù)據(jù)或輸出該讀取數(shù)據(jù)；其特征在于: 該不需要感測放大器的半導(dǎo)體存儲器還包含:多個邏輯單元及一個電平調(diào)整單元；所述邏輯單元分別對應(yīng)所述訊號電極設(shè)置，且每一個邏輯單元電連接于其中一個訊號電極及沿該訊號電極排列的所述存儲器元件間，并包括多個輸入端，每一個輸入端電連接于多個存儲器元件并接收所述存儲器元件所輸出的讀取數(shù)據(jù)，該邏輯單元接收該讀取數(shù)據(jù)且將該讀取數(shù)據(jù)輸出至所電連接的該訊號電極，所述邏輯單元于所電連接的其中一個存儲器元件所輸出的讀取數(shù)據(jù)變動時，輸出至該訊號電極的讀取數(shù)據(jù)也隨之變動； 該電平調(diào)整單元電連接于所述邏輯單元及所述存儲器元件的連接點，用于將所述邏輯單元及所述存儲器元件的連接點的電壓調(diào)整至一個預(yù)定電壓。
14.如權(quán)利要求13所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式。
15.如權(quán)利要求14所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該電平調(diào)整單元包括: 至少一個電壓提供電路，分別電連接于所述邏輯單元及所述存儲器元件的連接點，用于可中止地提供該預(yù)定電壓至所述邏輯單元及所述存儲器元件的連接點，該電平調(diào)整單元于該調(diào)整模式時，該電壓提供電路提供該預(yù)定電壓至所述邏輯單元及所述存儲器元件的連接點，于該非調(diào)整模式時，該電壓提供電路不提供該預(yù)定電壓至所述邏輯單元及所述存儲器元件的連接點。
16.如權(quán)利要求14所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該電平調(diào)整單元包括: 至少一個開關(guān)，電連接于所述邏輯單元及所述存儲器元件的連接點與該預(yù)定電壓間，并受控制于導(dǎo)通與不導(dǎo)通間切換，該電平調(diào)整單元于該調(diào)整模式時，該開關(guān)導(dǎo)通以使所述邏輯單元及所述存儲器元件的連接點電連接至該預(yù)定電壓，于該非調(diào)整模式時，該開關(guān)不導(dǎo)通以使所述邏輯單元及所述存儲器元件的連接點不電連接至該預(yù)定電壓。
17.如權(quán)利要求13所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該電平調(diào)整單元包括: 多個電阻，分別電連接于所述邏輯單元及所述存儲器元件的連接點與該預(yù)定電壓間。
18.如權(quán)利要求13所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于: 該訊號電極單元包括: 多個讀取訊號電極，分別電連接所述存儲器元件，并用于由所述存儲器元件接收該讀取數(shù)據(jù)并輸出，及 多個寫入訊號電極，分別電連接所述存儲器元件，并用于傳送該寫入數(shù)據(jù)至所述存儲器元件； 所述邏輯單元分別對應(yīng)所述讀取訊號電極設(shè)置，且每一個邏輯單元電連接于其中一個讀取訊號電極及沿該讀取訊號電極排列的所述存儲器元件間，接收多個存儲器元件所輸出的讀取數(shù)據(jù)，并將該讀取數(shù)據(jù)輸出至所電連接的該讀取訊號電極，所述邏輯單元于所電連接的其中一個存儲器元件所輸出的讀取數(shù)據(jù)變動時，輸出至該讀取訊號電極的讀取數(shù)據(jù)也隨之變動。
19.如權(quán)利要求18所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該半導(dǎo)體存儲器還包含: 多個緩沖開關(guān)，分別于所述寫入訊號電極上，每間隔多個存儲器元件的距離插入設(shè)置于該寫入訊號電極，且每一個緩沖開關(guān)包括一個接收該寫入數(shù)據(jù)的第一端，及一個電連接多個存儲器元件及下一個緩沖開關(guān)的第一端的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
20.如權(quán)利要求19所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于: 該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式； 該電平調(diào)整單元電連接至每兩個相鄰緩沖開關(guān)間的端點，并對每兩個相鄰緩沖開關(guān)間端點進(jìn)行電平調(diào)整，于該調(diào)整模式時，該電平調(diào)整單元對每兩個相鄰緩沖開關(guān)間端點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對每兩個相鄰緩沖開關(guān)間端點的電壓進(jìn)行電平調(diào)整，且于該寫入數(shù)據(jù)輸入至所述存儲器元件期間，該電平調(diào)整單元切換于該非調(diào)整模式。
21.如權(quán)利要求18所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該半導(dǎo)體存儲器還包含: 多個緩沖開關(guān)，分別于所述寫入訊號電極上，沿該寫入訊號電極延伸方向間隔設(shè)置，每一個緩沖開關(guān)電連接于其中一個寫入訊號電極及沿該寫入訊號電極排列的所述存儲器元件間，且具有一個電連接該寫入訊號電極并接收該寫入數(shù)據(jù)的第一端、一個電連接多個存儲器元件的第二端，并受控制而于導(dǎo)通與不導(dǎo)通間切換。
22.如權(quán)利要求21所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于: 該電平調(diào)整單元可于一個調(diào)整模式與一個非調(diào)整模式間切換，于該調(diào)整模式時，該電平調(diào)整單元對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述邏輯單元及所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于所述存儲器元件輸出該讀取數(shù)據(jù)期間，該電平調(diào)整單元切換于該非調(diào)整模式； 該電平調(diào)整單元電連接至所述緩沖開關(guān)與所述存儲器元件的連接點，并對所述緩沖開關(guān)與所述存儲器元件的連接點進(jìn)行電平調(diào)整，于該調(diào)整模式時，該電平調(diào)整單元對所述緩沖開關(guān)與所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，于該非調(diào)整模式時，該電平調(diào)整單元不對所述緩沖開關(guān)與所述存儲器元件的連接點的電壓進(jìn)行電平調(diào)整，且于該寫入數(shù)據(jù)輸入至所述存儲器元件期間，該電平調(diào)整單元切換于該非調(diào)整模式。
23.如權(quán)利要求18所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于: 該控制電極單元包括: 多個讀取控制電極，分別電連接所述存儲器元件，并用于傳送一個讀取控制訊號，及 多個寫入控制電極，分別電連接所述存儲器元件，并傳送一個寫入控制訊號； 每一個存儲器元件分別接收該讀取控制訊號并受該讀取控制訊號控制是否能被讀取，接收該寫入控制訊號并受該寫入控制訊號控制是否能被寫入。
24.如權(quán)利要求13所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:該存儲器元件為靜態(tài)隨機(jī)存取存儲器。
25.如權(quán)利要求13所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:所述邏輯單元為或門邏輯閘。
26.如權(quán)利要求13所述的不需要感測放大器的半導(dǎo)體存儲器，其特征在于:所述邏輯單元為與門邏輯閘。
27.一種不需要感測放大器的半導(dǎo)體存儲器，適用于應(yīng)用于一個系統(tǒng)操作頻率及一個供應(yīng)電壓，該半導(dǎo)體存儲器包含:一個訊號電極單元、一個控制電極單元及多個存儲器元件； 該訊號電極單元包括多個間隔排列且互不電連接并用于傳送一個讀取數(shù)據(jù)及一個寫入數(shù)據(jù)的訊號電極； 該控制電極單元包括多個間隔排列且互不電連接并用于傳送一個控制訊號的控制電極，所述控制電極與所述訊號電極相互交錯且互不電連接； 所述存儲器元件呈陣列排列于所述訊號電極及所述控制電極間，并分別電連接于所述訊號電極及所述控制電極，且受該控制訊號控制以接收該寫入數(shù)據(jù)或輸出該讀取數(shù)據(jù)；其特征在于: 該不需要感測放大器的半導(dǎo)體存儲器還包含一個電平調(diào)整單元，該電平調(diào)整單元電連接于所述存儲器元件與所述訊號電極的連接點，用于將所述存儲器元件與所述訊號電極的連接點的電壓調(diào)整至一個預(yù)定電壓； 所述訊號電極的時間常數(shù)小于該系統(tǒng)操作頻率的需求，且該讀取數(shù)據(jù)的訊號振幅大小實質(zhì)上等于該供應(yīng)電壓的振幅峰值。
【文檔編號】G11C7/06GK104299635SQ201310428142
【公開日】2015年1月21日 申請日期:2013年9月17日 優(yōu)先權(quán)日:2013年7月15日
【發(fā)明者】蕭志成 申請人:蕭志成