存儲(chǔ)陣列中的mos管閾值電壓的測(cè)試方法
【專利摘要】一種存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，所述存儲(chǔ)陣列包括多個(gè)呈陣列排布的存儲(chǔ)單元，所述存儲(chǔ)單元包括第一傳輸NMOS管、第二傳輸NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，所述測(cè)試方法包括：通過(guò)行譯碼和列譯碼在所述存儲(chǔ)陣列中選中一存儲(chǔ)單元；對(duì)與選中的存儲(chǔ)單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加電壓，測(cè)量與所述選中的存儲(chǔ)單元連接的位線上的電流以獲得所述選中的存儲(chǔ)單元中的MOS管的閾值電壓。本發(fā)明技術(shù)方案提供的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，可以獲得存儲(chǔ)陣列中的大量MOS管的閾值電壓。
【專利說(shuō)明】 存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，特別涉及一種存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法。

【背景技術(shù)】
[0002]隨著集成電路集成度的提高以及電源電壓的降低，構(gòu)成集成電路的半導(dǎo)體器件的幾何尺寸不斷縮減，這就要求不斷改進(jìn)芯片的制造工藝。制造工藝的改進(jìn)對(duì)單個(gè)半導(dǎo)體器件的性能影響很大，為評(píng)估半導(dǎo)體器件的性能，通常需要對(duì)半導(dǎo)體器件的可靠性進(jìn)行測(cè)試。
[0003]MOS管閾值電壓是影響存儲(chǔ)器可靠性的一項(xiàng)重要指標(biāo)?，F(xiàn)有技術(shù)中，通常通過(guò)晶圓可接受性測(cè)試(WAT, Wafer Acceptance Test)獲得靜態(tài)隨機(jī)存儲(chǔ)器(SRAM, Static RandomAccess Memory)存儲(chǔ)陣列中的MOS管閾值電壓。
[0004]晶圓可接受性測(cè)試的基本原理是測(cè)試位于晶圓切割道(Scribe line)上的測(cè)試鍵(test key)獲得單個(gè)半導(dǎo)體器件的性能參數(shù)。參考圖1所示的晶圓結(jié)構(gòu)示意圖，晶圓11被切割道12劃分為多個(gè)晶片(chip) 13。在制作所述晶片13時(shí)，在所述切割道12上面會(huì)制作單個(gè)半導(dǎo)體元件，位于所述切割道12上面的元件即被稱為測(cè)試鍵。參考圖2，所述切割道12上具有測(cè)試鍵M20和測(cè)試鍵M21，通過(guò)測(cè)試所述測(cè)試鍵M20和測(cè)試鍵M21，可以獲得所述切割道12周?chē)木械腗OS管特性。
[0005]測(cè)試SRAM存儲(chǔ)陣列中的PMOS管閾值電壓時(shí)，對(duì)所述測(cè)試鍵M20的漏極、源極和襯底連接的焊盤(pán)施加相應(yīng)的直流電壓，對(duì)所述測(cè)試鍵M20的柵極連接的焊盤(pán)施加掃描電壓，并在施加所述掃描電壓期間測(cè)量所述測(cè)試鍵M20的漏極電流，得到所述測(cè)試鍵M20的漏極電流隨所述測(cè)試鍵M20的柵源電壓(即柵極和源極之間的電壓差)變化的特性曲線，根據(jù)所述特性曲線再計(jì)算所述測(cè)試鍵M20的閾值電壓。
[0006]所述測(cè)試鍵M20的閾值電壓即代表了 SRAM存儲(chǔ)陣列中的PMOS管閾值電壓。測(cè)試SRAM存儲(chǔ)陣列中的NMOS管閾值電壓的方法與測(cè)試PMOS管的方法類(lèi)似，即測(cè)試所述測(cè)試鍵M21的閾值電壓，具體操作在此不再贅述。
[0007]為了準(zhǔn)確對(duì)SRAM的可靠性進(jìn)行評(píng)估，獲取存儲(chǔ)陣列中大量MOS管的閾值電壓以進(jìn)行統(tǒng)計(jì)分析是非常必要的。然而，通過(guò)晶圓可接受性測(cè)試獲得存儲(chǔ)陣列中的MOS管閾值電壓時(shí)，每個(gè)測(cè)試鍵需要連接四個(gè)焊盤(pán)，即測(cè)試鍵的柵極、漏極、源極和襯底各連接一個(gè)焊盤(pán)，而所述切割道12放置測(cè)試鍵和焊盤(pán)的區(qū)域是十分有限的，利用晶圓可接受性測(cè)試無(wú)法得到存儲(chǔ)陣列中的大量MOS管閾值電壓。


【發(fā)明內(nèi)容】

[0008]本發(fā)明解決的是利用晶圓可接受性測(cè)試無(wú)法獲得存儲(chǔ)陣列中大量MOS管的閾值電壓的問(wèn)題。
[0009]為解決上述問(wèn)題，本發(fā)明提供一種存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，所述存儲(chǔ)陣列包括多個(gè)呈陣列排布的存儲(chǔ)單元，所述存儲(chǔ)單元包括第一傳輸NMOS管、第二傳輸NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，所述測(cè)試方法包括:
[0010]通過(guò)行譯碼和列譯碼在所述存儲(chǔ)陣列中選中一存儲(chǔ)單元；
[0011]對(duì)與選中的存儲(chǔ)單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加電壓，測(cè)量與所述選中的存儲(chǔ)單元連接的位線上的電流以獲得所述選中的存儲(chǔ)單元中的MOS管的閾值電壓。
[0012]可選的，測(cè)試所述第一傳輸NMOS管的閾值電壓包括:將所述第二下拉NMOS管的柵極初始化為低電平，將所述第一下拉NMOS管的柵極初始化為高電平；初始化結(jié)束后，施加所述存儲(chǔ)陣列的電源電壓至所述第一電源線、第一襯底端、第一位線和第二位線，施加OV電壓至所述第二電源線和第二襯底端，以預(yù)定步進(jìn)電壓將所述字線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓；在所述將所述字線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第一位線上的電流。
[0013]可選的，測(cè)試所述第二傳輸NMOS管的閾值電壓包括:將所述第一下拉NMOS管的柵極初始化為低電平，將所述第二下拉NMOS管的柵極初始化為高電平；初始化結(jié)束后，施加所述存儲(chǔ)陣列的電源電壓至所述第一電源線、第一襯底端、第一位線和第二位線，施加OV電壓至所述第二電源線和第二襯底端，以預(yù)定步進(jìn)電壓將所述字線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓；在所述將所述字線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第二位線上的電流。
[0014]可選的，測(cè)試所述第一下拉NMOS管的閾值電壓包括:施加所述存儲(chǔ)陣列的電源電壓至所述第二電源線和第一襯底端，施加OV電壓至所述第一位線和第二襯底端，施加控制電壓至所述字線，以預(yù)定步進(jìn)電壓將所述第二位線和第一電源線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓，其中，所述控制電壓高于所述存儲(chǔ)陣列的電源電壓；在所述將所述第二位線和第一電源線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第一位線上的電流。
[0015]可選的，測(cè)試所述第二下拉NMOS管的閾值電壓包括:施加所述存儲(chǔ)陣列的電源電壓至所述第二電源線和第一襯底端，施加OV電壓至所述第二位線和第二襯底端，施加控制電壓至所述字線，以預(yù)定步進(jìn)電壓將所述第一位線和第一電源線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓，其中，所述控制電壓高于所述存儲(chǔ)陣列的電源電壓；在所述將所述第一位線和第一電源線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第一位線上的電流。
[0016]可選的，測(cè)試所述第一上拉PMOS管的閾值電壓包括:施加所述存儲(chǔ)陣列的電源電壓至所述第一位線和第一襯底端，施加OV電壓至所述第一電源線和第二襯底端，施加控制電壓至所述字線，以預(yù)定步進(jìn)電壓將所述第二位線和第二電源線的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓，其中，所述控制電壓高于所述存儲(chǔ)陣列的電源電壓；在所述將所述第二位線和第二電源線的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓期間，測(cè)量所述第一位線上的電流。
[0017]可選的，測(cè)試所述第二上拉PMOS管的閾值電壓包括:施加所述存儲(chǔ)陣列的電源電壓至所述第二位線和第一襯底端，施加OV電壓至所述第一電源線和第二襯底端，施加控制電壓至所述字線，以預(yù)定步進(jìn)電壓將所述第一位線和第二電源線的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓，其中，所述控制電壓高于所述存儲(chǔ)陣列的電源電壓；在所述將所述第一位線和第二電源線的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓期間，測(cè)量所述第二位線上的電流。
[0018]可選的，所述預(yù)定步進(jìn)電壓的電壓值為0.005V至0.1V。
[0019]可選的，所述存儲(chǔ)陣列的電源電壓的電壓值為0.5V至2.5V。
[0020]可選的，所述控制電壓的電壓值為IV至3V。
[0021]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0022]通過(guò)行譯碼和列譯碼選中存儲(chǔ)陣列中的一個(gè)存儲(chǔ)單元，對(duì)選中的存儲(chǔ)單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加相應(yīng)的電壓，測(cè)量與所述選中的存儲(chǔ)單元連接的位線上的電流即可以獲得所述選中的存儲(chǔ)單元中的MOS管的閾值電壓。由于本發(fā)明技術(shù)方案是直接對(duì)存儲(chǔ)陣列中的MOS管進(jìn)行測(cè)試，不需要在晶圓切割道上放置測(cè)試鍵，只需放置與所述字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端連接的焊盤(pán)，以及與儲(chǔ)存陣列的地址線連接的焊盤(pán)，并且，當(dāng)與所述地址線連接的焊盤(pán)有N個(gè)時(shí)，經(jīng)過(guò)行譯碼和列譯碼可以選中2N個(gè)存儲(chǔ)單元進(jìn)行測(cè)試，因此，本發(fā)明技術(shù)方案提供的測(cè)試MOS管閾值電壓的方法，可以獲得存儲(chǔ)陣列中大量MOS管的閾值電壓。
[0023]進(jìn)一步，本發(fā)明技術(shù)方案提供的測(cè)試MOS管閾值電壓的方法，在測(cè)試前不需要暴露出MOS管的電極，也不會(huì)對(duì)晶片造成損壞，測(cè)試MOS管閾值電壓的速度快，測(cè)試成本低。

【專利附圖】

【附圖說(shuō)明】
[0024]圖1是晶圓的結(jié)構(gòu)示意圖；
[0025]圖2是圖1所示的切割道的結(jié)構(gòu)示意圖；
[0026]圖3是本發(fā)明涉及的存儲(chǔ)單元的結(jié)構(gòu)示意圖；
[0027]圖4是本發(fā)明實(shí)施例1的第一傳輸NMOS管的漏極電流隨其柵源電壓變化的示意圖；
[0028]圖5是本發(fā)明實(shí)施例3的第一下拉NMOS管的漏極電流隨其柵源電壓變化的示意圖；
[0029]圖6是本發(fā)明實(shí)施例5的第一上拉PMOS管的漏極電流隨其源柵電壓變化的示意圖；
[0030]圖7是采用本發(fā)明技術(shù)方案提供的測(cè)試方法測(cè)試出的十個(gè)失效存儲(chǔ)單元的MOS管閾值電壓的數(shù)據(jù)表；
[0031]圖8是采用納米探針測(cè)試圖7中失效的存儲(chǔ)單元Cell9的閾值電壓的數(shù)據(jù)表。

【具體實(shí)施方式】
[0032]本發(fā)明技術(shù)方案提供了一種獲得存儲(chǔ)陣列中大量MOS管閾值電壓的測(cè)試方法，所述存儲(chǔ)陣列為SRAM存儲(chǔ)陣列，包括多個(gè)呈陣列排布的存儲(chǔ)單元。所述MOS管閾值電壓的測(cè)試方法包括:
[0033]通過(guò)行譯碼和列譯碼在所述存儲(chǔ)陣列中選中一存儲(chǔ)單元；
[0034]對(duì)與選中的存儲(chǔ)單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加電壓，測(cè)量與所述選中的存儲(chǔ)單元連接的位線上的電流以獲得所述選中的存儲(chǔ)單元中的MOS管的閾值電壓。
[0035]具體地，測(cè)試MOS管閾值電壓時(shí)，首先選中一個(gè)待測(cè)試的存儲(chǔ)單元，所述待測(cè)試的存儲(chǔ)單元可任意選取。為方便描述，將所述待測(cè)試的存儲(chǔ)單元定義為目標(biāo)存儲(chǔ)單元。
[0036]選中所述目標(biāo)存儲(chǔ)單元的具體操作方式為:將所述目標(biāo)存儲(chǔ)單元的地址信號(hào)通過(guò)地址線輸入存儲(chǔ)器的行譯碼電路和列譯碼電路，即對(duì)所述地址線連接的焊盤(pán)施加所述目標(biāo)存儲(chǔ)單元的地址信號(hào)；經(jīng)過(guò)所述行譯碼電路和列譯碼電路譯碼，選中所述目標(biāo)存儲(chǔ)單元。
[0037]本領(lǐng)域技術(shù)人員知曉，當(dāng)有N條地址線時(shí)，經(jīng)過(guò)行譯碼和列譯碼，可以對(duì)2N個(gè)存儲(chǔ)單元進(jìn)行選擇，也即放置N個(gè)焊盤(pán)，可以測(cè)試2n個(gè)存儲(chǔ)單元中的MOS管閾值電壓。
[0038]在本技術(shù)方案中，由于所述存儲(chǔ)陣列為SRAM存儲(chǔ)陣列，因此，所述目標(biāo)存儲(chǔ)單元包括多個(gè)MOS管。圖3是本發(fā)明涉及的存儲(chǔ)單元的結(jié)構(gòu)示意圖，參考圖3，所述存儲(chǔ)單元包括第一傳輸NMOS管PGl、第二傳輸NMOS管PG2、第一下拉NMOS管TOl、第二下拉NMOS管TO2、第一上拉PMOS管PUl和第二上拉PMOS管PU2。
[0039]其中，所述第一傳輸NMOS管PGl的柵極與所述第二傳輸NMOS管PG2的柵極連接并連接至字線WL，所述第一傳輸NMOS管PGl的第一電極連接第一位線BL，所述第一傳輸NMOS管PGl的第二電極連接所述第一上拉PMOS管PUl的第一電極、第一下拉NMOS管TOl的第一電極、第二上拉PMOS管PU2的柵極和第二下拉NMOS管TO2的柵極；
[0040]所述第二傳輸NMOS管PG2的第一電極連接第二位線BB，所述第二傳輸NMOS管PG2第二電極連接所述第二上拉PMOS管PU2的第一電極、第二下拉NMOS管PD2的第一電極、第一上拉PMOS管PUl的柵極和第一下拉NMOS管TOl的柵極；
[0041 ] 所述第一上拉PMOS管PUl的第二電極和所述第二上拉PMOS管PU2的第二電極連接并連接至第一電源線Vdd，所述第一下拉NMOS管PDl的第二電極和所述第二下拉NMOS管PD2的第二電極連接并連接至第二電源線Vss ；
[0042]所述第一上拉PMOS管PUl和第二上拉PMOS管PU2的襯底相連并作為第一襯底端NW，所述第一傳輸NMOS管PG1、第二傳輸NMOS管PG2、第一下拉NMOS管PDl和第二下拉NMOS管TO2的襯底相連并作為第二襯底端PW。
[0043]若圖3所示的存儲(chǔ)單元是經(jīng)過(guò)行譯碼和列譯碼后選中的所述目標(biāo)存儲(chǔ)單元，測(cè)試所述目標(biāo)存儲(chǔ)單元中的不同MOS管閾值電壓，施加的測(cè)試電壓也不相同，以下結(jié)合附圖和具體的實(shí)施例進(jìn)行詳細(xì)說(shuō)明。
[0044]下面對(duì)測(cè)試所述第一傳輸NMOS管PGl的閾值電壓進(jìn)行說(shuō)明。
[0045]測(cè)試所述第一傳輸NMOS管PGl的閾值電壓時(shí)，首先對(duì)所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管PDl的柵極進(jìn)行初始化:將所述第二下拉NMOS管PD2的柵極(SP所述第一傳輸NMOS管PGl的第二電極)初始化為低電平，將所述第一下拉NMOS管PDl的柵極(即所述第二傳輸NMOS管PG2的第二電極)初始化為高電平。
[0046]具體地，在對(duì)所述存儲(chǔ)陣列施加所述存儲(chǔ)陣列的電源電壓后，即對(duì)所述存儲(chǔ)陣列供電后，對(duì)所述字線WL施加高電平電壓使所述第一傳輸NMOS管PGl和第二傳輸NMOS管PG2導(dǎo)通，通過(guò)寫(xiě)控制電路對(duì)所述第一位線BL施加低電平電壓，對(duì)所述第二位線BB施加高電平電壓。
[0047]所述第一位線BL上的低電平電壓通過(guò)所述第一傳輸NMOS管PGl傳輸至所述第二下拉NMOS管PD2的柵極，并使所述第二下拉NMOS管PD2截止；所述第二位線BB上的高電平電壓通過(guò)所述第二傳輸NMOS管PG2傳輸至所述第一下拉NMOS管TOl的柵極，并使所述第一下拉NMOS管PDl導(dǎo)通，初始化完成。
[0048]所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管TOl的柵極初始化結(jié)束后，施加所述存儲(chǔ)陣列的電源電壓至所述第一電源線Vdd、第一襯底端NW、第一位線BL和第二位線BB，施加OV電壓至所述第二電源線Nss和第二襯底端PW，以預(yù)定步進(jìn)電壓將所述字線WL的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓。
[0049]在對(duì)所述字線WL進(jìn)行電壓掃描期間，對(duì)所述第一電源線Vdd、第一襯底端NW、第一位線BL、第二位線BB、第二電源線Vss和第二襯底端PW施加的電壓保持不變，使所述第一上拉PMOS管I3UU第二上拉PMOS管PU2和所述第二下拉NMOS管PD2截止。
[0050]由于初始化后所述第一傳輸NMOS管PGl的第二電極為低電平，所述第二傳輸NMOS管PG2的第二電極為高電平，因此，在對(duì)所述字線WL進(jìn)行電壓掃描期間，所述第一下拉NMOS管PDl始終導(dǎo)通，將所述第一傳輸NMOS管PGl的第二電極與所述第二電源線Vss連接。
[0051]所述第一傳輸NMOS管PGl的柵極電壓即為所述字線WL上的電壓，所述第一傳輸NMOS管PGl的漏極電壓即為所述第一位線BL上的電壓，所述第一傳輸NMOS管PGl的源極電壓即為所述第二電源線Vss上的電壓。
[0052]對(duì)所述字線WL施加的電壓是由OV電壓開(kāi)始逐漸上升，每次增加的電壓均為所述預(yù)定步進(jìn)電壓，直至增加到所述存儲(chǔ)陣列的電源電壓結(jié)束。因此，所述第一傳輸NMOS管PGl的柵極和源極之間的電壓差(即柵源電壓)不斷增大，控制所述第一傳輸NMOS管PGl由截止變?yōu)閷?dǎo)通。
[0053]所述存儲(chǔ)陣列的電源電壓亦即存儲(chǔ)器的電源電壓，電壓值通常為0.5V至2.5V，所述預(yù)定步進(jìn)電壓為0.005V至0.1V，可根據(jù)實(shí)際需求進(jìn)行設(shè)定。在本實(shí)施例中，所述存儲(chǔ)陣列的電源電壓的電壓值為IV，所述預(yù)定步進(jìn)電壓的電壓值為0.02V。
[0054]在將所述字線WL的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第一傳輸NMOS管PGl的漏極電流，即測(cè)量所述第一位線BL上的電流。具體地，所述字線WL上的電壓每升高一次，對(duì)應(yīng)對(duì)所述第一位線BL上的電流進(jìn)行一次測(cè)量。測(cè)量所述第一位線BL上的電流可直接采用電源監(jiān)測(cè)單元(PMU, Power Monitor Unit)進(jìn)行測(cè)量,也可以采用其他方式進(jìn)行測(cè)量，本發(fā)明對(duì)此不作限定。
[0055]獲得所述第一傳輸NMOS管PGl在不同柵源電壓下的漏極電流后，可以得到所述第一傳輸NMOS管PGl的漏極電流-柵源電壓的特性曲線。
[0056]圖4是所述第一傳輸NMOS管PGl的漏極電流隨其柵源電壓變化的示意圖。參考圖4,橫坐標(biāo)表不所述第一傳輸NMOS管PGl的柵源電壓,單位mV ;縱坐標(biāo)表不所述第一傳輸NMOS管PGl的漏極電流，單位nA。根據(jù)對(duì)所述字線WL施加的電壓以及測(cè)量得到的所述第一傳輸NMOS管PGl的漏極電流，在圖4中可作出一系列離散點(diǎn)。依次連接相鄰的離散點(diǎn)，獲得圖4中的實(shí)曲線，所述實(shí)曲線即為所述第一傳輸NMOS管PGl的漏極電流-柵源電壓的特性曲線。
[0057]根據(jù)所述第一傳輸NMOS管PGl的漏極電流-柵源電壓的特性曲線，可以采用不同方式計(jì)算所述第一傳輸NMOS管PGl的閾值電壓。在本實(shí)施例中，采用常電流系數(shù)法計(jì)算所述第一 NMOS管PGl的閾值電壓。
[0058]首先，計(jì)算所述第一 NMOS管PGl的常電流Icc:1cc=100nAXW/L，其中，W表示所述第一 NMOS管PGl的寬度，L表示所述第一 NMOS管PGl的長(zhǎng)度。得到所述第一 NMOS管PGl的常電流Icc后，在所述第一傳輸NMOS管PGl的漏極電流-柵源電壓的特性曲線上，找出縱坐標(biāo)值與所述第一 NMOS管PGl的常電流Icc相等的數(shù)值點(diǎn)，該數(shù)值點(diǎn)對(duì)應(yīng)的橫坐標(biāo)值即是所述第一 NMOS管PGl的閾值電壓。
[0059]本發(fā)明技術(shù)方案提供的測(cè)試MOS管閾值電壓的方法是以存儲(chǔ)單元為單位進(jìn)行測(cè)試，為驗(yàn)證本實(shí)施例獲得的MOS管閾值電壓的準(zhǔn)確性，發(fā)明人對(duì)單個(gè)MOS管進(jìn)行了仿真測(cè)試。
[0060]對(duì)單個(gè)MOS管進(jìn)行仿真測(cè)試時(shí)，對(duì)所述單個(gè)MOS管的第一電極施加所述存儲(chǔ)陣列的電源電壓，對(duì)所述單個(gè)MOS管的第二電極施加OV電壓，以所述預(yù)定步進(jìn)電壓將所述單個(gè)MOS管的柵極電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓，并在掃描期間測(cè)試所述單個(gè)MOS管的漏極電流，即所述單個(gè)MOS管的第一電極的電流。
[0061 ] 所述存儲(chǔ)陣列的電源電壓以及預(yù)定步進(jìn)電壓的電壓值與測(cè)試所述第一傳輸NMOS管PGl時(shí)的電壓值相同，以保證測(cè)試所述單個(gè)MOS管閾值電壓時(shí)施加的測(cè)試電壓，與測(cè)試所述第一傳輸NMOS管PGl閾值電壓時(shí)施加的測(cè)試電壓相同。
[0062]所述單個(gè)MOS管的漏極電流-柵源電壓的特性曲線如圖4中的虛曲線所示，從圖4中可以看出，所述實(shí)曲線與虛曲線大部分重合，差異較小。并且，存在差異部分對(duì)應(yīng)的漏極電流較大，表明差異部分主要產(chǎn)生在MOS管開(kāi)啟之后，對(duì)MOS管的閾值電壓影響較小。因此，采用本實(shí)施例提供的測(cè)試方法，獲得的所述第一傳輸NMOS管PGl閾值電壓準(zhǔn)確性高。
[0063]下面對(duì)測(cè)試所述第二傳輸NMOS管PG2的閾值電壓進(jìn)行說(shuō)明。
[0064]測(cè)試所述第二傳輸NMOS管PG2的閾值電壓的方法與測(cè)試所述第一傳輸NMOS管PGl的閾值電壓的方法類(lèi)似，區(qū)別在于:對(duì)所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管roi的柵極進(jìn)行初始化時(shí)，將所述第二下拉NMOS管TO2的柵極(即所述第一傳輸NMOS管PGl的第二電極)初始化為高電平，將所述第一下拉NMOS管HH的柵極(即所述第二傳輸NMOS管PG2的第二電極)初始化為低電平；通過(guò)測(cè)量所述第二位線BL上的電流獲得所述第二傳輸NMOS管PG2的漏極電流。
[0065]具體地，在對(duì)所述存儲(chǔ)陣列供電后，對(duì)所述字線WL施加高電平電壓使所述第一傳輸NMOS管PGl和第二傳輸NMOS管PG2導(dǎo)通，通過(guò)寫(xiě)控制電路對(duì)所述第一位線BL施加高電平電壓，對(duì)所述第二位線BB施加低電平電壓。
[0066]所述第一位線BL上的高電平電壓通過(guò)所述第一傳輸NMOS管PGl傳輸至所述第二下拉NMOS管PD2的柵極，并使所述第二下拉NMOS管PD2導(dǎo)通；所述第二位線BB上的低電平電壓通過(guò)所述第二傳輸NMOS管PG2傳輸至所述第一下拉NMOS管TOl的柵極，并使所述第一下拉NMOS管PDl截止，初始化完成。
[0067]所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管TOl的柵極初始化結(jié)束后，施加所述存儲(chǔ)陣列的電源電壓至所述第一電源線Vdd、第一襯底端NW、第一位線BL和第二位線BB，施加OV電壓至所述第二電源線Nss和第二襯底端PW，以預(yù)定步進(jìn)電壓將所述字線WL的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓。
[0068]在本實(shí)施例中，所述存儲(chǔ)陣列的電源電壓以及預(yù)定步進(jìn)電壓可以與實(shí)施例1中相同，在此不作過(guò)多描述。
[0069]在將所述字線WL的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第二傳輸NMOS管PG2的漏極電流，即測(cè)量所述第二位線BB上的電流。獲得所述第二傳輸NMOS管PG2在不同柵源電壓下的漏極電流后，可以得到所述第二傳輸NMOS管PG2的漏極電流-柵源電壓的特性曲線，采用常電流系數(shù)法獲得所述第二傳輸NMOS管PG2的閾值電壓。
[0070]下面對(duì)測(cè)試所述第一下拉NMOS管roi的閾值電壓進(jìn)行說(shuō)明。
[0071]測(cè)試所述第一下拉NMOS管PDl的閾值電壓時(shí)，不需要對(duì)所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管PDl的柵極進(jìn)行初始化。選中所述目標(biāo)存儲(chǔ)單元后，施加所述存儲(chǔ)陣列的電源電壓至所述第二電源線Vss和第一襯底端NW，施加OV電壓至所述第一位線BL和第二襯底端PW，施加控制電壓至所述字線WL，以預(yù)定步進(jìn)電壓將所述第二位線BB和第一電源線Vdd的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓。
[0072]所述存儲(chǔ)陣列的電源電壓以及預(yù)定步進(jìn)電壓與實(shí)施例1中相同，即所述存儲(chǔ)陣列的電源電壓為IV，所述預(yù)定步進(jìn)電壓位0.02V。所述控制電壓高于所述存儲(chǔ)陣列的電源電壓，以在所述第二位線BB上的電壓掃描到所述存儲(chǔ)陣列的電源電壓時(shí)，保證所述第二傳輸NMOS管PG2能夠?qū)ǎ隹刂齐妷簽镮V至3V。在本實(shí)施例中，所述控制電壓為1.5V。
[0073]在對(duì)所述第二位線BB進(jìn)行電壓掃描期間，對(duì)所述第一電源線Vdd、第一襯底端NW、第一位線BL、字線WL、第二電源線Vss和第二襯底端PW施加的電壓保持不變，使所述第一上拉PMOS管I3UU第二上拉PMOS管PU2和所述第二下拉NMOS管PD2截止。
[0074]由于對(duì)所述字線WL施加的控制電壓高于所述存儲(chǔ)陣列的電源電壓，因此，在對(duì)所述第二位線BB進(jìn)行電壓掃描期間，所述第一傳輸NMOS管PGl和第二傳輸NMOS管PG2始終導(dǎo)通，將所述第一下拉NMOS管HH的第一電極與所述第一位線BL連接，將所述第一下拉NMOS管PDl的柵極與所述第二位線BB連接。
[0075]所述第一下拉NMOS管HH的柵極電壓即為所述第二位線BB上的電壓，所述第一下拉NMOS管PDl的源極電壓即為所述第一位線BL上的電壓，所述第一下拉NMOS管PDl的漏極電壓即為所述第二電源線Vss上的電壓。
[0076]對(duì)所述第二位線BB施加的電壓是由OV電壓開(kāi)始逐漸上升，每次增加的電壓均為所述預(yù)定步進(jìn)電壓，直至增加到所述存儲(chǔ)陣列的電源電壓結(jié)束。因此，所述第一下拉NMOS管roi的柵極和漏極之間的電壓差(即柵源電壓)不斷增大，控制所述第一下拉NMOS管roi由截止變?yōu)閷?dǎo)通。
[0077]在將所述第二位線BB的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第一下拉NMOS管PDl的漏極電流，即測(cè)量所述第一位線BL上的電流。具體地，所述第二位線BB上的電壓每升高一次，對(duì)應(yīng)對(duì)所述第一位線BL上的電流進(jìn)行一次測(cè)量。具體測(cè)量方法參考實(shí)施例1的描述，在此不再贅述。
[0078]圖5是所述第一下拉NMOS管PDl的漏極電流隨其柵源電壓變化的示意圖，圖中的實(shí)曲線即為所述第一下拉NMOS管HH的漏極電流-柵源電壓的特性曲線。根據(jù)所述第一下拉NMOS管roi的漏極電流-柵源電壓的特性曲線，計(jì)算所述第一下拉NMOS管roi的閾值電壓可參考實(shí)施例1的描述。
[0079]與實(shí)施例1類(lèi)似，在本實(shí)施例中，發(fā)明人對(duì)單個(gè)MOS管進(jìn)行了仿真測(cè)試。對(duì)單個(gè)MOS管進(jìn)行仿真測(cè)試時(shí)，對(duì)所述單個(gè)MOS管的第一電極施加所述存儲(chǔ)陣列的電源電壓，對(duì)所述單個(gè)MOS管的第二電極施加OV電壓，以所述預(yù)定步進(jìn)電壓將所述單個(gè)MOS管的柵極電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓，并在掃描期間測(cè)試所述單個(gè)MOS管的漏極電流，即所述單個(gè)MOS管的第一電極的電流。
[0080]所述存儲(chǔ)陣列的電源電壓以及預(yù)定步進(jìn)電壓的電壓值與測(cè)試所述第一下拉NMOS管PDl時(shí)的電壓值相同，以保證測(cè)試所述單個(gè)MOS管閾值電壓時(shí)施加的測(cè)試電壓，與測(cè)試所述第一下拉NMOS管HH閾值電壓時(shí)施加的測(cè)試電壓相同。
[0081]所述單個(gè)MOS管的漏極電流-柵源電壓的特性曲線如圖5中的虛曲線所示，從圖5中可以看出，所述實(shí)曲線與虛曲線大部分重合，差異較小。并且，存在差異部分對(duì)應(yīng)的漏極電流較大，表明差異部分主要產(chǎn)生在MOS管開(kāi)啟之后，對(duì)MOS管的閾值電壓影響較小。因此，采用本實(shí)施例提供的測(cè)試方法，獲得的所述第一下拉NMOS管HH閾值電壓準(zhǔn)確性高。
[0082]下面對(duì)測(cè)試所述第二下拉NMOS管TO2的閾值電壓進(jìn)行說(shuō)明。
[0083]測(cè)試所述第二下拉NMOS管TO2的閾值電壓的方法與測(cè)試所述第一下拉NMOS管PDl的閾值電壓的方法類(lèi)似，區(qū)別在于:施加至所述第一位線BL和第二位線BB上的電壓與實(shí)施例3中相反；通過(guò)測(cè)量所述第二位線BL上的電流獲得所述第二下拉NMOS管PD2的漏極電流。
[0084]具體地，選中所述目標(biāo)存儲(chǔ)單元后，施加所述存儲(chǔ)陣列的電源電壓至所述第二電源線Nss和第一襯底端NW，施加OV電壓至所述第二位線BB和第二襯底端PW，施加控制電壓至所述字線WL，以預(yù)定步進(jìn)電壓將所述第一位線BL和第一電源線Vdd的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓。所述控制電壓、存儲(chǔ)陣列的電源電壓和預(yù)定步進(jìn)電壓參考實(shí)施例3中的描述，在此不作過(guò)多說(shuō)明。
[0085]在將所述第一位線BL的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第二下拉NMOS管TO2的漏極電流，即測(cè)量所述第二位線BB上的電流。獲得所述第二下拉NMOS管PD2在不同柵源電壓下的漏極電流后，可以得到所述第二下拉NMOS管TO2的漏極電流-柵源電壓的特性曲線，采用常電流系數(shù)法獲得所述第二下拉NMOS管PD2的閾值電壓。
[0086]下面對(duì)測(cè)試所述第一上拉PMOS管PUl的閾值電壓進(jìn)行說(shuō)明。
[0087]測(cè)試所述第一上拉PMOS管PUl的閾值電壓時(shí)，不需要對(duì)所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管roi的柵極進(jìn)行初始化。選中所述目標(biāo)存儲(chǔ)單元后，施加所述存儲(chǔ)陣列的電源電壓至所述第一位線BL和第一襯底端NW，施加OV電壓至所述第一電源線Vss和第二襯底端PW，施加控制電壓至所述字線WL，以預(yù)定步進(jìn)電壓將所述第二位線BB和第二電源線Vdd的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓。
[0088]所述存儲(chǔ)陣列的電源電壓以及預(yù)定步進(jìn)電壓與實(shí)施例1中相同，即所述存儲(chǔ)陣列的電源電壓為IV，所述預(yù)定步進(jìn)電壓位0.02V。所述控制電壓高于所述存儲(chǔ)陣列的電源電壓，以在所述第二位線BB上的電壓掃描到所述存儲(chǔ)陣列的電源電壓時(shí)，保證所述第二傳輸NMOS管PG2能夠?qū)āＫ隹刂齐妷旱碾妷褐悼梢耘c實(shí)施例3中的控制電壓的電壓值相等，為1.5V。
[0089]在對(duì)所述第二位線BB進(jìn)行電壓掃描期間，對(duì)所述第一電源線Vdd、第一襯底端NW、第一位線BL、字線WL、第二電源線Vss和第二襯底端PW施加的電壓保持不變，使所述第一下拉NMOS管ro1、第二上拉PMOS管PU2和所述第二下拉NMOS管PD2截止。
[0090]由于對(duì)所述字線WL施加的控制電壓高于所述存儲(chǔ)陣列的電源電壓，因此，在對(duì)所述第二位線BB進(jìn)行電壓掃描期間，所述第一傳輸NMOS管PGl和第二傳輸NMOS管PG2始終導(dǎo)通，將所述第一上拉PMOS管PUl的第一電極與所述第一位線BL連接，將所述第一上拉PMOS管PUl的柵極與所述第二位線BB連接。
[0091]所述第一上拉PMOS管PUl的柵極電壓即為所述第二位線BB上的電壓，所述第一上拉PMOS管PUl的漏極電壓即為所述第一位線BL上的電壓，所述第一上拉PMOS管PUl的源極電壓即為所述第一電源線Vdd上的電壓。
[0092]對(duì)所述第二位線BB施加的電壓是由所述存儲(chǔ)陣列的電源電壓開(kāi)始逐漸下降，每次減少的電壓均為所述預(yù)定步進(jìn)電壓，直至減少到OV電壓結(jié)束。因此，所述第一上拉PMOS管PUl的源極和柵極之間的電壓差(即源柵電壓)不斷增大，控制所述第一上拉PMOS管PUl由截止到導(dǎo)通。
[0093]在將所述第二位線BB的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓期間，測(cè)量所述第一上拉PMOS管PUl的漏極電流，即測(cè)量所述第一位線BL上的電流。具體地，所述第二位線BB上的電壓每降低一次，對(duì)應(yīng)對(duì)所述第一位線BL上的電流進(jìn)行一次測(cè)量。具體測(cè)量方法參考實(shí)施例1的描述，在此不再贅述。
[0094]圖6是所述第一上拉PMOS管PUl的漏極電流隨柵源電壓變化的示意圖，圖中的實(shí)曲線即為所述第一上拉PMOS管PUl的漏極電流-源柵電壓的特性曲線。根據(jù)所述第一上拉PMOS管PUl的漏極電流-源柵電壓的特性曲線，計(jì)算所述第一上拉PMOS管PUl的閾值電壓可參考實(shí)施例1的描述。
[0095]與實(shí)施例1類(lèi)似，在本實(shí)施例中，發(fā)明人對(duì)單個(gè)MOS管進(jìn)行了仿真測(cè)試。對(duì)單個(gè)MOS管進(jìn)行仿真測(cè)試時(shí)，對(duì)所述單個(gè)MOS管的第一電極施加所述存儲(chǔ)陣列的電源電壓，對(duì)所述單個(gè)MOS管的第二電極施加OV電壓，以所述預(yù)定步進(jìn)電壓將所述單個(gè)MOS管的柵極電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓，并在掃描期間測(cè)試所述單個(gè)MOS管的漏極電流，即所述單個(gè)MOS管的第一電極的電流。
[0096]所述存儲(chǔ)陣列的電源電壓以及預(yù)定步進(jìn)電壓的電壓值與測(cè)試所述第一上拉PMOS管PUl時(shí)的電壓值相同，以保證測(cè)試所述單個(gè)MOS管閾值電壓時(shí)施加的測(cè)試電壓，與測(cè)試所述第一上拉PMOS管PUl閾值電壓時(shí)施加的測(cè)試電壓相同。
[0097]所述單個(gè)MOS管的漏極電流-源柵電壓的特性曲線如圖6中的虛曲線所示，從圖6中可以看出，所述實(shí)曲線與虛曲線大部分重合，差異較小。并且，存在差異部分對(duì)應(yīng)的漏極電流較大，表明差異部分主要產(chǎn)生在MOS管開(kāi)啟之后，對(duì)MOS管的閾值電壓影響較小。因此，采用本實(shí)施例提供的測(cè)試方法，獲得的所述第一上拉PMOS管PUl閾值電壓準(zhǔn)確性高。
[0098]下面對(duì)測(cè)試所述第二上拉PMOS管PU2的閾值電壓進(jìn)行說(shuō)明。
[0099]測(cè)試所述第二上拉PMOS管PU2的閾值電壓的方法與測(cè)試所述第一上拉PMOS管PUl的閾值電壓的方法類(lèi)似，區(qū)別在于:施加至所述第一位線BL和第二位線BB上的電壓與實(shí)施例5中相反；通過(guò)測(cè)量所述第二位線BL上的電流獲得所述第二上拉PMOS管PU2的漏極電流。
[0100]具體地，選中所述目標(biāo)存儲(chǔ)單元后，施加所述存儲(chǔ)陣列的電源電壓至所述第二位線BB和第一襯底端NW，施加OV電壓至所述第一電源線Vdd和第二襯底端PW，施加控制電壓至所述字線WL，以預(yù)定步進(jìn)電壓將所述第一位線BL和第二電源線Vss的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓。所述控制電壓、存儲(chǔ)陣列的電源電壓和預(yù)定步進(jìn)電壓參考實(shí)施例3中的描述，在此不作過(guò)多說(shuō)明。
[0101]在將所述第一位線BL的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓期間，測(cè)量所述第二上拉PMOS管PU2的漏極電流，即測(cè)量所述第二位線BB上的電流。獲得所述第二上拉PMOS管PU2在不同源柵電壓下的漏極電流后，可以得到所述第二上拉PMOS管PU2的漏極電流-源柵電壓的特性曲線，采用常電流系數(shù)法獲得所述第二上拉PMOS管PU2的閾值電壓。
[0102]綜上所述，本發(fā)明技術(shù)方案提供的測(cè)試MOS管閾值電壓的方法，是直接對(duì)存儲(chǔ)陣列中的MOS管進(jìn)行測(cè)試，不需要在晶圓切割道上放置測(cè)試鍵，只需放置與所述字線WL、第一位線BL、第二位線BB、第一電源線Vdd、第二電源線Vss、第一襯底端NW和第二襯底端PW連接的焊盤(pán)，以及與儲(chǔ)存陣列的地址線連接的焊盤(pán)。當(dāng)與所述地址線連接的焊盤(pán)有N個(gè)時(shí)，經(jīng)過(guò)行譯碼和列譯碼可以選中2N個(gè)存儲(chǔ)單元進(jìn)行測(cè)試，獲得6X2Nf MOS管的閾值電壓。因此，本發(fā)明技術(shù)方案提供的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，可以獲得存儲(chǔ)陣列中的大量MOS管的閾值電壓。
[0103]圖7是采用本發(fā)明技術(shù)方案提供的測(cè)試方法測(cè)試出的十個(gè)失效存儲(chǔ)單元的MOS管閾值電壓的數(shù)據(jù)表，所述十個(gè)失效存儲(chǔ)單元分別為存儲(chǔ)單元Celll、存儲(chǔ)單元Cell2、存儲(chǔ)單元Cell3、存儲(chǔ)單元Cell4、存儲(chǔ)單元Cell5、存儲(chǔ)單元Cell6、存儲(chǔ)單元Cell7、存儲(chǔ)單元Cell8、存儲(chǔ)單元Cell9和存儲(chǔ)單元CelllO。參考圖7，數(shù)據(jù)表中用橢圓圖形圈出的數(shù)據(jù)為不合格的閾值電壓。
[0104]為驗(yàn)證本發(fā)明提供的測(cè)試方法的準(zhǔn)確性，采用測(cè)試準(zhǔn)確性高的納米探針對(duì)失效的存儲(chǔ)單元Cell9進(jìn)行測(cè)試，測(cè)試出的閾值電壓數(shù)據(jù)如圖8所示。經(jīng)對(duì)比可以看出，采用本發(fā)明提供的測(cè)試方法得到的MOS管閾值電壓與采用納米探針測(cè)試得到的MOS管閾值電壓十分接近。
[0105]采用納米探針測(cè)試MOS的閾值電壓準(zhǔn)確性高，但是納米探針的成本非常高，在測(cè)試前需要暴露出MOS管的電極，測(cè)試速度非常慢，并且會(huì)對(duì)晶片造成損壞。與采用納米探針測(cè)試MOS管閾值電壓相比，本發(fā)明在測(cè)試前不需要暴露出MOS管的電極，不會(huì)對(duì)晶片造成損壞，測(cè)試MOS管閾值電壓的速度快，測(cè)試成本低。
[0106]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，所述存儲(chǔ)陣列包括多個(gè)呈陣列排布的存儲(chǔ)單元，所述存儲(chǔ)單元包括第一傳輸NMOS管、第二傳輸NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，其特征在于，包括: 通過(guò)行譯碼和列譯碼在所述存儲(chǔ)陣列中選中一存儲(chǔ)單元； 對(duì)與選中的存儲(chǔ)單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加電壓，測(cè)量與所述選中的存儲(chǔ)單元連接的位線上的電流以獲得所述選中的存儲(chǔ)單元中的MOS管的閾值電壓。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，其特征在于，測(cè)試所述第一傳輸NMOS管的閾值電壓包括: 將所述第二下拉NMOS管的柵極初始化為低電平，將所述第一下拉NMOS管的柵極初始化為高電平； 初始化結(jié)束后，施加所述存儲(chǔ)陣列的電源電壓至所述第一電源線、第一襯底端、第一位線和第二位線，施加OV電壓至所述第二電源線和第二襯底端，以預(yù)定步進(jìn)電壓將所述字線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓； 在所述將所述字線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第一位線上的電流。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，其特征在于，測(cè)試所述第二傳輸NMOS管的閾值電壓包括: 將所述第一下拉NMOS管的柵極初始化為低電平，將所述第二下拉NMOS管的柵極初始化為高電平； 初始化結(jié)束后，施加所述存儲(chǔ)陣列的電源電壓至所述第一電源線、第一襯底端、第一位線和第二位線，施加OV電壓至所述第二電源線和第二襯底端，以預(yù)定步進(jìn)電壓將所述字線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓； 在所述將所述字線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第二位線上的電流。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，其特征在于，測(cè)試所述第一下拉NMOS管的閾值電壓包括: 施加所述存儲(chǔ)陣列的電源電壓至所述第二電源線和第一襯底端，施加OV電壓至所述第一位線和第二襯底端，施加控制電壓至所述字線，以預(yù)定步進(jìn)電壓將所述第二位線和第一電源線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓，其中，所述控制電壓高于所述存儲(chǔ)陣列的電源電壓； 在所述將所述第二位線和第一電源線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第一位線上的電流。
5.根據(jù)權(quán)利要求1所述的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，其特征在于，測(cè)試所述第二下拉NMOS管的閾值電壓包括: 施加所述存儲(chǔ)陣列的電源電壓至所述第二電源線和第一襯底端，施加OV電壓至所述第二位線和第二襯底端，施加控制電壓至所述字線，以預(yù)定步進(jìn)電壓將所述第一位線和第一電源線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓，其中，所述控制電壓高于所述存儲(chǔ)陣列的電源電壓； 在所述將所述第一位線和第一電源線的電壓由OV電壓掃描至所述存儲(chǔ)陣列的電源電壓期間，測(cè)量所述第一位線上的電流。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，其特征在于，測(cè)試所述第一上拉PMOS管的閾值電壓包括: 施加所述存儲(chǔ)陣列的電源電壓至所述第一位線和第一襯底端，施加OV電壓至所述第一電源線和第二襯底端，施加控制電壓至所述字線，以預(yù)定步進(jìn)電壓將所述第二位線和第二電源線的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓，其中，所述控制電壓高于所述存儲(chǔ)陣列的電源電壓； 在所述將所述第二位線和第二電源線的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓期間，測(cè)量所述第一位線上的電流。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，其特征在于，測(cè)試所述第二上拉PMOS管的閾值電壓包括: 施加所述存儲(chǔ)陣列的電源電壓至所述第二位線和第一襯底端，施加OV電壓至所述第一電源線和第二襯底端，施加控制電壓至所述字線，以預(yù)定步進(jìn)電壓將所述第一位線和第二電源線的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓，其中，所述控制電壓高于所述存儲(chǔ)陣列的電源電壓； 在所述將所述第一位線和第二電源線的電壓由所述存儲(chǔ)陣列的電源電壓掃描至OV電壓期間，測(cè)量所述第二位線上的電流。
8.根據(jù)權(quán)利要求2至7任一項(xiàng)所述的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，其特征在于，所述預(yù)定步進(jìn)電壓的電壓值為0.005V至0.1V。
9.根據(jù)權(quán)利要求2至7任一項(xiàng)所述的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，其特征在于，所述存儲(chǔ)陣列的電源電壓的電壓值為0.5V至2.5V。
10.根據(jù)權(quán)利要求4至7任一項(xiàng)所述的存儲(chǔ)陣列中的MOS管閾值電壓的測(cè)試方法，其特征在于，所述控制電壓的電壓值為IV至3V。
【文檔編號(hào)】G11C29/50GK104464824SQ201310425323
【公開(kāi)日】2015年3月25日 申請(qǐng)日期:2013年9月17日 優(yōu)先權(quán)日:2013年9月17日
【發(fā)明者】王穎倩, 李煜, 王媛 申請(qǐng)人:中芯國(guó)際集成電路制造(北京)有限公司, 中芯國(guó)際集成電路制造(上海)有限公司