一種保持mos管閾值電壓恒定的電路的制作方法
【專利摘要】本實用新型涉及一種保持MOS管閾值電壓恒定的電路，包括基準參考電壓生成電路、第一比較器、第二比較器、邏輯控制電路、電荷泵電路、電壓反饋電路：用于根據(jù)電荷泵電路生成的襯底電壓Vbulk調(diào)節(jié)柵端電壓Vg以及時鐘產(chǎn)生電路。本實用新型解決了現(xiàn)有的MOS管的閾值電壓會隨著工藝角和溫度發(fā)生較大的變化的技術(shù)問題，本實用新型可以使得電路的功耗和性能在溫度變化和工藝角偏離時保持相對穩(wěn)定的狀態(tài)。
【專利說明】
—種保持MOS管閾值電壓恒定的電路

【技術(shù)領域】
[0001]本實用新型涉及一種保持MOS管閾值電壓恒定的電路。

【背景技術(shù)】
[0002]在CMOS集成電路設計中，MOS管的閾值電壓會隨著工藝角和溫度發(fā)生較大的變化。閾值電壓就是使半導體表面產(chǎn)生反型層(導電溝道)所需要加的柵極電壓。對于η溝道M0SFET，當柵電壓使得P型半導體表面能帶向下彎曲到表面勢vs彡2ΨΒ時，即可認為半導體表面強反型，因為這時反型層中的少數(shù)載流子(電子)濃度就等于體內(nèi)的多數(shù)載流子濃度(?摻雜濃度)；這里的ΨΒ是半導體Fermi勢，即半導體禁帶中央與Fermi能級之差。閾值電壓VT包含有三個部分的電壓(不考慮襯偏電壓時):柵氧化層上的電壓降Vox;半導體表面附近的電壓降2ΨΒ:抵消MOS系統(tǒng)中各種電荷影響的電壓降一平帶電壓VF。
[0003]


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^ 。,Ej- Ew'^kr t (N Λ
[0004]2ψ Β ~ 2 ' (―-w2--1n ^~~
ff K )
[0005]Ffb = φχ^￡?-
J2 ε5 q Wa (2 ψΜ) kT (N ΛQf
[0006]Vt = ^^^^+2^ In +?s - ^L
ΓCa,q [ ?, J ■ Cax
[0007]當溫度T升高時，半導體Fermi能級將趨向于禁帶中央變化,貝U半導體Fermi勢ΨΒ減小，從而導致更加容易達到的反型層產(chǎn)生條件，所以閾值電壓降低。一般在45nm工藝上閾值電壓隨溫度變化的斜率是0.6mv/K。
[0008]工藝角發(fā)生變化時，本征摻雜濃度也會隨之變化，摻雜濃度越高，工藝角越慢，對應的閾值電壓越大。摻雜越低，工藝角越快，對應的閾值電壓越小。通常設計師會根據(jù)常溫下和典型的工藝角來進行設計。而實際生產(chǎn)出來的芯片特性，在高溫或者較快工藝角時閾值電壓偏低，會出現(xiàn)漏電大，整體芯片的功耗大的現(xiàn)象。在低溫或者較慢工藝角時會出現(xiàn)MOS閾值電壓增高，導致整體電路性能降低，無法達到預定指標的情況。


【發(fā)明內(nèi)容】

[0009]為了解決現(xiàn)有的MOS管的閾值電壓會隨著工藝角和溫度發(fā)生較大的變化的技術(shù)問題，本實用新型提供一種保持MOS管閾值電壓恒定的電路。
[0010]本實用新型的技術(shù)解決方案:
[0011]一種保持MOS管閾值電壓恒定的電路，其特殊之處在于，包括:
[0012]基準參考電壓生成電路Ul:用于產(chǎn)生第一參考電壓和第二參考電壓:
[0013]第一比較器U2:用于將MOS管的柵端電壓Vg和第一參考電壓進行比較；
[0014]第二比較器U3:用于將MOS管的柵端電壓Vg和第二參考電壓進行比較；
[0015]邏輯控制電路U4:用于將第一比較器和第二比較器輸出的結(jié)果進行處理輸出電荷泵使能信號；
[0016]電荷泵電路U5:用于在電荷泵使能信號的驅(qū)動下生成MOS管的襯底電壓；
[0017]電壓反饋電路U7:用于根據(jù)電荷泵電路U5生成的襯底電壓Vbulk調(diào)節(jié)柵端電壓Vg ；
[0018]以及時鐘產(chǎn)生電路U6:用于向電荷泵電路提供時鐘信號；
[0019]所述第一參考電壓VMfl小于第二參考電壓Vraf2。
[0020]在室溫下典型工藝角時，所述第一參考電壓用于使得襯底電壓Vbulk的輸出為2.85v ;所述第二參考電壓用于當襯底電壓Vbulk電壓大于4.5V時上限值后關閉電荷泵電路。
[0021]本實用新型所具有的優(yōu)點:
[0022]1、本實用新型可以使得電路的功耗和性能在溫度變化和工藝角偏離時保持相對穩(wěn)定的狀態(tài)。
[0023]2、本實用新型增加第二比較器，防止襯底電壓Vbulk過高，延長元器件的使用壽命，提聞可罪性。

【專利附圖】

【附圖說明】
[0024]圖1為PMOS晶體管的結(jié)構(gòu)示意圖；
[0025]圖2為本實用新型保持MOS管閾值電壓恒定的電路原理圖；
[0026]其中附圖標記為:U1-基準參考電壓生成電路，U2-第一比較器，U3-第二比較U4-器邏輯控制電路，U5-電荷泵電路，U6-時鐘產(chǎn)生電路，Vs-源端電壓，Vg-柵端電壓，Vbulk-襯底電壓。

【具體實施方式】
[0027]本實用新型中使用了一個與實際電路中完全相同的PMOS晶體管，如圖1所示，根據(jù)工藝中對于MOS管閾值電壓的定義，當一個電流Iref流過一個固定尺寸的MOS管，其產(chǎn)生的柵源電壓就是這個MOS管的閾值電壓。假設源端電壓不隨溫度和工藝變化。所以只要保證柵端電壓恒定，那么閾值電壓就可以保持恒定。
[0028]如圖2所示，整個Vbulk襯底電壓產(chǎn)生電路由三大部分組成:電壓反饋比較模塊，電荷泵電路U5以及時鐘產(chǎn)生電路U6。其中電壓反饋比較電路模塊包括電壓反饋電路U7、基準參考生成電路U1，第一比較器U2、第二比較器U3以及邏輯控制電路U4?；鶞蕝⒖忌呻娐稶l的輸出端分別與第一比較器U2和第二比較器U3的輸入端連接,第一比較器U2和第二比較器U3的輸出端與邏輯控制電路U4的輸入端連接，邏輯控制電路U4的輸出端與電荷泵電路U5的輸入端連接，時鐘產(chǎn)生電路U6向電荷泵電路U5提供時鐘信號，電荷泵電路U5與電壓反饋電路U7連接。電路的工作原理及過程如下:一個恒定的電流Iref通過MPMOS管產(chǎn)生一個柵端電壓Vg，產(chǎn)生的柵端電壓Vg與反饋回來的襯底電壓Vbulk的關系如下公式所示:
[0029]Vs-Vg- Vth = ^Ilref * unCoxW/L
[0030]Yth = VtM +.YVIWTfSf -
[0031]VSB = Vbulk-Vs ；Vs為源端固定電壓，1.1v ;所以Vbulk電壓與反饋后產(chǎn)生的柵端電壓Vg的關系如下，Vbulk電壓越大，背柵效應引起的管子Vth越大，在電流和管子尺寸不變的情況下柵端電壓Vg越?。?br> [0032]參考電壓生成電路輸出兩個參考電壓，Vrefl和VMf2 ；Vref2比VMfl的值大；柵端電壓Vg與參考電壓VMfl和Vref2進行比較，根據(jù)比較結(jié)果來確定電荷泵使能信號。在室溫下，典型工藝角時，參考電壓VMfl的設計目標是使輸出vbulk電壓為2.85v ;參考電壓Vref2的設計目標是確保襯底電壓Vbulk不會超出4.5V ；
[0033]其具體的工作過程如下:柵端電壓Vg與VMfl，Vref2進行比較:
[0034](I)當Vg〈VMf#，顯然Vg〈VMf2，此時第一比較器和第二比較器輸出均為低(0)，經(jīng)邏輯控制電路模塊生成的電荷泵使能信號為低，電荷泵不工作，Vbulk電壓維持原值；
[0035](2)當Vrrf2>Vg>VMflW，第一比較器輸出為高，第二比較器輸出為低，此時經(jīng)邏輯控制電路模塊后生成的電荷泵使能信號為高，電荷泵開始工作，Vbulk電壓升高，Vg減少，減小至1丨附近電荷泵停止工作；
[0036](3)當Vg>VMf2W，第一比較器的輸出為高，第二比較器的輸出也為高，此時經(jīng)過邏輯控制電路后生成的電荷泵使能信號為低，電荷泵停止工作。襯底電壓Vbulk到達設定的最高值4.5V。
[0037]如果沒有第二比較器，在某些工藝角情況下，Vg大于VMfl，電荷泵開始工作，Vbulk電壓升高，經(jīng)反饋電路后降低柵端電壓Vg，降低后的Vg還是不能小于VMfl，襯底電壓Vbulk就需要繼續(xù)被升高，在4.5sigma FF的工藝角加上125度的溫度情況下，如果沒有第二比較器，襯底電壓Vbulk會被拉高到6?7V才能補償回Vth的變化，才能將Vg降低到V,efl的值。這種情況對于電路中的器件是非常危險的，器件在6?7V的電壓下會出現(xiàn)老化和可靠性的問題。故添加第二比較器的設計，人為強行設定，當襯底電壓Vbulk達到4.5V時，強行關掉電荷泵，不再升高Vbulk電壓。
[0038]以上電路設計部分僅對PMOS管做了詳細分析，對于NMOS管原理相同。
【權(quán)利要求】
1.一種保持MOS管閾值電壓恒定的電路，其特征在于，包括: 基準參考電壓生成電路(Ul):用于產(chǎn)生第一參考電壓和第二參考電壓: 第一比較器(U2):用于將MOS管的柵端電壓Vg和第一參考電壓進行比較； 第二比較器(U3):用于將MOS管的柵端電壓Vg和第二參考電壓進行比較； 邏輯控制電路(U4):用于將第一比較器和第二比較器輸出的結(jié)果進行處理輸出電荷泵使能信號； 電荷泵電路(U5):用于在電荷泵使能信號的驅(qū)動下生成MOS管的襯底電壓； 電壓反饋電路(U7):用于根據(jù)電荷泵電路(U5)生成的襯底電壓Vbulk調(diào)節(jié)柵端電壓Vg ； 以及時鐘產(chǎn)生電路(U6):用于向電荷泵電路提供時鐘信號； 所述第一參考電壓Vrafl小于第二參考電壓VMf2。
2.根據(jù)權(quán)利要求1所述的保持MOS管閾值電壓恒定的電路，其特征在于:在室溫下典型工藝角時，所述第一參考電壓用于使得襯底電壓Vbulk的輸出為2.85v ;所述第二參考電壓用于當襯底電壓Vbulk大于4.5V上限值后關閉電荷泵電路。
【文檔編號】G05F1/56GK204117013SQ201420575986
【公開日】2015年1月21日 申請日期:2014年9月30日 優(yōu)先權(quán)日:2014年9月30日
【發(fā)明者】賈雪絨 申請人:山東華芯半導體有限公司