專利名稱：電阻變化型非易失性存儲裝置的制作方法
技術領域：
本發(fā)明涉及一種具有存儲單元的非易失性存儲裝置，該存儲單
元是用所謂的電阻變化型元件構成的。
背景技術：
近年來，對具有用所謂電阻變化型元件構成的存儲單元的非易 失性存儲裝置正展開研究開發(fā)。電阻變化型元件指的是下述元件， 即該元件具有電阻值根據(jù)電信號而發(fā)生變化的性質，并且能夠通 過該電阻值的變化來存儲信息。 還有，在使用了電阻變化型元件的存儲單元中，有一種使用了 所謂的交叉點結構。在交叉點結構中，在相亙正交的位線和字線之 間的交點位置構成各個存儲單元，并且該各個存儲單元夾在位線和 字線之間。 在專利文獻l中，公開了一種用具有雙向性的可變電阻器作存 儲單元的非易失性存儲裝置。其中還公開了下述內容，即以降低 在非選擇單元中流動的所謂漏電流為目的，對存儲單元的二極管使
用例如變阻器來作為雙向非線性元件。還有，也公開了交叉點結構。
在專利文獻2中，公開了一種包括具有多層結構的三維交叉點
型可變電阻存儲陣列的非易失性存儲裝置。
在非專利文獻l中，公開了一種將可變電阻膜和單向二極管結
合起來的存儲單元結構。還公開了多層結構。
在專利文獻3中，公開了一種包含存儲單元且具有三維結構的
非易失性存儲器，該存儲單元包括多晶硅二極管和單極性可重寫型
可變電阻存儲元件(RRAM)。
在專利文獻4中，公開了一種包含由雙極性可重寫型可變電阻
存儲元件和齊納二極管構成的存儲單元的多層存儲器結構。
在專利文獻5中，公開了一種包含由存儲元件和單向控制元件
構成的存儲單元的多層存儲器結構。
專利文獻1:日本公開專利公報特開2006-203098號公報(圖2、圖 5)
專利文獻2:日本公開專利公報特開2005-311322號公報(圖4) 專利文獻3:日本公開專利公報特開2007-165873號公報 專利文獻4:日本公開專利公報特表2006-514393號公報 專利文獻5:日本公開專利公報特開2004-31948號公報 非專禾寸文獻1: I. G. Baek等，"Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application", IEDM2005 (IEEE International Electron Devices Meeting 2005)， 769-772， Session 31 (FIG. 7， FIG. 11)， 2005年12月5日 發(fā)明所要解決的技術問題 在存儲單元陣列的設計上，存在兩個相互矛盾的要求，即希 望盡可能加大陣列單元的要求、和希望盡可能減小陣列單元的要求。 也就是說，為了削減芯片面積，希望盡可能地使陣列單元增大，并 使周邊電路的面積縮小。另一方面，為了降低非選擇存儲單元的漏 電流，優(yōu)選使陣列單元盡可能減小。還有，通過縮小陣列單元，能 夠實現(xiàn)高速化、低功耗化及冗余補救的高效化等。 還有，在交叉點結構中，在進行讀出操作及寫入操作時降低非 選擇存儲單元的漏電流成為一個重要的課題。特別是，當元件為例 如通過施加正壓使該元件成為高阻態(tài)化且通過施加負壓使該元件成 為低阻態(tài)化的那種電阻由于施加雙向電壓而變化的雙向型電阻變化 元件時，該元件無法采用 一般在單向型電阻變化元件時所能使用的 通過施加逆向偏壓來積極削減漏電流的方法。為此，漏電流量將取 決于特定工作偏壓條件下雙向二極管的導通(ON)/斷開(OFF)特性， 陣列尺寸也必然由此而決定。若從目前能夠預想到的二極管特性來 判斷，則有必要較大幅度地削減陣列尺寸，因此需要多分割 (multi-segment)存儲單元陣列。然而，當僅單純地多分割存儲單元陣 列時，將導致平面布置(layout)面積大大增加，這種情況并不理想。

發(fā)明內容
鑒于所述問題，本發(fā)明的目的在于在使用電阻變化型元件的 非易失性存儲裝置中能夠實現(xiàn)下述結構，即使陣列尺寸縮小以能 夠充分降低非選擇存儲單元的漏電流，而且平面布置面積并沒有增 加。
解決問題的技術方案 根據(jù)本發(fā)明，在使用電阻變化型元件的非易失性存儲裝置中， 采用了多層交叉點結構，同時還采用了分層位線方式(hierarchicalbit line scheme),并且由于實現(xiàn)分層位線方式的選擇開關元件所引起的 平面布置面積增加的現(xiàn)象也得到抑制。 也就是說，本發(fā)明涉及一種電阻變化型非易失性存儲裝置，包 括具有電阻值根據(jù)電信號發(fā)生可逆變化的電阻變化型元件的存儲單 元，其特征在于該電阻變化型非易失性存儲裝置包括基板、和形 成在所述基板上并設置有多個所述存儲單元的存儲單元陣列；在所 述存儲單元陣列中，所述各個存儲單元分別形成在位線和字線之間 的交點位置上，并夾在該位線和該字線之間，所述位線沿X方向延 伸并形成在多層中，所述字線沿Y方向延伸并形成在位線間的各層 中，分別為每個位線組構成的且共用字線的多個基本陣列面排列在 Y方向上，該位線組由在層疊加的方向即Z方向上排列的位線組成， 在所述各個基本陣列面中，偶數(shù)層的位線共同連接起來，并且奇數(shù) 層的位線共同連接起來；所述電阻變化型非易失性存儲裝置進一步 包括全局位線(global bit line)、和為所述各個基本陣列面設置的第一 及第二選擇開關元件；所述第一選擇開關元件，根據(jù)偶數(shù)層選捧信 號控制與該基本陣列面相關的全局位線和在該基本陣列面中共同連 接起來的偶數(shù)層位線之間的電氣連接/非電氣連接間的切換，所述第 二選擇開關元件，根據(jù)奇數(shù)層選摔信號控制與該基本陣列面相關的 全局位線和在該基本陣列面中共同連接起來的奇數(shù)層位線之間的電 氣連接/非電氣連接間的切換。根據(jù)本發(fā)明，存儲單元形成在位線和字線之間的交點位置上， 該位線沿X方向延伸并形成在多層中，該字線沿Y方向延伸并形成在位線間的各層中。并且，分別為每個位線組構成的且共用宇線的
多個基本陣列面排列在Y方向上，該位線組由在Z方向上排列的位 線組成。也就是說，實現(xiàn)了所謂的多層交叉點結構。并且，在各個 基本陣列面中，偶數(shù)層的位線及奇數(shù)層的位線各自共同連接起來， 第一選擇開關元件控制共同連接起來的偶數(shù)層位線和全局位線之間 的電氣連接/非電氣連接間的切換，另 一方面第二選擇開關元件控制 共同連接起來的奇數(shù)層位線和全局位線之間的電氣連接/非電氣連 接間的切換。也就是說，在各個基本陣列面中，利用兩個選擇開關 元件，實現(xiàn)了分層位線方式。由此，因為沒過于使平面布置面積增 大就能夠縮小陣列尺寸，所以能充分削減非選擇存儲單元的漏電流。 發(fā)明的效果根據(jù)本發(fā)明，以很小的平面布置面積就能夠實現(xiàn)存儲單元陣列 已被多分割的電阻變化型非易失性存儲裝置。


圖l(a)是本發(fā)明實施方式所涉及的存儲單元的電路圖，圖l(b) 是單向型存儲單元的電路圖，圖l(c)是無二極管存儲單元的電路圖。 圖2(a)是表示單層交叉點結構的附圖，圖2(b)是表示多層交叉 點結構的附圖。
圖3(a) 圖3(d)表示的是本發(fā)明實施方式所涉及的存儲單元的 剖面結構的示例，圖3(e)表示的是圖l(c)的無二極管存儲單元的剖 面結構的示例。
圖4是表示本發(fā)明實施方式所涉及的存儲單元之電流一電壓關 系的曲線圖。
圖5是表示本發(fā)明實施方式所涉及的存儲單元陣列結構的電路圖。
圖6是將圖5的基本陣列展開成單層結構時的等效電路圖。 圖7是表示圖5的存儲單元陣列及其周邊電路的電路圖。 圖8是表示使用了多個圖5所示的存儲單元陣列的電阻變化型 非易失性存儲裝置之主要部分的電路圖。
圖9是表示電阻變化型非易失性存儲裝置整體結構的電路圖。圖IO是圖5的存儲單元陣列的工作時序圖。
圖ll(a)是表示本發(fā)明實施方式所涉及的存儲單元陣列的物理 結構的平面圖，圖ll(b)是表示本發(fā)明實施方式所涉及的存儲單元陣 列的物理結構的剖面圖。
圖12是按照各層來分解存儲單元陣列的物理結構后所得到的 平面圖。
圖13是按照各層來分解存儲單元陣列的物理結構后所得到的 平面圖。
圖14是表示存儲單元周邊的物理結構的變形例的附圖。 圖15是表示存儲單元周邊的物理結構的變形例的附圖。 圖16是用來說明選摔開關元件設置方法的附圖。 圖17是表示大存儲陣列的電流一電壓特性的曲線圖。 圖18是表示當釆用了本發(fā)明實施方式所涉及的結構時的存儲 陣列的電流一 電壓特性的曲線圖。
圖19是表示雙向二極管元件的電壓一電流特性之一例的曲線
圖
(符號說明) MC BL WL GBL BL—e0 BL—o0 BLs—e0 BLs—o0
1
2
3
100
101 104
BL—e3 BL o3
存儲單元 位線 字線
全局位線
共同連接起來的偶數(shù)層位線
共同連接起來的奇數(shù)層位線
偶數(shù)層選擇信號
奇數(shù)層選擇信號
電阻變^fb型元件
二極管元件
基板
存儲單元陣列 第一選擇開關元件111 114 第二選擇開關元件
具體實施例方式下面，參照附圖來詳細說明本發(fā)明的實施方式。 圖l(a)是本實施方式所涉及的存儲單元(交叉點式存儲單元)的 電路圖。如圖l(a)所示，在本實施方式中以雙向型存儲單元作為前 提。雙向型存儲單元由電阻雙向變化的電阻變化型元件1、和串聯(lián) 在該電阻變化型元件1上的雙向二極管元件2構成。電阻變化型元 件1能夠處于低電阻狀態(tài)和高電阻狀態(tài)，并且電阻值根據(jù)電信號而 產生可逆變化，因此能夠存儲信息。也就是說，具有雙向性，即 若在電阻變化型元件1處于低電阻狀態(tài)時，施加電壓超過規(guī)定的第 一電壓，該電阻變化型元件1就變成高電阻狀態(tài)；若在該電阻變化 型元件1處于高電阻狀態(tài)時，方向與第一電壓的施加方向相反的施 加電壓超過規(guī)定的第二電壓，該電阻變化型元件1就變成低電阻狀 態(tài)。雙向二極管元件2相對于施加電壓具有非線性電流特性，并且 具有電流進4亍雙向流動的雙向性。 圖19表示的是雙向二極管元件的電壓一 電流特性之一例。It(X)) 表示決定閾值電壓的規(guī)定電流，Vl表示第一閾值電壓，V2表示第 二閾值電壓。如圖19所示，該特性為非線性，在電壓V滿足 V2<V<V1的區(qū)域中，電阻變大，實質上沒有電流流動。此時滿足 -It<I<It。另一方面，在電壓V滿足V《V2或V1《V的區(qū)域中，電 阻值驟然下降，有大電流流動。此時，在滿足V1《V的區(qū)域中為 It《1，在滿足V《V2的區(qū)域中為I《-It。 在此，閾值電壓指的是規(guī)定電流在流動時的電壓。這里的規(guī)定 電流是為決定閾值電壓而能夠任意決定的值，是由二極管所控制的 元件的特性以及二極管的特性決定的。在通常情況下，將從實質上 沒有電流流動的狀態(tài)轉換到有大電流流動的狀態(tài)時的電流決定為閾 值電流。 此外，雖然在圖19中正壓時的電流大小和負壓時的電流大小 是以坐標原點為中心對稱的，但是它們沒有必要一定要對稱。例如， 可以是IVll <1V2|，也可以是IV21 <|V1|。
還有，用設在位線和字線之間的雙向型存儲單元來實現(xiàn)一位存 儲元件。 此外，在本發(fā)明所涉及的結構中，還能使用圖l(b)所示的單向 型存儲單元、及圖l(c)所示的僅由電阻變化型元件構成的無二極管 存儲單元。 圖2是表示包含存儲單元的立體結構的概念圖。圖2(a)是所謂 的單層交叉點式存儲單元的立體結構圖，在相亙正交的位線和字線 的交點位置上形成有存儲單元MC，該存儲單元MC夾在位線和字 線之間。圖2(b)是所謂的多層交叉點式存儲單元的立體結構圖，是 將圖2(a)的單層交叉點式存儲單元疊加起來的結構。 圖3(a)表示的是本實施方式所涉及的存儲單元的剖面結構的一 個示例。在圖3(a)中，下布線11及上布線12中的一個是位線，另 一個是字線。并且，在下布線11和上布線12之間，依次形成有下 電極13、 二極管元件14(相當于雙向二極管元件2)、內部電極15、 TaO膜16(相當于電阻變化型元件l)以及上電極17。此外，就TaO 膜16來說，當用TaOx表示鉭氧化物時，至少要滿足0<x<2.5。特 別是本實施方式中的TaOx膜優(yōu)選滿足0.8《x《1.9。 圖3(b)表示的是本實施方式所涉及的存儲單元的剖面結構的其 它示例，TaO膜為雙層結構。也就是說，用所形成的第一TaO氧化 物層(TaOx)16a和第二 TaO氧化物層(TaOy)16b代替TaO膜16。在 此，優(yōu)選滿足0<x<2.5及x，。更加優(yōu)選第二 TaO氧化物層(TaO》16b 與上電極17相連接，且其膜厚在lnm以上且8nm以下，并且還優(yōu) 選滿足0.8《x《1.9以及2.1《y〈2.5。 圖3(c)及圖3(d)表示的是本實施方式所涉及的存儲單元的剖面 結構的其它示例。在圖3(c)中省略了內部電極15，在圖3(d)中進一 步省略了下電極13及上電極17，因而下布線11、上布線12還分別 兼作下電極、上電極。還有，圖3(e)表示的是圖l(c)的無二極管存 儲單元的剖面結構的一個示例。此外，在圖3(c)、圖3(d)及圖3(e) 中，與圖3(b)相同也能使TaO膜16成為雙層結構。此外，雖然圖3 所示的結構是在二極管元件上設置有電阻變化型元件，但也可以構成為在電阻變化型元件上設置有二極管元件。 圖4是表示本實施方式所涉及的存儲單元的電流一電壓關系的 曲線圖。圖4的曲線圖與圖l(a)的電路圖相對應。在圖4中，橫軸 表示加在位線—字線間的電壓，縱軸表示在存儲單元中流動的電流。 還有，"LR單元"表示存儲單元處于低電阻狀態(tài)，"HR單元"表示 存儲單元處于高電阻狀態(tài)。如圖4所示，若目前存儲單元處于低電 阻狀態(tài)(LR單元)，當電壓上升并超過大約"2V"時，則電流大幅度 增加。當電壓進一步升高并接近"4V"時，存儲單元的電阻值變化， 而成為高電阻狀態(tài)(HR單元)，則電流大幅度減少。另一方面，當電 壓下降并在大約"一4V"以下時，存儲單元的電阻值變化，而成為 低電阻狀態(tài)(LR單元)，則電流大幅度增加。如上所迷，在雙向上產 生電阻變化。 圖5是表示本實施方式所涉及的電阻變化型非易失性存儲裝置 的存儲單元陣列結構的電路圖。在圖5中，將位線延伸的方向定為 X方向，將字線延伸的方向定為Y方向，將位線層及字線層層疊起 來的方向定為Z方向。 在圖5中，位線BL沿X方向延伸，并形成在多層(在圖5中為 5層)中，字線WL沿Y方向延伸，并形成在位線之間的各層(在圖5 中為4層)中。并且，在存儲單元陣列100中，在位線BL和字線 WL的交點位置上形成有各個存儲單元MC，且該各個存儲單元MC 夾在該位線BL與該字線WL之間。此外，為了筒化附圖，而省略 圖示一部分存儲單元MC及一部分字線。 并且，基本陣列面0 3分別由形成在位線BL和字線WL之間 的存儲單元MC構成，且該基本陣列面0 3分別是為由排列在Z 方向上的各層的位線BL組成的每個位線組構成的。在各個基本陣 列面0 3中共用字線WL。如圖5所示，在各個基本陣列面0 3 中，在X方向上設置有32個存儲單元MC，在Z方向上設置有8 個存儲單元MC。還有，存儲單元陣列100由排列在Y方向上的4 個基本陣列面0 3構成。不過，基本陣列面中的存儲單元的數(shù)量以 及排列在Y方向上的基本陣列面的數(shù)量并不限于此。
并且，在各個基本陣列面0 3中，偶數(shù)層位線BL共同連接起 來(BL—e0 BL一e3)，并且奇數(shù)層位線BL共同連接起來(BL一oO BL—。3)。 還形成有沿Y方向延伸的全局位線GBL000 GBL003。還有， 分別為各個基本陣列面0 3設置了第一選擇開關元件101 104及 第二選擇開關元件111 114。在圖5中，第一選擇開關元件101 104及第二選摔開關元件111 114由n型MOS(金屬氧化物半導體 場效應)晶體管構成。 第一選擇開關元件101 104，根據(jù)偶數(shù)層選擇信號BLs—eO控 制與該基本陣列面相關的全局位線GBL000 GBL003和在該基本 陣列面中共同連接起來的偶數(shù)層位線BL—eO BL_e3之間的電氣連 接/非電氣連接間的切換。第二選擇開關元件111 114，根據(jù)奇數(shù)層 選擇信號BLs—o0控制與該基本陣列面相關的全局位線GBL000 GBL003和在該基本陣列面中共同連接起來的奇數(shù)層位線BL一o0 BL—o3之間的電氣連接/非電氣連接間的切換。 由這一構成實現(xiàn)了所述多層交叉點結構。而且還實現(xiàn)了使用位 線BL和全局位線GBL而得到的分層位線方式。還有，在各個基本 陣列面0 3中，分別將偶數(shù)層位線BL及奇數(shù)層位線BL共同連接 起來，由此能夠將用來實現(xiàn)分層位線方式的選擇開關元件數(shù)減少到 兩個。因此，不增加平面布置面積，就能夠實現(xiàn)陣列尺寸小的存儲 單元陣列。 圖6是表示將一個基本陣列面展開成單層結構的等效電路的附 圖。如圖6所示，具有八層且每層排列有32個存儲單元MC的基 本陣列面與具有兩層且每層排列有128個存儲單元MC的陣列等 效，這能夠理解成可以分別將偶數(shù)層位線BL及奇數(shù)層位線BL共 同連接起來。圖7是表示圖5的存儲單元陣列IOO及其周邊電路的電路圖。 在圖7中，全局位線譯碼/驅動器122驅動控制全局位線GBL。子 位線選擇電路123,按照地址信號A0 Ax控制偶數(shù)層選擇信號 BLs—e0及奇數(shù)層選擇信號BLs oO。字線譯碼/驅動器121驅動控制各條字線WL。 圖8是表示電阻變化型非易失性存儲裝置的主要部分的電路 圖。如圖8所示，在實際裝置中，設置有多個圖5所示的存儲單元 陣列100，由此構成了存儲陣列200。在圖8的示例中，設置有 (n+l)X16個存儲單元陣列100。字線譯碼/驅動器201驅動控制各 條字線WL，全局位線譯碼/驅動器202驅動控制各條全局位線GBL。 子位線選擇電路203，按照地址信號AO Ax控制用于各個存儲單 元陣列100的偶數(shù)層選擇信號BLs一eO BLs一en及奇數(shù)層選擇信號 BLs—oO BLs_on。 圖9是表示電阻變化型非易失性存儲裝置的整體結構的電路 圖。在圖9中，主要部300相當于圖8所示的結構。 在圖9中，地址輸入電路211在清除周期、寫入周期或讀出周 期中暫時地鎖存來自外部的地址信號，然后將已鎖存的地址信號輸 出給子位線選捧電路203、全局位線譯碼/驅動器202以及字線譯碼 /驅動器201?？刂齐娐?12接收多個輸入信號后，將表示清除周期、 寫入周期、讀出周期以及待機時的狀態(tài)的信號作為與下述各個電路 對應的信號輸出給子位線選擇電路203、全局位線譯碼/驅動器202、 字線譯碼/驅動器201、寫入電路214以及數(shù)據(jù)輸入/輸出電路215。 還有，控制電路212將清除周期、寫入周期及讀出周期時的清除、 寫入或讀出脈沖產生觸發(fā)信號輸出給寫入脈沖產生電路213。寫入 脈沖產生電路213產生清除周期、寫入周期及讀出周期內的各清除、 寫入或讀出時間脈沖并持續(xù)任意期間(tp—E、 tp—P 、 tp一R)后，輸出給 全局位線譯碼/驅動器202及字線譯碼/驅動器201。 圖IO是圖5等所示的存儲單元陣列的工作時序圖。如圖10所 示，能夠將存儲單元陣列的動作期間大致分為清除周期、寫入周期、 讀出周期以及待機四部分。 首先，對寫入周期進行說明。在寫入周期中，所選擇的存儲單 元的電阻變化型元件從高電阻狀態(tài)變?yōu)榈碗娮锠顟B(tài)，或者從低電阻 狀態(tài)變?yōu)楦唠娮锠顟B(tài)。首先，向所選擇的全局位線(在圖10中為 GBLOOO)施加寫入電壓Vw。在除此以外的非選擇全局位線上沒有施加寫入電壓VW。還有，在位線選擇信號(偶數(shù)層選擇信號及奇數(shù)
層選擇信號)中，所選擇的位線選擇信號(在圖10中為BLs—e0)變?yōu)?電壓Vsel 。除此以外的非選擇位線選擇信號沒有產生變化。
在圖5中，由于偶數(shù)層選擇信號BLs一eO變化為電壓Vsel，所 以n型晶體管即第一選擇開關元件101 104導通。并且，因為向全 局位線GBLOOO施加寫入電壓Vw,所以在基本陣列面0中共同連 接起來的偶數(shù)層位線BL—e0上施加了電壓Vw。也就是說，位線 BL—e0成為逸擇位線。在除此以外的非選擇位線上沒有施加電壓 并且，使選擇字線(在圖10中為WLOOOOO)的電壓從VO變?yōu)?0V。除此以外的非選擇字線的電壓仍為VO。由此向夾在選擇位線 BL—e0與選擇字線WLOOOOO之間的存儲單元MC施加電壓Vw,結 果是該存儲單元MC的電阻值發(fā)生變化。 在清除周期中，基本動作雖然與寫入周期相同，但向所選擇的 存^者單元MC施加逆向電壓Ve則與寫入周期不同。也就是說，因 為選摔全局位線GBLOOO的電壓仍為0V，所以當位線選擇信號 BLs—e0變?yōu)殡妷篤sel時，選擇位線BL—e0的電壓成為0V。另 一方 面，選擇字線WLOOOOO的電壓從VO變?yōu)榍宄妷篤e。其結果是 向夾在選4奪位線BL一eO和選擇字線WLOOOOO之間的存儲單元MC 施加了與寫入周期方向相反的電壓Ve，由此該存儲單元MC的電阻 值發(fā)生變化。 在讀出周期中，基本動作雖然與寫入周期相同，但向所選摔的 存儲單元MC施加比寫入電壓Vw小的讀出電壓(Vr — VrO)則與寫入 周期不同。也就是說，因為選擇全局位線GBLOOO的電壓變?yōu)殡妷?Vr,所以當位線選摔信號BLs—e0變?yōu)殡妷篤sel時，選擇位線BL—eO 的電壓成為Vr。另一方面，選擇字線WLOOOOO的電壓從VO變?yōu)?VrO。其結果是向夾在選擇位線BL—eO和選擇字線WLOOOOO之間的 存儲單元MC施加了電壓Vr — VrO,由此能夠進行該存儲單元MC 的電阻變化型元件是高電阻狀態(tài)還是低電阻狀態(tài)的讀出。<存儲單元陣列的物理結構>圖11是表示本實施方式所涉及的存儲單元陣列的物理結構的
附圖。圖ll(a)是平面圖，圖ll(b)是剖面圖。在圖ll(a)中，左右方 向是位線BL延伸的X方向，上下方向是字線WL延伸的Y方向， 與紙面垂直的方向是Z方向。在圖ll(b)中，左右方向是位線BL延 伸的X方向，上下方向是Z方向，與紙面垂直的方向是字線WL延 伸的Y方向。 在圖11所示的物理結構中，在基板3上形成了具有多個存儲 單元MC的存儲單元陣列。并且，全局位線GBL0 GBL3沿Y方 向延伸，并形成在比最下層位線BL還靠下的下層(第一布線層)中。 還有，第一及第二選擇開關元件由MOSFET(金屬氧化物半導體場 效應晶體管)構成，是由比全局位線GBL0 GBL3還靠下的、形成 在基板3中的擴散層105及柵極106構成的。全局位線GBL0 GBL3 通過第一接點(contact)與擴散層105相連接。 還有，在各個基本陣列面0 3中，偶數(shù)層的各條位線BL通過 設置在字線層和位線層之間的接點107共同連接起來(BL—e0 BL一e3)。奇數(shù)層的各條位線BL也同樣通過設置在字線層和位線層 之間的接點108共同連接起來(BL—oO BL—o3)。并且，共同連接起 來的偶數(shù)層位線BL—eO BL—e3分別通過第三接點(接點131)連接在 第二布線上，共同連接起來的奇數(shù)層位線BL—oO BL_o3分別通過 第三接點(接點132)連接在第二布線上。 構成第一及第二選摔開關元件的擴散層105通過第一接點、第 一布線及第二接點連接在第二布線上。并且，共同連接起來的偶數(shù) 層位線BL—eO BL一e3及共同連接起來的奇數(shù)層位線BL—o0 BL—o3經由第二布線與擴散層105電氣連接在一起。 圖12及圖13是按照各層分解圖11所示的物理結構所得到的 平面圖。參考圖12及圖13,來進一步詳細說明本實施方式所涉及 的存儲單元陣列的物理結構。 圖12(a)是表示從構成第一及第二選擇開關元件的擴散層和柵 極形成到第一接點時的附圖。如圖12(a)所示，圖5的第一選擇開關 元件101 104及第二選擇開關元件111 114由MOSFET構成，該MOSFET由.擴散層105及柵極106構成。還有，構成與基本陣列面 0相關的第一及第二選擇開關元件101、 111的MOSFET共有成為 源極或漏極的擴散區(qū)域中的一個區(qū)域，并構成了 MOSFET對。同樣， 與基本陣列面1相關的第一及第二選擇開關元件102、 112、與基本 陣列面2相關的第一及第二選擇開關元件103、 113、以及與基本陣 列面3相關的第一及第二選摔開關元件104、114也分別共有擴散區(qū) 域，并構成了 MOSFET對。 所設置的四對MOSFET對的柵極長度方向與Y方向一致，并 且該四對MOSFET對排列在X方向上。此外，MOSFET對的數(shù)量 與基本陣列面的數(shù)量相等，當基本陣列面為n (n為2以上的整數(shù)) 個時，則排列有n對MOSFET對。 還有，在四對MOSFET對中，構成第一選才李開關元件101 104 的MOSFET的柵極彼此連接起來，同時，第二選捧開關元件111 114的柵極也彼此連接起來，從而形成了偶數(shù)層選摔柵極106a和奇 數(shù)層選擇柵極106b。偶數(shù)層選摔信號BLs—e0供向偶數(shù)層選擇柵極 106a,奇數(shù)層選摔信號BLs一oO供向奇數(shù)層選摔柵極106b。 還有，在各MOSFET對共有的擴散區(qū)域，分別形成有用來與 全局位線GBL0 GBL3連接的第一接點(接點141等)。還有，在第 一選擇開關元件101 104的其它擴散區(qū)域，分別形成有用來與共同 連接起來的偶數(shù)層位線BL—e0 BL—e3連接的第一接點(接點142 等)，在第二選擇開關元件111 114的其它擴散區(qū)域，分別形成有 用來與共同連接起來的奇數(shù)層位線BL—o0 BL—o3連接的第一接點 (接點143等)。 圖12(b)是表示在圖12(a)所示結構的基礎上形成了包含全局位 線的第一布線和第二接點后的附圖。如圖12(b)所示，全局位線 GBL0 GBL3分別沿Y方向延伸，并通過第一接點(接點141等)與 各MOSFET對的共有擴散區(qū)域相連接。還設置有通過第 一接點與第 一選擇開關元件101 104的其它擴散區(qū)域連接的布線(布線144 等)。并且，在該布線上形成有用來與共同連接起來的偶數(shù)層位線 BL—e0 BL—e3連接的第二接點(接點145等)。而且，設置有通過第一接點與第二選擇開關元件111 114的其它擴散區(qū)域連接的布線 (布線146等)。并且，在該布線上形成有用來與共同連接起來的奇 數(shù)層位線BL—oO BL—o3連接的第二接點(接點147等)。 圖12(c)是表示在圖12(b)所示結構的基礎上形成了第二布線和 第三接點后的附圖。該第二布線形成在位于全局位線GBL和存儲單 元陣列之間的布線層中。如圖12(c)所示，四個接點131在左端并列 設置在Y方向上，并且其它四個接點132在右端并列設置在Y方向 上。也就是說，在各個基本陣列面0 3中共同連接起來的偶數(shù)層位 線BL一eO BL一e3的接點區(qū)域并列設置在Y方向上，同時在各個基 本陣列面0 3中共同連接起來的奇數(shù)層位線BL—oO BL—o3的接 點區(qū)域并列設置在Y方向上。還有，從圖ll(b)的剖面圖可以看出 共同連接起來的位線BL的連接通孑L(contact via)從該布線層的接點 區(qū)域沿與基板3垂直的方向延伸。 并且，設置有布線(布線148等)，使接點131與連接在第一選 擇開關元件101 104的其它擴散區(qū)域上的第二接點(接點145等) 連接起來。還設置有布線(布線149等)，使接點132與連接在第二 選擇開關元件111 114的其它擴散區(qū)域上的第二接點(接點147等) 連接起來。由此，接點131分別連接在第一逸捧開關元件101 104 的非共有擴散區(qū)域上，接點132分別連接在第二選擇開關元件111 114的非共有擴散區(qū)域上。 如上所述，在全局位線與存儲單元陣列之間設置有布線層，并 且為實現(xiàn)共同連接起來的位線與選擇開關元件之間的電氣連接而使 該布線層的布線夾持在該兩者之間，從而選擇開關元件的設置將不 會受限于位線接點區(qū)域的布置情況，因此能夠實現(xiàn)自由度高的設置 及尺寸結構。 圖13(a)是表示在圖12(c)所示結構的基礎上所形成的偶數(shù)層位 線的附圖。如圖13(a)所示，偶數(shù)層位線BL通過分別設置在字線層 與位線層之間的接點107而共同連接起來(BL一eO BL—e3)，還進一 步連接在圖12(c)所示的接點131上。此外，在圖13(a)及其它平面 圖中，雖然存儲單元MC呈矩形形狀，但從實際的成品尺寸來看該存儲單元MC為圓形形狀。 圖13(b)是表示在圖12(c)所示結構的基礎上所形成的字線的附 圖。還有，在圖13(b)中，用由虛線圍成的矩形表示存儲單元MC 一位的尺寸(間距)。在此，X方向(位線方向)的間距與Y方向(字線 方向)的間距彼此相等。 圖13(c)是表示在圖12(c)所示結構的基礎上所形成的奇數(shù)層位 線的附圖。如圖13(c)所示，奇數(shù)層位線BL通過分別設置在字線層 與位線層之間的接點108而共同連接起來(BL—oO BL—o3),還進一 步連接在圖12(c)所示的接點132上。 此外，當采用所述物理結構時，所增加的平面布置面積相當于 用來設置將偶數(shù)層位線連接起來的接點107、 131的區(qū)域、以及用來 設置將奇數(shù)層位線連接起來的接點108、 132的區(qū)域。在此，將X 方向上的存儲單元間距及通孔間距(接點區(qū)域的長度)都設為0.48 m。此時，當例如X方向上的存儲單元數(shù)為32時，則接點區(qū)域所占 比例為
(0.48 x 2) / (0.48 x 32 + 0.48 x 2) = 5.9% 也就是說，當X方向上的存儲單元數(shù)量相當多時，平面布置面積并 沒有明顯增加。 圖14是表示存儲單元周邊的物理結構的變形例的附圖，是在 圖13(b)所示平面圖的基礎上加以改變而成的。 在圖14(a)的變形例中，使字線WL的寬度比圖13(b)寬，從而 字線WL的寬度大于位線BL的寬度?；蛘撸部梢允刮痪€WL的 寬度比圖13(b)窄。但是，字線WL及位線BL的間距并沒在圖13(b) 的基礎上發(fā)生變化，因此存儲單元MC的尺寸X、 Y沒有發(fā)生變化。 增加字線寬度的原因是由于字線比位線長，所以降低字線的 電阻值，能夠盡可能減小寫入及讀出時的電位降。另一方面，因為 位線比字線短，所以難于產生電位降。由此，削減位線寬度，并盡 可能地擴大間距，便能夠防止制造時由于微粒(particle)等引起的短 路缺陷所造成的成品率下降。首先，將字線和位線的掩膜尺寸設為不同數(shù)值的方法是一種實現(xiàn)圖14(a)所示結構的方法。i制造工藝中分別實現(xiàn)字線形成工序及 位線形成工序之光刻條件最佳化的方法也是一種實現(xiàn)圖14(a)所示 結構的方法。 一般認為作為實現(xiàn)光刻條件最佳化的方法有例如調整 曝光時間長短、以及在字線形成工序中采用感光度更高的曝光裝置 的方法。 在圖14(b)的變形例中，與圖14(a)—樣，使字線WL的寬度大 于位線BL的寬度。并且，增大字線WL的間距。由此，存儲單元 MC的橫向尺寸較長，X方向的間距比Y方向的間距大。圖14(b) 所示結構的目的以及實現(xiàn)方法與圖14(a)相同。 在圖14(c)的變形例中，在圖14(b)的基礎上還進一步使存儲單 元MC自身的形狀也成為長方形。也就是說，存儲單元MC的形狀 成為X方向尺寸大于Y方向尺寸的長方形。但是，實際加工成的形 狀是橢圓形。這樣一來，因為通過增加存儲單元的面積，能夠增大 讀出電流(特別是電阻變化型元件處于低電阻狀態(tài)時的讀出電流)， 所以能夠使讀出操作容限(margin)增大。 圖15也是表示存儲單元周邊的物理結構的變形例的附圖，是 在圖ll(b)所示剖面圖的基礎上加以改變而成的。在圖15的變形例 中，位線BL的厚度小于字線WL的厚度。如上所述，圖15的變形 例是基于下述條件的示例，即能夠使位線的電阻高于字線的電阻。 由此，能夠使存儲單元陣列整體高度降低。特別是容易確保多層化 時的平坦性，并且光刻工序等微細加工也變得容易。還能夠降低位 線的寄生電容。 —般認為實現(xiàn)圖15結構的方法除了有單純地使位線層的膜 厚小于字線層的膜厚的方法以外，還有例如用不同于字線的材料作 位線材料的方法。例如，字線可以由鋁、銅等形成，位線可以由鴒、 鉭(Ta)及氮化鉭(TaN)等薄膜導電材料形成。此外，圖14及圖15所 示的變形例并不僅適用于本實施方式中的采用了多層型分層位線的 交叉點結構存儲單元，對單層結構的分層位線以及一般的交叉點型 存儲單元也適用，此時有希望獲得相同的效果。在本實施方式的存儲單元陣列的物理結構中，成為第一及第二選擇開關元件的MOSFET形成在比位線及字線還靠下的下層。此 時，優(yōu)選所形成的MOSFET區(qū)域從Z方向看去時(看向XY平面時) 沒有從位線和字線交叉且設有存儲單元的區(qū)域中露出來。也就是說， 用來實現(xiàn)分層位線方式的第一及第二選擇開關元件沒有使存儲單元 陣列面積增大。而且，優(yōu)選沒有增大存儲單元的間距(布線間距)就 能實現(xiàn)所述MOSFET布置的方法。參考圖16對該方法進行說明。 如圖16(a)所示，首先以下述結構作為前提，即使構成第一 選擇開關元件的偶數(shù)層選擇用晶體管和構成第二選擇開關元件的奇 數(shù)層選擇用晶體管組成一對，并共有源、漏極之一(相當于圖12(a) 所示的MOSFET對)。將成對的晶體管在Y方向上的尺寸設為Ytr。 根據(jù)設計規(guī)則及晶體管的擊穿電壓規(guī)格等決定尺寸Ytr。還有，將 位線BL的布線間距(存儲單元的Y方向間距)設為Ym。 Ym = L (布 線寬度)+ S(布線間距)。并且，將字線WL的布線間距設為Xk。 在此，假設當Ytr《4XYm成立時就設置四條位線。也就是說， 設置四個基本陣列面。此時，需要奇數(shù)層選捧用晶體管和偶數(shù)層選 捧用晶體管各四個。將在X方向上設置了四對奇數(shù)層選擇用晶體管 和偶數(shù)層選捧用晶體管對時的尺寸設為Xtr。根據(jù)設計規(guī)則及晶體 管的電流規(guī)格等決定尺寸Xtr。并且，若將字線所在的X方向上的 范圍設為Xm，則要決定出能滿足Xm>Xtr的字線的數(shù)量。在圖11 的物理結構中，當看XY平面時字線WL的數(shù)量為32。還有，圖16(b)表示4XYm〈Ytr《8XYm成立時的示例。在圖 16(b)的示例中，設有八條位線，并設置有八個基本陣列面。還有， 在X方向上設有八對奇數(shù)層選擇用晶體管和偶數(shù)層選擇用晶體管 對，要決定出能滿足Xm大于此時的尺寸Xtr的字線的數(shù)量。 此外，在圖16示例以外的情況下，例如當Ytr《6XYm成立時， 只要進行下述設置即可，即設置六條位線，并設置六個基本陣列 面，且在X方向上設置六對奇數(shù)層選擇用晶體管和偶數(shù)層選擇用晶 體管對。還有，例如當8XYm〈Ytr《16XYm成立時，基于與上述 相同的想法，只要進行下述設置即可，即設置十六條位線，并設 置十六個基本陣列面，且在X方向上設置十六對奇數(shù)層逸擇用晶體管和偶數(shù)層選捧用晶體管對、 —般來說，若在觀看XY平面時，將位線的數(shù)量(相當于基本陣 列面的數(shù)量)設為n并將字線的數(shù)量設為k，則優(yōu)選滿足
Ytr^nXYm、 Xtr《Xm = kXXk。 此時，構成第一及第二選擇開關元件的晶體管的區(qū)域并沒有從設有 存儲單元的區(qū)域中露出。因此，不增大存儲單元陣列的平面布置面 積，就能夠設置用來實現(xiàn)分層位線方式的第一及第二選擇開關元件。 本申請發(fā)明人在考慮多層型分層位線結構時注重的是以下幾 個方面。 第一個方面是本申請發(fā)明人認為從削減制造工序的觀點來看， 優(yōu)選在字線或位線的上下層(Z方向)兩側設置存儲單元的結構。也 就是說，若在相互疊加起來的字線和位線的所有交叉點上都設置有 存儲單元，則具有下述優(yōu)點，即相對于Z方向的存儲單元數(shù)來說， 能夠將字線及位線的條數(shù)減至最少。但若在所述多層結構中將各層 所有的位線共同連接起來，則與所選擇的一條字線相對地將選出兩 個存儲單元。 在本發(fā)明中，為了能夠相對于所選捧的一條字線選出一個存儲 單元，而將位線分成偶數(shù)層和奇數(shù)層后，使偶數(shù)層和奇數(shù)層的位線 各自共同連接起來，而且還分別設置了選擇開關元件，從而能夠對 偶數(shù)層和奇數(shù)層中的任意之一進行選擇。也就是說，將圖6左側所 示的結構作為基本陣列面的結構。還有，使包含設置在基本陣列面 下層的選擇開關元件的且設置有多個基本陣列面的平面布置的XY 形狀成為矩形形狀。通過簡單地排列成這種平面布置，很容易地就 能夠構成存儲器。 第二個方面是探討了偶數(shù)層和奇數(shù)層所對應的選擇開關元件 的布置方法。也就是說，雖然一個基本陣列面需要兩個選摔開關元 件，但優(yōu)選由基本陣列面自身的設置尺寸決定存儲單元陣列的平面 布置尺寸，而并非由選擇開關元件的設置尺寸決定該存儲單元陣列 的平面布置尺寸。因此，下述設置方法非常有效，即在Y方向上 設置多個基本陣列面，并將這些基本陣列面所對應的多個選捧開關元件設置為使該多個選擇開關元件全部位于所述基本陣列面之下的 區(qū)域中。 第三個方面是進一 步對將多個基本陣列面所對應的多個選摔 開關元件全部設置在該多個基本陣列面之下的區(qū)域中時的設置結構 進行了探討。 所考慮的是在圖5所示的結構中，將第一選擇開關元件101 104和第二選擇開關元件111 114設置在相關的多個基本陣列面 0 3之下，并用很少的布線層實現(xiàn)與位線之間的連接。從圖8中可 以看出相對于包括多個基本陣列面(在圖5中為四個基本陣列面) 的塊100來說，X方向的偶/奇數(shù)層選擇信號被排列在X方向上的塊 100所共有。在此，因為偶/奇數(shù)層選擇信號連接在選擇開關元件的 柵極上，所以在X方向上設置柵極的多晶硅布線、并且只用多晶硅 布線連接塊內外的晶體管的柵極。這一結構對于削減布線層數(shù)是有 效的。 基于這一想法，如圖12(a)所示，使構成第一選擇開關元件 101 104的MOSFET的柵極寬度方向與X方向一致，以將多晶硅 柵極的位置對齊并相互連接起來，從而形成了偶數(shù)層選擇柵極 106a。同樣地使構成第二選擇開關元件111 114的MOSFET的柵 極寬度方向與X方向一致，以將多晶硅柵極的位置對齊并相互連接 起來，從而形成了奇數(shù)層選擇柵極106b。并且，用構成第一選擇開 關元件101 104的MOSFET和構成第二選摔開關元件111 114的 MOSFET分別構成柵極長度方向為Y方向的MOSFET對，各MOS FET對共有擴散區(qū)域。 還有，當為所述平面布置時，構成選擇開關元件的MOSFET 的柵極寬度方向與存儲單元陣列的位線為同一方向。由此，通過增 加基本陣列面中同一位線上的位數(shù)，就能增大各個選擇開關元件的 柵極寬度，而不會使各個選摔開關元件從存儲單元陣列中露出。也 就是說，選擇開關元件的柵極寬度的自由度提高。 另一方面，如參照圖16所說明的那樣，按照構成選擇開關元 件的MOSFET的設計規(guī)則及擊穿電壓規(guī)格等，決定成對的選擇開關元件的Y方向(柵極長度方向)尺寸Ytr。也就是說，通過調整基本陣 列面的數(shù)量，使存儲單元陣列的Y方向尺寸大于Ytr，就能夠使選 擇開關元件在Y方向上不從存儲單元陣列中露出。 這樣一來，就能夠自由設定存儲單元陣列之下的選擇開關元件 的X方向(柵極寬度方向)尺寸，并使Y方向(柵極長度方向)尺寸也 具有一定的自由度。因此，這一結構還能適應選擇開關元件的晶體 管種類及柵極寬度尺寸的改變，并能炅活適應各種工藝，同時還能 夠確實獲得作為選擇開關元件所需要的晶體管能力。 下面，在特別關注全局位線方向的基礎上，對本發(fā)明的存儲陣 列結構的效果進行說明。 如圖5及圖8所示，本發(fā)明的存儲陣列結構示例的一個特征在 于全局位線GBL的方向與位線BL的方向垂直(與字線WL的方 向相同)。這樣設置是為了保證在同時選擇多個存儲單元時不會使電 流集中在全局位線GBL或字線WL上。 也就是說，在圖8的結構中，當進行十六位訪問(各塊一位)時， 若選擇了一個位線選擇信號(還包含區(qū)分為偶數(shù)/奇數(shù)層逸摔信號的 情況)，則選出與該位線選擇信號相關的16個塊，即塊0 塊15。 在各個塊中，用所逸捧的一條字線和一條全局位線選出一個存儲單 元。因此，用單獨的字線和全局位線對每塊一位共計十六位進行訪 問。 因為本存儲單元由電阻變化型元件構成，所以在被訪問期間電 流持續(xù)流動，特別是，在清除及寫入時由于其性質的緣故則將有大 電流流動。在本發(fā)明的結構中，在從全局位線譯碼/驅動器202到字 線譯碼/驅動器201為止的電流通路上僅存在一個選擇存儲單元。因 此，在對驅動選擇線的驅動器的能力進行設計時，僅考慮這一個存 儲單元即可，還具有能夠將布線的電壓降削減到最小的效果。還有， 在圖8中，假設同時進行16位的訪問，因而在Y方向上設置了 16 列塊，但是根據(jù)本發(fā)明的結構，通過增加塊的列數(shù)，即例如在同 時進行32位的訪問時在Y方向上設置32列，在同時進行64位的 訪問時在Y方向上設置64列，就能夠在不損害各位特性的情況下很容易地增加同時訪問的位數(shù)。另一方面，在全局位線與位線在同一方向的情況下，在所選擇
由此，將產生下述問題，即位線驅動器的能力不足，在離位線驅 動器近的位和離位線驅動器遠的位之間由于加在存儲單元上的電壓 相差很大而使得存儲單元的特性存在很大差異。特別是在寫入時影 響更大。 因此，根據(jù)本發(fā)明的結構，能夠收到下述效果，即容易同時 進行多位訪問，并且由于各個選擇驅動器僅負責一位存儲單元，所 以能夠獲得總是穩(wěn)定的存儲單元的特性。 而且，在選擇開關元件的布置中，也由于全局位線GBL的方 向與位線BL的方向垂直，而使得連接變得容易。也就是說，如圖 12(b)所示，使位線選捧信號線作為柵極布線形成在X方向上，使各 條全局位線GBL沿著Y方向形成在各個選擇開關元件的上層，并 且經由接點141連接在擴散層上，從而很容易就能夠實現(xiàn)布線連接。 圖17及圖18是用來表示本實施方式效果的附圖，并且是表示 根據(jù)本實施方式而使位線漏電流得以降低的曲線圖。圖17表示的是 當沒有采用本實施方式結構時的大存儲陣列(4kX4k位)的電流一 電 壓特性，圖18表示的是當采用本實施方式結構時的小存儲陣列 (32X4k位)的電流一電壓特性。還有，在圖17及圖18中，用虛線 表示從所選擇的存儲單元中流出的電流值。如圖17所示，在為大存儲陣列時，來自非選擇存儲單元的漏 電流就會超過選擇存儲單元的電流。與此相對，如圖18所示，當按 照本實施方式的結構使陣列尺寸縮小時，來自非選擇存儲單元的漏 電流變得特別小。由此，確實能夠檢測出選擇存儲單元的電流。 產業(yè)實用性 綜上所述，在本發(fā)明中，因為能夠以很小的平面布置面積實現(xiàn) 存儲單元陣列已被多分割的電阻變化型非易失性存儲裝置，所以例 如在實現(xiàn)高集成且小面積的存儲器時本發(fā)明是有用的。
權利要求
1. 一種電阻變化型非易失性存儲裝置，包括具有電阻值根據(jù)電信號發(fā)生可逆變化的電阻變化型元件的存儲單元，其特征在于該電阻變化型非易失性存儲裝置，包括基板，和形成在所述基板上并設置有多個所述存儲單元的存儲單元陣列；在所述存儲單元陣列中，所述各個存儲單元分別形成在位線和字線之間的交點位置上，并夾在該位線和該字線之間，所述位線沿X方向延伸并形成在多層中，所述字線沿Y方向延伸并形成在位線間的各層中，分別為每個位線組構成的且共用字線的多個基本陣列面排列在所述Y方向上，該位線組由在層疊加的方向即Z方向上排列的位線組成，在所述各個基本陣列面中，偶數(shù)層的位線共同連接起來，并且奇數(shù)層的位線共同連接起來；所述電阻變化型非易失性存儲裝置，進一步包括全局位線，和為所述各個基本陣列面設置的第一及第二選擇開關元件；所述第一選擇開關元件，根據(jù)偶數(shù)層選擇信號控制與該基本陣列面相關的全局位線和在該基本陣列面中共同連接起來的偶數(shù)層位線之間的電氣連接/非電氣連接間的切換，所述第二選擇開關元件，根據(jù)奇數(shù)層選擇信號控制與該基本陣列面相關的全局位線和在該基本陣列面中共同連接起來的奇數(shù)層位線之間的電氣連接/非電氣連接間的切換。
2. 根據(jù)權利要求1所述的電阻變化型非易失性存儲裝置，其特征在于 所述第一及第二選擇開關元件由形成在所述基板上的金屬氧化物半導體場效應晶體管構成。
3 .根據(jù)權利要求2所述的電阻變化型非易失性存儲裝置，其特征在于 構成所述第 一選擇開關元件的金屬氧化物半導體場效應晶體管和構成所述第二選擇開關元件的金屬氧化物半導體場效應晶體管，構成共有成 為源極或漏極的擴散區(qū)域之一的金屬氧化物半導體場效應晶體管對，該共 有的擴散區(qū)域與所述全局位線相連接。
4. 根據(jù)權利要求3所述的電阻變化型非易失性存儲裝置，其特征在于 在將所述基本陣列面的數(shù)量設為n、且n是2以上的整數(shù)時， 所述金屬氧化物半導體場效應晶體管對設置成為柵極長度方向與Y方向 一 致，并且在X方向上排列有n對該金屬氧化物半導體場效應晶體管對， 構成所述第一選擇開關元件的各個金屬氧化物半導體場效應晶體管 的柵極彼此相連接，并且構成所述笫二選擇開關元件的各個金屬氧化物半 導體場效應晶體管的柵極彼此相連接。
5. 根據(jù)權利要求4所述的電阻變化型非易失性存儲裝置，其特征在于 若在觀看由所述X方向和所述Y方向形成的XY平面時，將所述金屬氧化物半導體場效應晶體管對在柵極長度方向上的尺寸設為Ytr，將所排 列的n對所述金屬氧化物半導體場效應晶體管對整體在X方向上的尺寸設 為Xtr,將位線的布線間距設為Ym，將字線的數(shù)量設為k，并將字線的布 線間距設為Xk，則滿足Ytr《nXYm、 Xtr《kXXk。
6. 根據(jù)權利要求4所述的電阻變化型非易失性存儲裝置，其特征在于 在所述金屬氧化物半導體場效應晶體管對的每一對中， 構成所述第一選擇開關元件的金屬氧化物半導體場效應晶體管所具備的非共有擴散區(qū)域，與在該基本陣列面中共同連接起來的偶數(shù)層位線電 氣連接，構成所述第二選擇開關元件的金屬氧化物半導體場效應晶體管所具 備的非共有擴散區(qū)域，與在該基本陣列面中共同連接起來的奇數(shù)層位線電 氣連接。
7. 根據(jù)權利要求6所述的電阻變化型非易失性存儲裝置，其特征在于 在所述全局位線和所述存儲單元陣列之間設有布線層， 在所述布線層中，在各個基本陣列面中共同連接起來的偶數(shù)層位線的接點區(qū)域排列在Y方向上，并且在各個基本陣列面中共同連接起來的奇數(shù) 層位線的接點區(qū)域排列在Y方向上，將所述各個金屬氧化物半導體場效應晶體管對中構成所述第 一 選擇 開關元件的金屬氧化物半導體場效應晶體管所具備的非共有擴散區(qū)域與在將所述各個金屬氧化物半導體場效應晶體管對中構成所述第二選擇開關元陣列面中共同連接起來的奇數(shù)層位線的接點連接起來的布線，形成在所述 布線層中。
8. 根據(jù)權利要求7所述的電阻變化型非易失性存儲裝置，其特征在于 共同連接起來的位線的連接通孔從所述布線層的接點區(qū)域沿著與基斗反垂直的方向延伸。
9. 根據(jù)權利要求1 8中任 一 項所述的電阻變化型非易失性存儲裝置， 其特征在于所述全局位線形成在所述存儲單元陣列的下層，并沿Y方向延伸。
10. 根據(jù)權利要求1 9中任一項所述的電阻變化型非易失性存儲裝 置，其特征在于所述存儲單元所具備的電阻變化型元件能夠成為低電阻狀態(tài)和高電 阻狀態(tài)，該電阻變化型元件具有雙向性，即當處于低電阻狀態(tài)時，若施 加電壓超過第一電壓，則變成高電阻狀態(tài)，當處于高電阻狀態(tài)時，若方向 與所述第一電壓施加方向相反的施加電壓超過第二電壓，則變成低電阻狀 態(tài)。
11. 根據(jù)權利要求1 10中任一項所述的電阻變化型非易失性存儲裝 置，其特征在予所述存儲單元具有與所述電阻變化型元件串聯(lián)的二極管元件，所述二極管元件相對于施加電壓具有非線性電流特性，并且具有電流 根據(jù)所述施加電壓的方向在雙向上流動的雙向性，當將施加在所述二極管元件上的電壓表示為V，將在所述二極管元件 中流動的電流表示為I,將決定閾值電壓的規(guī)定電流表示為It，將第一閾值 電壓表示為Vl,并將第二閾值電壓表示為V2時，滿足V2<0<V1、 lt>0，在滿足V1《V的區(qū)域中，It《I，在滿足V《V2的區(qū)域中，1《-It，在滿足V2<V<V1的區(qū)域中，-It<I<It。
全文摘要
本發(fā)明公開了一種電阻變化型非易失性存儲裝置。在沿X方向延伸的位線(BL)和沿Y方向延伸的字線(WL)之間的交點位置上形成有存儲單元(MC)。分別為每個位線組構成的且共用字線(WL)的多個基本陣列面排列在Y方向上，該位線組由在Z方向上排列的位線(BL)組成。在各個基本陣列面中，偶數(shù)層位線以及奇數(shù)層位線各自共同連接起來，選擇開關元件(101～104)控制共同連接起來的偶數(shù)層位線和全局位線(GBL)之間的連接/非連接間的切換，選擇開關元件(111～114)控制共同連接起來的奇數(shù)層位線和全局位線(GBL)之間的連接/非連接間的切換。
文檔編號G11C13/00GK101548336SQ20088000099
公開日2009年9月30日 申請日期2008年6月20日 優(yōu)先權日2007年6月22日
發(fā)明者東亮太郎, 島川一彥, 神澤好彥, 藤井覺 申請人:松下電器產業(yè)株式會社