專利名稱：寫入多值數(shù)據(jù)的非易失性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)裝置，特別涉及非易失性半導(dǎo)體存儲(chǔ)裝置的多值寫入技術(shù)。
背景技術(shù)：
近年來(lái)，非易失的能夠存儲(chǔ)數(shù)據(jù)的閃速(flash)存儲(chǔ)器等非易失性存儲(chǔ)裝置成為主流。為了確認(rèn)是否正常地進(jìn)行了閃速存儲(chǔ)器等非易失性存儲(chǔ)裝置的寫入，要進(jìn)行校驗(yàn)動(dòng)作。
例如，在特開(kāi)2001-312890號(hào)公報(bào)中，記載了以下的校驗(yàn)動(dòng)作。即，與一個(gè)比特線對(duì)應(yīng)地連接一個(gè)頁(yè)緩存器P/B。各頁(yè)緩存器P/B對(duì)與選擇出的存儲(chǔ)器單元對(duì)應(yīng)的程序數(shù)據(jù)進(jìn)行鎖存。多個(gè)頁(yè)緩存器P/B經(jīng)由列門(column gate)與讀出/寫入電路內(nèi)的讀出放大器(senseamplifier)S/A0連接。在校驗(yàn)讀出時(shí)，使用用于通常數(shù)據(jù)讀出的讀出放大器進(jìn)行選擇出的列的讀出數(shù)據(jù)的檢測(cè)。通過(guò)讀出放大器S/A0檢測(cè)出的讀出數(shù)據(jù)，即校驗(yàn)讀出結(jié)果被轉(zhuǎn)送到選擇出的列的頁(yè)緩存器P/B。根據(jù)該校驗(yàn)讀出結(jié)果，改寫頁(yè)緩存器P/B內(nèi)的程序數(shù)據(jù)。
但是，在向一個(gè)存儲(chǔ)器單元晶體管寫入多值的情況下，在為了確定存儲(chǔ)器單元的閾值是否位于希望的范圍內(nèi)，而需要進(jìn)行下裾(lowerfoot)校驗(yàn)和上裾(upper foot)校驗(yàn)的2次校驗(yàn)時(shí)，由于根據(jù)一次的校驗(yàn)讀出結(jié)果改寫頁(yè)緩存器內(nèi)的程序數(shù)據(jù)，所以無(wú)法進(jìn)行第二次的校驗(yàn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種在向非易失性存儲(chǔ)器單元晶體管寫入多值時(shí)能夠適當(dāng)?shù)剡M(jìn)行校驗(yàn)的非易失性半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的一個(gè)方面的非易失性半導(dǎo)體存儲(chǔ)裝置具備以多個(gè)行列狀地配置了各自與閾值電壓對(duì)應(yīng)地存儲(chǔ)N比特的邏輯值的非易失性的存儲(chǔ)器單元晶體管的存儲(chǔ)器陣列(array)；在下裾校驗(yàn)時(shí)，通過(guò)根據(jù)下裾校驗(yàn)用的閾值電壓的區(qū)分，分2部分檢測(cè)地N次檢查選擇出的存儲(chǔ)器單元的閾值電壓的范圍，來(lái)輸出N比特的邏輯值，在上裾校驗(yàn)時(shí)，通過(guò)根據(jù)上裾校驗(yàn)用的閾值電壓的區(qū)分，分2部分檢測(cè)地N次檢查選擇出的存儲(chǔ)器單元的閾值電壓的范圍，來(lái)輸出N比特的邏輯值的存儲(chǔ)器陣列用讀出放大器；各N比特存儲(chǔ)向?qū)?yīng)的存儲(chǔ)器單元寫入的目標(biāo)值的第1緩存器；各N比特存儲(chǔ)確定了對(duì)對(duì)應(yīng)的存儲(chǔ)器單元的處理的值的第2緩存器；在與選擇出的存儲(chǔ)器單元對(duì)應(yīng)的第2緩存器內(nèi)的比特表示第1值時(shí)，選擇寫入脈沖的施加的寫入驅(qū)動(dòng)器；對(duì)從存儲(chǔ)器陣列用讀出放大器輸出的N比特的邏輯值、第1緩存器內(nèi)的對(duì)應(yīng)的N比特的寫入目標(biāo)值進(jìn)行比較，在比較結(jié)果一致時(shí)輸出表示校驗(yàn)成功的信號(hào)，在比較結(jié)果不一致時(shí)輸出表示校驗(yàn)失敗的信號(hào)的校驗(yàn)電路，其中校驗(yàn)電路在判斷出比較結(jié)果一致的情況下，在與選擇出的存儲(chǔ)器單元對(duì)應(yīng)的第2緩存器內(nèi)的比特表示第1值時(shí)，將比特改寫為第2值。
根據(jù)本發(fā)明的一個(gè)方面的非易失性半導(dǎo)體存儲(chǔ)裝置，在向非易失性存儲(chǔ)器單元晶體管寫入多值時(shí)，能夠適當(dāng)?shù)剡M(jìn)行校驗(yàn)。
通過(guò)以下的與附圖相關(guān)聯(lián)的對(duì)本發(fā)明的詳細(xì)說(shuō)明，能夠了解本發(fā)明的上述以及其他目的、特征、方面和優(yōu)點(diǎn)。


圖1是展示SLC的存儲(chǔ)器單元的閾值電壓Vth的分布的圖。
圖2是展示存儲(chǔ)器單元為SLC的閃速存儲(chǔ)器的寫入時(shí)序的流程圖。
圖3是展示存儲(chǔ)器單元為SLC的閃速存儲(chǔ)器的寫入時(shí)序中的頁(yè)緩存器內(nèi)的與選擇出的存儲(chǔ)器單元對(duì)應(yīng)的比特的存儲(chǔ)值的推移的圖。
圖4是展示實(shí)施例1的存儲(chǔ)器單元為MLC的非易失性半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的框圖。
圖5是展示MLC的存儲(chǔ)器單元的閾值電壓Vth的分布的圖。
圖6是展示通過(guò)虛擬(dummy)校驗(yàn)而根據(jù)存儲(chǔ)在存儲(chǔ)器單元中的值和從外部提供的寫入目標(biāo)值生成的新的寫入目標(biāo)值的圖。
圖7是展示校驗(yàn)電路17的詳細(xì)結(jié)構(gòu)的圖。
圖8是展示實(shí)施例1中的寫入時(shí)序的流程圖。
圖9A和圖9B是展示寫入時(shí)序中的頁(yè)緩存器陣列11和屏蔽(mask)緩存器陣列12內(nèi)的與選擇出的存儲(chǔ)器單元對(duì)應(yīng)的比特的存儲(chǔ)值的推移的圖。
圖10是展示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的框圖。
圖11是展示校驗(yàn)電路54的詳細(xì)結(jié)構(gòu)的圖。
圖12是展示實(shí)施例2中的寫入時(shí)序的流程圖。
圖13是展示下裾校驗(yàn)的定時(shí)時(shí)序的圖。
圖14是展示脈沖檢查校驗(yàn)的定時(shí)時(shí)序的圖。
圖15是展示00數(shù)據(jù)轉(zhuǎn)送的定時(shí)時(shí)序的圖。
圖16是展示11數(shù)據(jù)轉(zhuǎn)送的定時(shí)時(shí)序的圖。
圖17是展示虛擬校驗(yàn)的定時(shí)時(shí)序的圖。
圖18是展示屏蔽緩存器數(shù)據(jù)轉(zhuǎn)送的定時(shí)時(shí)序的圖。
圖19是展示閃速成對(duì)頁(yè)緩存器轉(zhuǎn)送的定時(shí)時(shí)序的圖。
圖20是展示閃速成對(duì)頁(yè)緩存器反轉(zhuǎn)轉(zhuǎn)送的定時(shí)時(shí)序的圖。
具體實(shí)施例方式
以下，使用

本發(fā)明的實(shí)施例。
本實(shí)施例涉及具有屏蔽緩存器和頁(yè)緩存器的非易失性半導(dǎo)體存儲(chǔ)裝置。
首先，在說(shuō)明本實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置之前，說(shuō)明閃速存儲(chǔ)器單元。
閃速存儲(chǔ)器單元由具有浮置柵(floating gate)、控制柵、源極和漏極的晶體管構(gòu)成?？刂茤排c用于選擇存儲(chǔ)器單元的字線WL連接。源極和漏極分別與源極線SL和比特線BL連接。
通過(guò)施加寫入脈沖，而利用通道加熱電子(CHE)向浮置柵注入電子使閾值電壓上升，來(lái)向閃速存儲(chǔ)器單元寫入數(shù)據(jù)。
通過(guò)預(yù)先對(duì)比特線進(jìn)行預(yù)充電，對(duì)與控制柵結(jié)合的字線進(jìn)行能夠提供一定電壓的規(guī)定時(shí)間存儲(chǔ)器放電，由此檢測(cè)流過(guò)比特線的電流的大小，從而從閃速存儲(chǔ)器單元中讀出數(shù)據(jù)。
(存儲(chǔ)器單元是SLC的閃速存儲(chǔ)器)圖1展示了SLC(Single Level Cell)的閃速存儲(chǔ)器單元的閾值電壓Vth的分布。在該圖中，橫軸表示度數(shù)(存儲(chǔ)器單元的個(gè)數(shù))。如該圖所示，對(duì)于每個(gè)存儲(chǔ)器單元，閾值電壓是離散的。因此，考慮到這樣的離散，可以使邏輯值與各個(gè)存儲(chǔ)器單元所具有的閾值電壓對(duì)應(yīng)。即，使閾值電壓屬于大于等于“0”下裾的范圍內(nèi)的存儲(chǔ)器單元與邏輯值“0”對(duì)應(yīng)，使閾值電壓屬于大于等于“1”下裾并且小于等于“1”上裾的范圍內(nèi)的存儲(chǔ)器單元與邏輯值“1”對(duì)應(yīng)。因此，在存儲(chǔ)器單元中，與閾值電壓對(duì)應(yīng)地存儲(chǔ)“0”或“1”的2值數(shù)據(jù)。
(存儲(chǔ)器單元是SLC的閃速存儲(chǔ)器的寫入時(shí)序)圖2是展示存儲(chǔ)器單元是SLC的閃速存儲(chǔ)器的寫入時(shí)序的流程圖。
在步驟S101中，向存儲(chǔ)器單元晶體管的柵極施加規(guī)定電壓的規(guī)定脈沖寬度的寫入脈沖。
在步驟S102中，進(jìn)行存儲(chǔ)器單元的閾值電壓Vth的下裾校驗(yàn)。即，判斷存儲(chǔ)器單元的閾值電壓Vth是否大于等于“0”下裾電平(＝V_0L)。具體地說(shuō)，向存儲(chǔ)器單元提供校驗(yàn)用柵極電壓，在這時(shí)流過(guò)存儲(chǔ)器單元的電流值Im小于等于在“0”下裾電平下流過(guò)的電流值Is時(shí)，判斷為閾值電壓Vth大于等于“0”下裾電平，在電流值Im超過(guò)電流值Is時(shí)，判斷為閾值電壓Vth小于“0”下裾電平。
通過(guò)反復(fù)進(jìn)行步驟S101和步驟S102，來(lái)增加寫入脈沖的施加次數(shù)，增加存儲(chǔ)器單元的閾值電壓Vth。然后，針對(duì)增加的閾值電壓Vth，進(jìn)行下裾校驗(yàn)。
然后，在步驟S102中，在閾值電壓Vth大于等于“0”下裾電平(V_0L)時(shí)，結(jié)束對(duì)該存儲(chǔ)器單元的寫入。
(存儲(chǔ)器單元是SLC的閃速存儲(chǔ)器的頁(yè)緩存器)圖3是展示存儲(chǔ)器單元是SLC的閃速存儲(chǔ)器的寫入時(shí)序中的頁(yè)緩存器內(nèi)的與選擇出的存儲(chǔ)器單元對(duì)應(yīng)的比特的存儲(chǔ)值的推移的圖。
如該圖所示，頁(yè)緩存器的各比特存儲(chǔ)用來(lái)確定是否向?qū)?yīng)的存儲(chǔ)器單元施加寫入脈沖的脈沖施加指示值。在脈沖施加指示值為“0”時(shí)，施加寫入脈沖，在脈沖施加指示值為“1”時(shí)，不施加寫入脈沖。
從外部提供頁(yè)緩存器的各比特的脈沖施加指示值的初始值。向脈沖施加指示值為“0”的存儲(chǔ)器單元施加寫入脈沖，存儲(chǔ)器單元的閾值Vth上升。在某存儲(chǔ)器單元的閾值Vth大于等于“0”下裾電平(V 0L)時(shí)，結(jié)束對(duì)該存儲(chǔ)器單元的寫入，將頁(yè)緩存器內(nèi)的與該存儲(chǔ)器單元對(duì)應(yīng)的比特的脈沖施加指示值改寫為“1”。
最終，在頁(yè)緩存器內(nèi)的所有比特的脈沖施加指示值成為“1”時(shí)，結(jié)束對(duì)閃速存儲(chǔ)器的寫入。
(實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)裝置)圖4是展示實(shí)施例1的存儲(chǔ)器單元為MLC的非易失性半導(dǎo)體存儲(chǔ)裝置100的結(jié)構(gòu)的框圖。參照該圖，該非易失性半導(dǎo)體存儲(chǔ)裝置100具備存儲(chǔ)器陣列21、寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19、存儲(chǔ)器陣列用讀出放大器20、頁(yè)緩存器和外圍電路組24、屏蔽緩存器和外圍電路組25、校驗(yàn)電路17、頁(yè)緩存器/屏蔽緩存器用控制電路18、CPU26、CUI27、OSC28。
OSC28生成內(nèi)部時(shí)鐘信號(hào)ICLK。
CPU26接受來(lái)自O(shè)SC28的內(nèi)部時(shí)鐘信號(hào)ICLK，進(jìn)行非易失性半導(dǎo)體存儲(chǔ)裝置的整體控制。
CUI27接受從外部提供的數(shù)據(jù)信號(hào)，并分配給內(nèi)部的各構(gòu)成要素。
存儲(chǔ)器陣列21包含配置為行列狀的多個(gè)閃速存儲(chǔ)器用的存儲(chǔ)器單元晶體管。各存儲(chǔ)器單元晶體管是MLC(Multi Level Cell)。
圖5展示了MLC的存儲(chǔ)器單元的閾值電壓Vth的分布。在該圖中，橫軸表示度數(shù)(存儲(chǔ)器單元的個(gè)數(shù))。如該圖所示，對(duì)于每個(gè)存儲(chǔ)器單元，閾值電壓是離散的。因此，考慮到這樣的離散，可以使邏輯值與各個(gè)存儲(chǔ)器單元所具有的閾值電壓對(duì)應(yīng)。即，使閾值電壓Vth屬于大于等于“11”下裾(V_11L)并且小于等于“11”上裾(V_11H)的范圍內(nèi)的存儲(chǔ)器單元與邏輯值“11”對(duì)應(yīng)，使閾值電壓Vth屬于大于等于“10”下裾(V_10L)并且小于等于“10”上裾(V_10H)的范圍內(nèi)的存儲(chǔ)器單元與邏輯值“10”對(duì)應(yīng)，使閾值電壓Vth屬于大于等于“01”下裾(V_01L)并且小于等于“01”上裾(V_01H)的范圍內(nèi)的存儲(chǔ)器單元與邏輯值“01”對(duì)應(yīng)，使閾值電壓Vth屬于大于等于“00”下裾(V_00L)的范圍內(nèi)的存儲(chǔ)器單元與邏輯值“00”對(duì)應(yīng)。因此，在存儲(chǔ)器單元中，與閾值電壓Vth對(duì)應(yīng)地存儲(chǔ)“11”、“10”、“01”或“00”的4值數(shù)據(jù)。
存儲(chǔ)器陣列21的存儲(chǔ)器單元通過(guò)未圖示的地址解碼器，選擇32個(gè)列。
存儲(chǔ)器陣列用讀出放大器20檢查選擇出的32個(gè)存儲(chǔ)器單元的閾值，串行地輸出第1讀出數(shù)據(jù)(sense data)和第2讀出數(shù)據(jù)。在下裾校驗(yàn)時(shí)，通過(guò)根據(jù)下裾校驗(yàn)用閾值電壓的區(qū)分，分2部分檢測(cè)地2次檢查選擇出的32個(gè)存儲(chǔ)器單元各自的閾值電壓的范圍，來(lái)輸出2比特的邏輯值(第1讀出數(shù)據(jù)和第2讀出數(shù)據(jù))，在上裾校驗(yàn)時(shí)，通過(guò)根據(jù)上裾校驗(yàn)用的閾值電壓的區(qū)分，分2部分檢測(cè)地2次檢查選擇出的32個(gè)存儲(chǔ)器單元各自的閾值電壓的范圍，來(lái)串行地輸出2比特的邏輯值(第1讀出數(shù)據(jù)和第2讀出數(shù)據(jù))。
頁(yè)緩存器和外圍電路組24具備頁(yè)緩存器陣列11、Y柵極22、頁(yè)緩存器用讀出放大器和寫入驅(qū)動(dòng)器13、64比特到32比特轉(zhuǎn)換電路15。
頁(yè)緩存器陣列11由各單元保存2值(0或1)的SRAM(靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)構(gòu)成。頁(yè)緩存器陣列11的各單元保存對(duì)應(yīng)的存儲(chǔ)器陣列21的存儲(chǔ)器單元的高位比特的寫入目標(biāo)值或低位比特的寫入目標(biāo)值。
Y柵極22將與存儲(chǔ)器陣列21的選擇出的32個(gè)存儲(chǔ)器單元對(duì)應(yīng)的頁(yè)緩存器陣列11的64個(gè)單元、頁(yè)緩存器用讀出放大器和寫入驅(qū)動(dòng)器13連接起來(lái)。
頁(yè)緩存器用讀出放大器和寫入驅(qū)動(dòng)器13對(duì)經(jīng)由Y柵極22從頁(yè)緩存器陣列11的64個(gè)單元輸出的64比特的數(shù)據(jù)進(jìn)行放大，并發(fā)送到64比特到32比特轉(zhuǎn)換電路15。另外，頁(yè)緩存器用讀出放大器和寫入驅(qū)動(dòng)器13經(jīng)由Y柵極22將從64比特到32比特轉(zhuǎn)換電路15輸出的64比特的數(shù)據(jù)寫入到頁(yè)緩存器陣列11的64個(gè)單元中。
64比特到32比特轉(zhuǎn)換電路15分2次每次32比特地將從頁(yè)緩存器用讀出放大器和寫入驅(qū)動(dòng)器13輸出的64比特的數(shù)據(jù)輸出到校驗(yàn)電路17。另外，64比特到32比特轉(zhuǎn)換電路15每次從校驗(yàn)電路17接受32比特的數(shù)據(jù)，每2次接受64比特的數(shù)據(jù)，并輸出到頁(yè)緩存器用讀出放大器和寫入驅(qū)動(dòng)器13。
屏蔽緩存器和外圍電路組25具備屏蔽緩存器陣列12、Y柵極23、屏蔽緩存器用讀出放大器和寫入驅(qū)動(dòng)器14、32比特到16比特轉(zhuǎn)換電路16。
屏蔽緩存器陣列12的各單元由各單元保存2值(0或1)的SRAM構(gòu)成。屏蔽緩存器陣列12的各單元保存與對(duì)應(yīng)的存儲(chǔ)器單元對(duì)應(yīng)的脈沖施加指示值。
Y柵極23將與存儲(chǔ)器陣列21的選擇出的32個(gè)存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器陣列12的32個(gè)單元、屏蔽緩存器用讀出放大器和寫入驅(qū)動(dòng)器14連接起來(lái)。
屏蔽緩存器用讀出放大器和寫入驅(qū)動(dòng)器14對(duì)經(jīng)由Y柵極23從屏蔽緩存器陣列12的32個(gè)單元輸出的32比特的數(shù)據(jù)進(jìn)行放大，并發(fā)送到32比特到16比特轉(zhuǎn)換電路16。另外，屏蔽緩存器用讀出放大器和寫入驅(qū)動(dòng)器14經(jīng)由Y柵極23將從32比特到16比特轉(zhuǎn)換電路16輸出的32比特的數(shù)據(jù)寫入到屏蔽緩存器陣列12的32個(gè)單元中。
32比特到16比特轉(zhuǎn)換電路16分2次每次16比特地將從屏蔽緩存器用讀出放大器和寫入驅(qū)動(dòng)器14輸出的32比特的數(shù)據(jù)輸出到校驗(yàn)電路17。另外，32比特到16比特轉(zhuǎn)換電路16每次從校驗(yàn)電路17接受16比特的數(shù)據(jù)，每2次接受32比特的數(shù)據(jù)，并輸出到屏蔽緩存器用讀出放大器和寫入驅(qū)動(dòng)器14。
寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19的32比特到64比特轉(zhuǎn)換電路每2次從屏蔽緩存器讀出放大器14接受32比特的數(shù)據(jù)，并作為64比特的數(shù)據(jù)發(fā)送到寫入驅(qū)動(dòng)器。這樣將32比特的數(shù)據(jù)轉(zhuǎn)換為64比特的數(shù)據(jù)是為了在向存儲(chǔ)器陣列21進(jìn)行寫入時(shí)，選擇作為2次讀出的對(duì)象的64個(gè)存儲(chǔ)器單元，而謀求寫入的高速化。寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19的寫入驅(qū)動(dòng)器在表示脈沖施加指示值的各比特的數(shù)據(jù)為“0”時(shí)，向存儲(chǔ)器陣列21的選擇出的存儲(chǔ)器單元，施加在未圖示的電壓控制電路中生成的寫入脈沖。
頁(yè)緩存器/屏蔽緩沖器用控制電路18控制校驗(yàn)電路17。
校驗(yàn)電路17在上裾校驗(yàn)和下裾校驗(yàn)的基礎(chǔ)上，還進(jìn)行虛擬校驗(yàn)。
虛擬校驗(yàn)就是根據(jù)存儲(chǔ)在存儲(chǔ)器陣列21的存儲(chǔ)器單元中的邏輯值、從外部向頁(yè)緩存器陣列提供的寫入目標(biāo)值，生成新的寫入目標(biāo)值，并將新的寫入目標(biāo)值轉(zhuǎn)送到頁(yè)緩存器陣列。
圖6展示了通過(guò)虛擬校驗(yàn)根據(jù)存儲(chǔ)在存儲(chǔ)器單元中的邏輯值和從外部提供的寫入目標(biāo)值生成的新的寫入目標(biāo)值。如該圖所示，新的寫入目標(biāo)值是存儲(chǔ)在存儲(chǔ)器單元中的邏輯值和從外部提供的寫入目標(biāo)值的邏輯與。這樣采用邏輯與(AND運(yùn)算)是由于以下的理由。
首先，在存儲(chǔ)在存儲(chǔ)器單元中的邏輯值為“0”，從外部提供的寫入目標(biāo)值為“0”時(shí)，存儲(chǔ)器單元的邏輯值不需要變更而保持現(xiàn)狀，因此新的寫入目標(biāo)值是從外部提供的寫入目標(biāo)值“0”。
另外，在存儲(chǔ)在存儲(chǔ)器單元中的邏輯值為“1”，從外部提供的寫入目標(biāo)值為“1”時(shí)，存儲(chǔ)器單元的邏輯值不需要變更而保持現(xiàn)狀，因此新的寫入目標(biāo)值是從外部提供的寫入目標(biāo)值“1”。
另一方面，在存儲(chǔ)在存儲(chǔ)器單元中的邏輯值為“1”，從外部提供的寫入目標(biāo)值為“0”時(shí)，可以通過(guò)施加寫入脈沖來(lái)提高存儲(chǔ)器單元的閾值，能夠?qū)⒋鎯?chǔ)器單元的邏輯值從“1”變更為“0”。因此，新的寫入目標(biāo)值是從外部提供的寫入目標(biāo)值“0”。
另一方面，在存儲(chǔ)在存儲(chǔ)器單元中的邏輯值為“0”，從外部提供的寫入目標(biāo)值為“1”時(shí)，可以通過(guò)施加寫入脈沖來(lái)降低存儲(chǔ)器單元的閾值，能夠?qū)⒋鎯?chǔ)器單元的邏輯值從“0”變更為“1”。因此，新的寫入目標(biāo)值是存儲(chǔ)在存儲(chǔ)器單元中的現(xiàn)狀的邏輯值“0”。
圖7展示了校驗(yàn)電路17的詳細(xì)結(jié)構(gòu)。參照該圖，該校驗(yàn)電路17具備鎖存部件31、EXNOR部件32、目標(biāo)單元數(shù)據(jù)生成部件33、2比特比較部件34、校驗(yàn)判斷部件35。
鎖存部件31對(duì)以下數(shù)據(jù)進(jìn)行鎖存從存儲(chǔ)器陣列用讀出放大器20發(fā)送出的32比特的第1讀出數(shù)據(jù)；從存儲(chǔ)器陣列用讀出放大器20發(fā)送出的32比特的第2讀出數(shù)據(jù)；從頁(yè)緩存器陣列11發(fā)送出的32比特的高位比特的寫入目標(biāo)值；從頁(yè)緩存器陣列11發(fā)送出的32比特的低位比特的寫入目標(biāo)值；從屏蔽緩存器陣列12發(fā)送出的32比特的脈沖施加指示值。
EXNOR部件32針對(duì)32比特中的各比特，如果從鎖存部件31輸出的第1讀出數(shù)據(jù)、從鎖存部件31輸出的高位比特的寫入目標(biāo)值一致，則向第1比特輸出“1”，如果不一致，則向第1比特輸出“0”。另外，EXNOR部件32針對(duì)32比特中的各比特，如果從鎖存部件31輸出的第2讀出數(shù)據(jù)、從鎖存部件31輸出的低位比特的寫入目標(biāo)值一致，則向第2比特輸出“1”，如果不一致，則向第2比特輸出“0”。
2比特比較部件34針對(duì)32比特中的各比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致，并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，或者在脈沖施加指示值為“1”時(shí)，輸出“1”。該輸出通過(guò)選擇器S2分2次每次16比特地發(fā)送到屏蔽緩存器陣列12的對(duì)應(yīng)的比特中。
校驗(yàn)判斷部件35只在2比特比較部件34輸出的32比特的數(shù)據(jù)都是“1”時(shí)，輸出表示校驗(yàn)通過(guò)的校驗(yàn)判斷信號(hào)DIHVPASS。
目標(biāo)單元數(shù)據(jù)生成部件33針對(duì)32比特中的各比特，計(jì)算出從鎖存部件31輸出的第1讀出數(shù)據(jù)、從鎖存部件31輸出的高位比特的寫入目標(biāo)值的邏輯與。該邏輯與被發(fā)送到頁(yè)緩存器陣列11的對(duì)應(yīng)的比特中。另外，目標(biāo)單元數(shù)據(jù)生成部件33針對(duì)32比特中的各比特，計(jì)算出從鎖存部件31輸出的第2讀出數(shù)據(jù)、從鎖存部件31輸出的低位比特的寫入目標(biāo)值的邏輯與。該邏輯與被發(fā)送到頁(yè)緩存器陣列11的對(duì)應(yīng)的比特中。
(寫入時(shí)序)接著，說(shuō)明本實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置的寫入時(shí)序。圖8是展示實(shí)施例1的寫入時(shí)序的流程圖。
參照該圖，在步驟S201中，經(jīng)由Y柵極23、屏蔽緩存器用讀出放大器部件14和寫入數(shù)據(jù)總線WDATA，將屏蔽緩存器陣列12的與選擇出的32個(gè)存儲(chǔ)器單元對(duì)應(yīng)的32比特的脈沖施加指示值發(fā)送到寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19。寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路的寫入驅(qū)動(dòng)器部件向與脈沖施加指示值為“0”的比特對(duì)應(yīng)的存儲(chǔ)器單元施加在未圖示的電壓控制電路中生成的寫入脈沖。
在步驟S202中，如下那樣進(jìn)行選擇出的32個(gè)存儲(chǔ)器單元的閾值電壓Vth的下裾校驗(yàn)。
首先，判斷閾值電壓Vth是否大于等于“01”下裾電平(＝V_01L)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向各存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“01”下裾電平(＝V_01L)時(shí)流過(guò)的電流值Is(＝I_01L)。存儲(chǔ)器陣列用讀出放大器20作為第1讀出數(shù)據(jù)，通過(guò)讀出數(shù)據(jù)總線RDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路17輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路17輸出“1”。
在電流量Im小于等于電流值Is時(shí)，進(jìn)而判別閾值電壓Vth是否大于等于“00”下裾電平(＝V_00L)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“00”下裾電平(＝V_00L)時(shí)流過(guò)的電流值Is(＝I_00L)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀出數(shù)據(jù)總線RDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路17輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路17輸出“1”。
另一方面，在電流量Im超過(guò)電流值Is時(shí)，判別閾值電壓Vth是否大于等于“10”下裾電平(＝V_10L)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“10”下裾電平(＝V_10L)時(shí)流過(guò)的電流值Is(＝I_10L)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀出數(shù)據(jù)總線RDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路17輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路17輸出“1”。
另一方面，經(jīng)由Y柵極22和頁(yè)緩存器用讀出放大器13，將保存在頁(yè)緩存器陣列11中的選擇出的32個(gè)存儲(chǔ)器單元的高位和低位比特的寫入目標(biāo)值發(fā)送到64比特到32比特轉(zhuǎn)換電路15。
64比特到32比特轉(zhuǎn)換電路15首先將32比特的高位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路17。校驗(yàn)電路17針對(duì)每個(gè)比特，檢查第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值是否一致。接著，64比特到32比特轉(zhuǎn)換電路15將32比特的低位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路17。校驗(yàn)電路17針對(duì)各比特，檢查第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值是否一致。
校驗(yàn)電路17針對(duì)第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致，并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致的比特，將屏蔽緩存器陣列12內(nèi)的對(duì)應(yīng)的比特設(shè)置為“1”。
校驗(yàn)電路17針對(duì)所有32比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致，并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，向CPU26發(fā)送表示下裾校驗(yàn)通過(guò)(成功)的校驗(yàn)判斷信號(hào)DIHVPASS，CPU26轉(zhuǎn)移到步驟203的處理。另一方面，校驗(yàn)電路17針對(duì)所有32比特，在不一致時(shí)，向CPU26發(fā)送表示下裾校驗(yàn)失敗的校驗(yàn)判斷信號(hào)DIHVPASS，CPU26重復(fù)進(jìn)行步驟S201和步驟S202。
在步驟S203中，如下那樣進(jìn)行選擇出的32個(gè)存儲(chǔ)器單元的閾值電壓Vth的上裾校驗(yàn)。
首先，判斷閾值電壓Vth是否小于等于“10”上裾電平(＝V_10H)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向各存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否大于等于在閾值電壓Vth為“10”上裾電平(＝V_10H)時(shí)流過(guò)的電流值Is(＝I_10H)。存儲(chǔ)器陣列用讀出放大器20作為第1讀出數(shù)據(jù)，通過(guò)讀出數(shù)據(jù)總線RDATA，在電流量Im大于等于電流值Is時(shí)向校驗(yàn)電路17輸出“1”，在電流量Im小于電流值Is時(shí)向校驗(yàn)電路17輸出“0”。
在電流量Im小于電流值Is時(shí)，進(jìn)而判斷閾值電壓Vth是否小于等于“01上裾電平(＝V_01H)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否大于等于在閾值電壓Vth為“01”上裾電平(＝V_01H)時(shí)流過(guò)的電流值Is(＝I_01H)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀出數(shù)據(jù)總線RDATA，在電流量Im大于等于電流值Is時(shí)向校驗(yàn)電路17輸出“1”，在電流量Im小于電流值Is時(shí)向校驗(yàn)電路17輸出“0”。
另一方面，在電流量Im大于等于電流值Is時(shí)，判斷閾值電壓Vth是否小于等于“11”上裾電平(＝V_11H)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否大于等于在閾值電壓Vth為“11”上裾電平(＝V_11H)時(shí)流過(guò)的電流值Is(＝I_11H)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀出數(shù)據(jù)總線RDATA，在電流量Im大于等于電流值Is時(shí)向校驗(yàn)電路17輸出“1”，在電流量Im小于電流值Is時(shí)向校驗(yàn)電路17輸出“0”。
另一方面，經(jīng)由Y柵極22和頁(yè)緩存器用讀出放大器13，將保存在頁(yè)緩存器陣列11中的選擇出的32個(gè)存儲(chǔ)器單元的高位和低位比特的寫入目標(biāo)值發(fā)送到64比特到32比特轉(zhuǎn)換電路15。
64比特到32比特轉(zhuǎn)換電路15首先將32比特的高位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路17。校驗(yàn)電路17針對(duì)每個(gè)比特，檢查第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值是否一致。接著，64比特到32比特轉(zhuǎn)換電路15將32比特的低位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路17。校驗(yàn)電路17針對(duì)各比特，檢查第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值是否一致。
校驗(yàn)電路17針對(duì)所有32比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致，并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，向CPU26發(fā)送表示上裾校驗(yàn)通過(guò)(成功)的校驗(yàn)判斷信號(hào)DIHVPASS，CPU26結(jié)束存儲(chǔ)器單元的寫入時(shí)序。另一方面，校驗(yàn)電路17針對(duì)所有32比特，在不一致時(shí)，向CPU26發(fā)送表示上裾校驗(yàn)FAIL(失敗)的校驗(yàn)判斷信號(hào)DIHVPASS，CPU26異常結(jié)束寫入時(shí)序。
(頁(yè)緩存器和屏蔽緩存器的各比特的轉(zhuǎn)移)圖9A和圖9B展示了寫入時(shí)序中的頁(yè)緩存器陣列11和屏蔽緩存器陣列12內(nèi)的與選擇出的存儲(chǔ)器單元對(duì)應(yīng)的比特的存儲(chǔ)值的推移。如該圖所示，屏蔽緩存器陣列的32比特保存確定了是否向?qū)?yīng)的32個(gè)存儲(chǔ)器單元施加寫入脈沖后的脈沖施加指示值，并在寫入時(shí)序中變化。在脈沖施加指示值為“0”時(shí)施加寫入脈沖，在脈沖施加指示值為“1”時(shí)不施加寫入脈沖。
向屏蔽緩存器陣列12的脈沖施加指示值為0的存儲(chǔ)器陣列施加寫入脈沖，存儲(chǔ)器單元的閾值Vth上升。在某存儲(chǔ)器單元的閾值Vth的下裾校驗(yàn)通過(guò)了的時(shí)候，結(jié)束向該存儲(chǔ)器單元的寫入，將與該存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器陣列12內(nèi)的脈沖施加指示值改寫為“1”。
最終，在存儲(chǔ)在屏蔽緩存器陣列12中的與選擇出的32個(gè)存儲(chǔ)器單元對(duì)應(yīng)的32比特中的脈沖施加指示值全部為“1”時(shí)，寫入時(shí)序結(jié)束。
另一方面，頁(yè)緩存器陣列11的各2比特保存應(yīng)該寫入到對(duì)應(yīng)的存儲(chǔ)器單元的高位比特的寫入目標(biāo)值和低位比特的寫入目標(biāo)值，并在寫入時(shí)序中沒(méi)有變化。
在下裾校驗(yàn)時(shí)，對(duì)頁(yè)緩存器陣列11的2比特(高位比特和低位比特)、從存儲(chǔ)器陣列用讀出放大器20輸出的低位校驗(yàn)用的2比特(第1讀出數(shù)據(jù)和第2讀出數(shù)據(jù))進(jìn)行比較，在相同時(shí)判斷為對(duì)應(yīng)的存儲(chǔ)器單元的下裾校驗(yàn)通過(guò)，在不同時(shí)判斷為該存儲(chǔ)器單元的下裾校驗(yàn)失敗。
另外，在上裾校驗(yàn)時(shí)，也對(duì)頁(yè)緩存器陣列11的2比特(高位比特和低位比特)、從存儲(chǔ)器陣列用讀出放大器20輸出的高位校驗(yàn)用的2比特(第1讀出數(shù)據(jù)和第2讀出數(shù)據(jù))進(jìn)行比較，在相同時(shí)判斷為對(duì)應(yīng)的存儲(chǔ)器單元的上裾校驗(yàn)通過(guò)，在不同時(shí)判斷為該存儲(chǔ)器單元的上裾校驗(yàn)失敗。
(下裾校驗(yàn)時(shí)的動(dòng)作)接著，說(shuō)明校驗(yàn)電路17中的下裾校驗(yàn)時(shí)的詳細(xì)動(dòng)作。
首先，存儲(chǔ)器陣列用讀出放大器20讀出32比特的第1讀出數(shù)據(jù)并輸出到讀出數(shù)據(jù)總線RDATA。鎖存部件31的鎖存器L1與時(shí)鐘CLK1同步地保存32比特的第1讀出數(shù)據(jù)。另外，頁(yè)緩存器陣列11輸出32比特的高位比特的寫入目標(biāo)值，鎖存部件31的鎖存器L3與時(shí)鐘CLK1同步地保存32比特的高位比特的寫入目標(biāo)值。
接著，存儲(chǔ)器陣列用讀出放大器20讀出32比特的第2讀出數(shù)據(jù)并輸出到讀出數(shù)據(jù)總線RDATA。鎖存部件31的鎖存器L2與時(shí)鐘CLK2同步地保存32比特的第2讀出數(shù)據(jù)。另外，頁(yè)緩存器陣列11輸出32比特的低位比特的寫入目標(biāo)值，鎖存部件31的鎖存器L4與時(shí)鐘CLK2同步地保存32比特的低位比特的寫入目標(biāo)值。
EXNOR部件32的反轉(zhuǎn)異或電路E1接受鎖存器L1的輸出和鎖存器L3的輸出，針對(duì)各比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致時(shí)輸出“1”，在不一致時(shí)輸出“0”。另外，EXNOR部件32的反轉(zhuǎn)異或電路E2接受鎖存器L2的輸出和鎖存器L4的輸出，針對(duì)各比特，在第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)輸出“1”，在不一致時(shí)輸出“0”。
2比特比較部件34的與電路A3接受反轉(zhuǎn)異或電路E1的輸出和反轉(zhuǎn)異或電路E2的輸出，針對(duì)各比特，只在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致，并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，輸出“1”。
另一方面，屏蔽緩存器陣列12輸出第16～第31比特的16比特的脈沖施加指示值，鎖存部件31的鎖存器L5與時(shí)鐘CLK1同步地保存第16～第31比特的16比特的脈沖施加指示值。2比特比較部件34的或電路O1接受與電路A3的輸出的第16～第31比特的16比特、鎖存器L5的輸出，針對(duì)各比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致，并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，或者脈沖施加指示值為“1”(寫入結(jié)束)時(shí)，輸出“1”。選擇器S2選擇或電路O1的輸出，并輸出到屏蔽緩存器陣列12的第16～第31比特。
接著，屏蔽緩存器陣列12輸出第0～第15比特的16比特的脈沖施加指示值，鎖存部件31的鎖存器L6與時(shí)鐘CLK2同步地保存第0～第15比特的16比特的脈沖施加指示值。2比特比較部件34的或電路O2接受與電路A3的輸出的第0～第15比特的16比特、鎖存器L6的輸出，針對(duì)各比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致，并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，或者脈沖施加指示值為“1”(寫入結(jié)束)時(shí)，輸出“1”。選擇器S2選擇或電路O2的輸出，并輸出到屏蔽緩存器陣列12的第0～第15比特。
另外，校驗(yàn)判斷部件35接受或電路O1的輸出和或電路O2的輸出，針對(duì)所有32比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致，并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，或者脈沖施加指示值為“1”(寫入結(jié)束)時(shí)，將校驗(yàn)判斷信號(hào)DHVPASS設(shè)置為“1”。
(上裾校驗(yàn)時(shí)的動(dòng)作)上裾檢驗(yàn)時(shí)從存儲(chǔ)器陣列用讀出放大器20發(fā)送的第1讀出數(shù)據(jù)和第2讀出數(shù)據(jù)如上所述與下裾檢驗(yàn)時(shí)不同。另一方面，校驗(yàn)電路17中的上裾校驗(yàn)的動(dòng)作與下裾校驗(yàn)的動(dòng)作一樣。因此，不再重復(fù)說(shuō)明校驗(yàn)電路17的上裾校驗(yàn)時(shí)的動(dòng)作。
(虛擬校驗(yàn)時(shí)的動(dòng)作)接著，說(shuō)明校驗(yàn)電路17中的虛擬校驗(yàn)時(shí)的詳細(xì)動(dòng)作。
存儲(chǔ)器陣列用讀出放大器20讀出32比特的第1讀出數(shù)據(jù)并輸出到數(shù)據(jù)總線RDATA。鎖存部件31的鎖存器L1與時(shí)鐘CLK1同步地保存32比特的第1讀出數(shù)據(jù)。另外，頁(yè)緩存器陣列11輸出32比特的高位比特的寫入目標(biāo)值，鎖存部件31的鎖存器L3與時(shí)鐘CLK1同步地保存32比特的高位比特的寫入目標(biāo)值。
目標(biāo)單元數(shù)據(jù)生成部件33的與電路A2接收鎖存器L1的輸出和鎖存器L3的輸出，針對(duì)各比特，只在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值都為“1”時(shí)輸出“1”。選擇器S1將與電路A2的輸出輸出到頁(yè)緩存器陣列11的存儲(chǔ)了高位比特的寫入目標(biāo)值的比特中。
接著，存儲(chǔ)器陣列用讀出放大器20讀出32比特的第2讀出數(shù)據(jù)并輸出到數(shù)據(jù)總線RDATA。鎖存部件31的鎖存器L2與時(shí)鐘CLK2同步地保存32比特的第2讀出數(shù)據(jù)。另外，頁(yè)緩存器陣列11輸出32比特的低位比特的寫入目標(biāo)值，鎖存部件31的鎖存器L4與時(shí)鐘CLK2同步地保存32比特的低位比特的寫入目標(biāo)值。
接著，目標(biāo)單元數(shù)據(jù)生成部件33的與電路A1接收鎖存器L2的輸出和鎖存器L4的輸出，針對(duì)各比特，只在第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值都為“1”時(shí)輸出“1”。選擇器S1將與電路A1的輸出輸出到頁(yè)緩存器陣列11的存儲(chǔ)了低位比特的寫入目標(biāo)值的比特中。
如上所述，根據(jù)本實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置，具備屏蔽緩存器和頁(yè)緩存器2個(gè)緩存器，如果下裾校驗(yàn)通過(guò)，則改寫屏蔽緩存器內(nèi)的脈沖施加指示值，但頁(yè)緩存器內(nèi)的寫入目標(biāo)值不變化，因此不只是下裾校驗(yàn)，也能夠進(jìn)行上裾校驗(yàn)，在向非易失性存儲(chǔ)器單元晶體管進(jìn)行多值寫入時(shí)，能夠適當(dāng)?shù)剡M(jìn)行校驗(yàn)。
本實(shí)施例涉及具有與實(shí)施例1一樣的屏蔽緩存器和頁(yè)緩存器的高速并且面積小的非易失性半導(dǎo)體存儲(chǔ)裝置。
(整體構(gòu)成)圖10是展示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。參照該圖，該非易失性半導(dǎo)體存儲(chǔ)裝置具備存儲(chǔ)器陣列21、寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19、存儲(chǔ)器陣列用讀出放大器20、選擇器55、頁(yè)緩存器/屏蔽緩存器陣列51、Y柵極52、校驗(yàn)電路54、頁(yè)緩存器/屏蔽緩存器用控制電路53、CPU26、CUI27、OSC28。
存儲(chǔ)器陣列21、寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19、存儲(chǔ)器陣列用讀出放大器20與實(shí)施例1一樣，在此不再重復(fù)說(shuō)明。
CUI27接收從外部提供的數(shù)據(jù)信號(hào)，并分配給內(nèi)部的各構(gòu)成要素。
OSC28生成能夠從外部設(shè)置的與未圖示的寄存器的設(shè)置值對(duì)應(yīng)的周期的內(nèi)部時(shí)鐘信號(hào)ICLK。
CPU26接收來(lái)自O(shè)SC28的內(nèi)部時(shí)鐘信號(hào)ICLK，進(jìn)行非易失性半導(dǎo)體存儲(chǔ)裝置的整體控制。
頁(yè)緩存器/屏蔽緩存器陣列51是具有頁(yè)緩存器部件和屏蔽緩存器部件的陣列。頁(yè)緩存器部件與實(shí)施例1的頁(yè)緩存器一樣，屏蔽緩存器部件與實(shí)施例1的屏蔽緩存器一樣。屏蔽緩存器部件的各比特在下裾校驗(yàn)時(shí)與實(shí)施例1一樣，存儲(chǔ)確定是否向?qū)?yīng)的存儲(chǔ)器單元施加寫入脈沖的脈沖施加指示值。在脈沖施加指示值為“0”時(shí)表示寫入未結(jié)束，即表示校驗(yàn)判斷還未成功，在脈沖施加指示值為“1”時(shí)表示寫入結(jié)束，即表示校驗(yàn)判斷已經(jīng)成功。另一方面，屏蔽緩存器部件的各比特在上裾校驗(yàn)時(shí)與對(duì)應(yīng)的存儲(chǔ)器單元的上裾校驗(yàn)的結(jié)果無(wú)關(guān)地自動(dòng)存儲(chǔ)確定了是否PASS(成功)的值。在該值為“1”時(shí)自動(dòng)地成為PASS(成功)。因此，在實(shí)施例2中，不將屏蔽緩存器部件的數(shù)據(jù)稱為脈沖施加指示值，而稱為校驗(yàn)判斷值。
Y柵極52與頁(yè)緩存器/屏蔽緩存器陣列51的選擇出的列的校驗(yàn)電路54連接。
存儲(chǔ)器陣列用讀出放大器20串行地將第1讀出數(shù)據(jù)和第2讀出數(shù)據(jù)通過(guò)讀寫數(shù)據(jù)總線RWDATA轉(zhuǎn)送到校驗(yàn)電路54。
校驗(yàn)電路54在寫入時(shí)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，將保存在屏蔽緩存器部件中的值轉(zhuǎn)送到寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19的寫入驅(qū)動(dòng)器部件。
因此，在校驗(yàn)電路54和寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路之間、以及校驗(yàn)電路54和存儲(chǔ)器陣列用讀出放大器20之間，通過(guò)作為讀出和寫入兼用總線的讀寫數(shù)據(jù)總線RWDATA進(jìn)行連接。
選擇器55利用從校驗(yàn)電路54向?qū)懭腧?qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19的數(shù)據(jù)轉(zhuǎn)送、從存儲(chǔ)器陣列用讀出放大器20向校驗(yàn)電路54的數(shù)據(jù)轉(zhuǎn)送的任意一個(gè)。
另外，頁(yè)緩存器/屏蔽緩存器用控制電路53根據(jù)在OSC28中生成的內(nèi)部時(shí)鐘ICLK，生成控制圖11的校驗(yàn)電路54的信號(hào)，例如控制校驗(yàn)電路54內(nèi)的讀出放大器部件62的比特線對(duì)的放大的信號(hào)(SAN、ISAP)、控制校驗(yàn)電路54內(nèi)的比特線對(duì)的預(yù)充電的信號(hào)(IPCBL_SA、IPCSA)、控制校驗(yàn)電路內(nèi)的鎖存部件63的比特線對(duì)的鎖存的信號(hào)(ITRANSA、ITRANISA、PRESET、IRESET00、IPBWRT)、控制讀出放大器部件62和EXNOR部件61的連接的信號(hào)(ISAI)、將鎖存部件63的數(shù)據(jù)轉(zhuǎn)送到頁(yè)緩存器部件或屏蔽緩存器部件的信號(hào)IDRV等，并發(fā)送到校驗(yàn)電路54。
校驗(yàn)電路54與實(shí)施例1一樣，具有下裾校驗(yàn)、上裾校驗(yàn)和虛擬校驗(yàn)的功能，進(jìn)而還具有脈沖檢查校驗(yàn)、00數(shù)據(jù)轉(zhuǎn)送、11數(shù)據(jù)轉(zhuǎn)送、屏蔽緩存器數(shù)據(jù)轉(zhuǎn)送、閃速成對(duì)頁(yè)緩存器轉(zhuǎn)送以及閃速成對(duì)頁(yè)緩存器反轉(zhuǎn)轉(zhuǎn)送的功能。
脈沖檢查校驗(yàn)是指為了調(diào)查是否無(wú)法增大寫入脈沖的電壓的增加幅度，而調(diào)查不存在第1讀出數(shù)據(jù)為“1”(即，存儲(chǔ)器單元的閾值Vth小于“01”下裾電平)，并且屏蔽緩存器51的脈沖施加指示值為“0”(寫入對(duì)象)(將此稱為第1狀態(tài))的存儲(chǔ)器單元。即，在不存在這樣的第1狀態(tài)的存儲(chǔ)器單元時(shí)，選擇出的存儲(chǔ)器單元為以下的任意一種狀態(tài)。第2狀態(tài)是閾值Vth小于“01”下裾電平，并且校驗(yàn)判斷值為“1”(寫入結(jié)束)的狀態(tài)。第3狀態(tài)是閾值Vth大于等于“01”下裾電平，并且校驗(yàn)判斷值為“1”(寫入結(jié)束)的狀態(tài)。第4狀態(tài)是閾值Vth大于等于“01”下裾電平，并且校驗(yàn)判斷值為“0”(寫入未結(jié)束)的狀態(tài)。
第1狀態(tài)處于寫入目標(biāo)值為“10”、“01”或者“00”，閾值低的狀態(tài)，因此需要逐漸增加閾值達(dá)到希望的閾值，而增大寫入脈沖的電壓的增加幅度是不適當(dāng)?shù)摹?br> 另一方面，第2狀態(tài)和第3狀態(tài)是寫入結(jié)束了的狀態(tài)，因此不施加寫入脈沖，而增大寫入脈沖的電壓的增加幅度也沒(méi)有問(wèn)題。
第4狀態(tài)是寫入目標(biāo)值為“00”。這是因?yàn)槿绻麑懭肽繕?biāo)值為“01”，則如果閾值Vth大于等于下裾電平，則校驗(yàn)判斷值應(yīng)該成為“1”(寫入結(jié)束)。在寫入目標(biāo)值為“00”時(shí)，閾值沒(méi)有上裾，因此增大寫入脈沖的電壓的增加幅度也沒(méi)有問(wèn)題，通過(guò)增大增加幅度，能夠提高向存儲(chǔ)器單元的數(shù)據(jù)寫入的速度。
因此，在沒(méi)有第1狀態(tài)的存儲(chǔ)器單元時(shí)，脈沖檢查校驗(yàn)PASS(成功)，將寫入脈沖的電壓的增加幅度從0.1V增加到0.2V。
00數(shù)據(jù)轉(zhuǎn)送是指在脈沖檢查校驗(yàn)或者下裾校驗(yàn)PASS(成功)時(shí)，向屏蔽緩存器部件轉(zhuǎn)送數(shù)據(jù)，使得在與存儲(chǔ)器陣列21的選擇出的各存儲(chǔ)器單元對(duì)應(yīng)的頁(yè)緩存器部件的寫入目標(biāo)值為“00”(高位比特的寫入目標(biāo)值為“0”，低位比特的寫入目標(biāo)值為“0”)時(shí)，與該存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器部件的比特為“0”，而在寫入目標(biāo)值為“10”、“01”和“11”時(shí)，與該存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器部件的比特為“1”。由此，能夠?qū)⑹┘訉懭朊}沖的存儲(chǔ)器單元限定為寫入目標(biāo)值為“00”的存儲(chǔ)器單元。由此，即使對(duì)于寫入目標(biāo)值為“00”并且下裾校驗(yàn)PASS了的存儲(chǔ)器單元，也成為施加寫入脈沖的存儲(chǔ)器單元。這考慮了以下的情況在將寫入脈沖的電壓的增加幅度設(shè)置為0.2V時(shí)，同時(shí)也將校驗(yàn)電壓從α增加到β，因此如果在α的校驗(yàn)電壓下下裾校驗(yàn)PASS，也將校驗(yàn)電壓增加到β，則下裾校驗(yàn)有可能FAIL(失敗)。
11數(shù)據(jù)轉(zhuǎn)送是指向屏蔽緩存器部件轉(zhuǎn)送數(shù)據(jù)，使得在與存儲(chǔ)器陣列21的選擇出的各存儲(chǔ)器單元對(duì)應(yīng)的頁(yè)緩存器部件的寫入目標(biāo)值為“11”(高位比特的寫入目標(biāo)值為1，低位比特的寫入目標(biāo)值為1)時(shí)，與該存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器部件的比特為“1”，在寫入目標(biāo)值為“10”、“01”和“00”時(shí)，與該存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器部件的比特為“0”。由此，寫入目標(biāo)值為“11”的沒(méi)有成為寫入對(duì)象的存儲(chǔ)器單元的上裾校驗(yàn)自動(dòng)成為PASS(成功)。
屏蔽緩沖器數(shù)據(jù)轉(zhuǎn)送是指將與存儲(chǔ)器陣列21的選擇出的存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器部件的比特轉(zhuǎn)送到寫入驅(qū)動(dòng)器部件。由此，能夠暫時(shí)將屏蔽緩存器部件的數(shù)據(jù)讀入校驗(yàn)電路54中，將讀入的數(shù)據(jù)發(fā)送到寫入驅(qū)動(dòng)器部件。因此，使用從存儲(chǔ)器陣列用讀出放大器20向校驗(yàn)電路54發(fā)送數(shù)據(jù)的總線RWDATA，也可以將數(shù)據(jù)發(fā)送到寫入驅(qū)動(dòng)器部件。
閃速成對(duì)頁(yè)緩存器轉(zhuǎn)送是指將存儲(chǔ)在存儲(chǔ)器陣列21的選擇出的各存儲(chǔ)器單元中的2比特的邏輯值轉(zhuǎn)送到頁(yè)緩存器部件的對(duì)應(yīng)的2比特中。
閃速成對(duì)頁(yè)緩存器反轉(zhuǎn)轉(zhuǎn)送是指將存儲(chǔ)在存儲(chǔ)器陣列21的選擇出的各存儲(chǔ)器單元中的2比特的邏輯值的反轉(zhuǎn)值轉(zhuǎn)送到頁(yè)緩存器部件的對(duì)應(yīng)的2比特中。
(校驗(yàn)電路54的詳細(xì)構(gòu)成)圖11展示了校驗(yàn)電路54的詳細(xì)結(jié)構(gòu)。參照該圖，校驗(yàn)電路54包含EXNOR部件61、讀出放大器部件62、鎖存部件63、校驗(yàn)判斷部件64、驅(qū)動(dòng)器部件65、選擇器S10、變換器(inverter)IV1、變換器IV3、反轉(zhuǎn)或電路NO3、反轉(zhuǎn)與電路NA3、或電路O3。
變換器IV1將讀寫數(shù)據(jù)總線RWDATA的數(shù)據(jù)電平反轉(zhuǎn)，輸出到EXNOR部件61。
EXNOR部件61接收比特線對(duì)BL、IBL的數(shù)據(jù)、讀寫數(shù)據(jù)總線RWDATA的數(shù)據(jù)。EXNOR部件61在比特線BL的數(shù)據(jù)電平與讀寫數(shù)據(jù)總線RWDATA的電平一致時(shí)，向比特線BL輸出“1”電平(未放大的數(shù)據(jù))，向比特線IBL輸出“0”電平(未放大的數(shù)據(jù))，在不一致時(shí)，向比特線BL輸出“0”電平(未放大的數(shù)據(jù))，向比特線IBL輸出“1”電平(未放大的數(shù)據(jù))。
另外，EXNOR部件61包含與控制信號(hào)IPCBL_SA連接的預(yù)充電用的晶體管。根據(jù)控制信號(hào)IPCBL_SA成為“0”，對(duì)比特線對(duì)BL、IBL進(jìn)行預(yù)充電。
讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大，向比特線BL輸出讀出放大器放大信號(hào)SA，向比特線IBL輸出反轉(zhuǎn)讀出放大器放大信號(hào)ISA。讀出放大器部件62如果控制信號(hào)SAN/ISAP成為“1”/“0”，則成為激活。
讀出放大器部件62包含與控制信號(hào)ISAI連接的分離用的晶體管。與控制信號(hào)ISAI連接的晶體管用于分離EXNOR部件61和讀出放大器部件62。在EXNOR部件61進(jìn)行比特線對(duì)BL、IBL的預(yù)充電時(shí)，控制信號(hào)ISAI成為“1”，對(duì)EXNOR部件61和讀出放大器部件62進(jìn)行分離，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。由此，縮短了讀出放大器處理的時(shí)間。
另外，讀出放大器部件62包含與控制信號(hào)IPCSA連接的預(yù)充電用的晶體管。根據(jù)控制信號(hào)IPCSA成為“0”，將讀出放大器放大信號(hào)SA和反轉(zhuǎn)讀出放大器放大信號(hào)ISA預(yù)充電為“1”。
反轉(zhuǎn)或電路NO3接收FFIREG節(jié)點(diǎn)的數(shù)據(jù)、外部數(shù)據(jù)IEXDATA，將反轉(zhuǎn)或輸出到驅(qū)動(dòng)器部件65。在校驗(yàn)動(dòng)作時(shí)等內(nèi)部動(dòng)作中，外部數(shù)據(jù)IEXDATA固定為“0”。在外部動(dòng)作時(shí)，由于FFIREG節(jié)點(diǎn)復(fù)位為“0”，所以外部數(shù)據(jù)IEXDATA成為有效。
反轉(zhuǎn)與電路NA3接收讀寫數(shù)據(jù)總線RWDATA的數(shù)據(jù)和取得指示信號(hào)IPBWRT，將它們的反轉(zhuǎn)與輸出到或電路O3。
或電路O3接收反轉(zhuǎn)與電路NA3的輸出、復(fù)位信號(hào)IRESET00的反轉(zhuǎn)值，將它們的邏輯或輸出到反轉(zhuǎn)或電路NO5。
鎖存部件63接收讀出放大器放大信號(hào)SA、反轉(zhuǎn)讀出放大器放大信號(hào)ISA，對(duì)與讀出放大器放大信號(hào)SA和反轉(zhuǎn)讀出放大器放大信號(hào)ISA的電平對(duì)應(yīng)的邏輯值進(jìn)行鎖存。鎖存部件63包含反轉(zhuǎn)或電路NO6、反轉(zhuǎn)或電路NO5、反轉(zhuǎn)或電路NO7、反轉(zhuǎn)或電路NO1。
反轉(zhuǎn)或電路NO6接收比特線BL的數(shù)據(jù)和放大取得信號(hào)ITRANSA，將它們的反轉(zhuǎn)或輸出到反轉(zhuǎn)或電路NO5。
反轉(zhuǎn)或電路NO5接收反轉(zhuǎn)或電路NO6的輸出、反轉(zhuǎn)或電路NO1的輸出節(jié)點(diǎn)FFIREG的數(shù)據(jù)、或電路O3的輸出IRW，將它們的反轉(zhuǎn)或輸出到節(jié)點(diǎn)FFREG。
反轉(zhuǎn)或電路NO7接收比特線IBL的數(shù)據(jù)和反轉(zhuǎn)放大取得信號(hào)ITRANISA，將它們的反轉(zhuǎn)或輸出到反轉(zhuǎn)或電路NO1。
反轉(zhuǎn)或電路NO1接收反轉(zhuǎn)或電路NO7的輸出、預(yù)設(shè)置信號(hào)PRESET、反轉(zhuǎn)或電路NO5的輸出節(jié)點(diǎn)FFREG的數(shù)據(jù)，將它們的反轉(zhuǎn)或輸出到節(jié)點(diǎn)FFIREG。
校驗(yàn)判斷部件64與鎖存部件63的FFIREG節(jié)點(diǎn)連接，向CPU26輸出基于FFIREG節(jié)點(diǎn)的鎖存數(shù)據(jù)的表示校驗(yàn)判斷結(jié)果的校驗(yàn)判斷信號(hào)DIHVPASS。
驅(qū)動(dòng)器部件65在內(nèi)部動(dòng)作時(shí)，經(jīng)由反轉(zhuǎn)或電路NO3接收鎖存部件63的FFIREG節(jié)點(diǎn)的數(shù)據(jù)，向比特線BL輸出反轉(zhuǎn)了FFIREG節(jié)點(diǎn)的數(shù)據(jù)電平的數(shù)據(jù)，并將FFIREG節(jié)點(diǎn)的數(shù)據(jù)輸出到比特線IBL。該比特線對(duì)BL、IBL的數(shù)據(jù)被寫入到頁(yè)緩存器/屏蔽緩存器陣列51的對(duì)應(yīng)的比特中。
另外，驅(qū)動(dòng)器部件65通過(guò)數(shù)據(jù)線IBDAT將FFIREG節(jié)點(diǎn)的數(shù)據(jù)輸出到變換器IV3。輸入到變換器IV3的數(shù)據(jù)經(jīng)由選擇器S10被發(fā)送到讀寫數(shù)據(jù)總線RWDATA，并寫入到存儲(chǔ)器陣列21。
另外，驅(qū)動(dòng)器部件65在外部動(dòng)作時(shí)，經(jīng)由反轉(zhuǎn)或電路NO3接收外部數(shù)據(jù)IEXDATA的數(shù)據(jù)，將外部數(shù)據(jù)IEXDATA輸出到比特線BL，將外部數(shù)據(jù)IEXDATA的反轉(zhuǎn)數(shù)據(jù)輸出到比特線IBL。該比特線對(duì)BL、IBL的數(shù)據(jù)被寫入到頁(yè)緩存器/屏蔽緩存器51的對(duì)應(yīng)的比特中。
變換器IV3將數(shù)據(jù)線IBDAT的數(shù)據(jù)電平反轉(zhuǎn)，輸出到選擇器S10。
選擇器S10在寫入驅(qū)動(dòng)器轉(zhuǎn)送控制信號(hào)WTR為“0”時(shí)，將讀寫數(shù)據(jù)總線RWDATA與EXNOR部件61連接，在寫入驅(qū)動(dòng)器轉(zhuǎn)送控制信號(hào)WTR為“1”時(shí)，將讀寫數(shù)據(jù)總線RWDATA與數(shù)據(jù)線IBDAT連接。寫入驅(qū)動(dòng)器轉(zhuǎn)送控制信號(hào)WTR在屏蔽緩存器數(shù)據(jù)轉(zhuǎn)送的規(guī)定期間成為“1”。
(寫入時(shí)序)接著，說(shuō)明本實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置的寫入時(shí)序。圖12是展示實(shí)施例2的寫入時(shí)序的流程圖。
參照該圖，在步驟S701中，如下那樣進(jìn)行虛擬校驗(yàn)。存儲(chǔ)器陣列用讀出放大器20檢測(cè)在向各存儲(chǔ)器單元提供校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“01”下裾電平(＝V_01L)時(shí)流過(guò)的電流值Is(＝I_01L)。存儲(chǔ)器陣列用讀出放大器20作為第1讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路54輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路54輸出“1”。
在電流量Im小于等于電流值Is時(shí)，進(jìn)而判別閾值電壓Vth是否大于等于“00”下裾電平(＝V_00L)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“00”下裾電平(＝V_00L)時(shí)流過(guò)的電流值Is(＝I_00L)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路54輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路54輸出“1”。
另一方面，在電流量Im超過(guò)電流值Is時(shí)，判別閾值電壓Vth是否大于等于“10”下裾電平(＝V_10L)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“10”下裾電平(＝V_10L)時(shí)流過(guò)的電流值Is(＝I_10L)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路54輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路54輸出“1”。
另一方面，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的選擇出的32個(gè)存儲(chǔ)器單元的高位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路54。校驗(yàn)電路54針對(duì)每個(gè)比特，計(jì)算第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值的AND邏輯值。
校驗(yàn)電路54將第1讀出數(shù)據(jù)和高位比特的AND邏輯值轉(zhuǎn)送到頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的對(duì)應(yīng)的比特中。
接著，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件中的選擇出的32個(gè)存儲(chǔ)器單元的低位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路54。校驗(yàn)電路54針對(duì)每個(gè)比特，計(jì)算第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值的AND邏輯值。
校驗(yàn)電路54將第2讀出數(shù)據(jù)和低位比特的AND邏輯值轉(zhuǎn)送到頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的對(duì)應(yīng)的比特中。
在步驟S702中，如下那樣進(jìn)行選擇出的32個(gè)存儲(chǔ)器單元的閾值電壓Vth的下裾校驗(yàn)。
首先，判斷閾值電壓Vth是否大于等于“01”下裾電平(＝V_01L)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向各存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“01”下裾電平(＝V_01L)時(shí)流過(guò)的電流值Is(＝I_01L)。存儲(chǔ)器陣列用讀出放大器20作為第1讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路54輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路54輸出“1”。
在電流量Im小于等于電流值Is時(shí)，進(jìn)而判別閾值電壓Vth是否大于等于“00”下裾電平(＝V_00L)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“00”下裾電平(＝V_00L)時(shí)流過(guò)的電流值Is(＝I_00L)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路54輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路17輸出“1”。
另一方面，在電流量Im超過(guò)電流值Is時(shí)，判別閾值電壓Vth是否大于等于“10”下裾電平(＝V_10L)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“10”下裾電平(＝V_10L)時(shí)流過(guò)的電流值Is(＝I_10L)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路54輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路54輸出“1”。
另一方面，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的選擇出的32個(gè)存儲(chǔ)器單元的高位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路54。校驗(yàn)電路54針對(duì)每個(gè)比特，檢查第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值是否一致。
接著，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的選擇出的32個(gè)存儲(chǔ)器單元的低位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路54。校驗(yàn)電路54針對(duì)每個(gè)比特，檢查第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值是否一致。
接著，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件中的與選擇出的32個(gè)存儲(chǔ)器單元對(duì)應(yīng)的校驗(yàn)判斷值發(fā)送到校驗(yàn)電路54。
校驗(yàn)電路54針對(duì)第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致那樣的比特，或者校驗(yàn)判斷值為“1”那樣的比特，將數(shù)據(jù)轉(zhuǎn)送到屏蔽緩存器部件，使得頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件的對(duì)應(yīng)的比特的校驗(yàn)判斷值為“1”。
校驗(yàn)電路54針對(duì)所有32比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，或者校驗(yàn)判斷值為“1”時(shí)，向CPU26發(fā)送表示下裾校驗(yàn)PASS的校驗(yàn)判斷信號(hào)DIHVPASS，CPU將處理轉(zhuǎn)移到步驟S707。另一方面，校驗(yàn)電路54針對(duì)所有32比特，在不一致時(shí)，向CPU26發(fā)送表示下裾校驗(yàn)FAIL的校驗(yàn)判斷信號(hào)DIHVPASS，CPU26將處理轉(zhuǎn)移到步驟S703。
在步驟S703中，經(jīng)由Y柵極23、校驗(yàn)電路54、讀寫數(shù)據(jù)總線RWDATA和選擇器55，將頁(yè)緩存器/屏蔽緩存器陣列51的與選擇出的32個(gè)存儲(chǔ)器單元對(duì)應(yīng)的32比特的校驗(yàn)判斷值發(fā)送到寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19。寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19的寫入驅(qū)動(dòng)器部件向與校驗(yàn)判斷值為“0”的比特對(duì)應(yīng)的存儲(chǔ)器單元施加在未圖示的電壓控制電路中生成的寫入脈沖。該寫入脈沖的電壓初始值為2.0V。
在步驟S704中，與步驟S702一樣地進(jìn)行下裾校驗(yàn)。校驗(yàn)電路54針對(duì)所有32比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，或者校驗(yàn)判斷值為“1”時(shí)，向CPU26發(fā)送表示下裾校驗(yàn)PASS的校驗(yàn)判斷信號(hào)DIHVPASS，CPU26將處理轉(zhuǎn)移到步驟S707。另一方面，校驗(yàn)電路54針對(duì)所有32比特，在不一致時(shí)，向CPU26發(fā)送表示下裾校驗(yàn)FAIL的校驗(yàn)判斷信號(hào)DIHVPASS，CPU26將處理轉(zhuǎn)移到步驟S705。
在步驟S705中，CPU26在向選擇出的存儲(chǔ)器單元施加了寫入脈沖的次數(shù)(即步驟S703～S705的循環(huán)次數(shù))大于等于規(guī)定次數(shù)時(shí)，將處理轉(zhuǎn)移到步驟S706。CPU26在向選擇出的存儲(chǔ)器單元施加了寫入脈沖的次數(shù)小于規(guī)定次數(shù)X時(shí)，向?qū)懭腧?qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19的寫入驅(qū)動(dòng)器部件發(fā)出指示使得寫入脈沖的電壓提高0.1V，并循環(huán)進(jìn)行S703的處理。
在步驟S706中，如下那樣進(jìn)行脈沖檢查校驗(yàn)。存儲(chǔ)器陣列用讀出放大器20檢測(cè)在向各存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否小于等于在閾值電壓Vth為“01”下裾電平(＝V_01L)時(shí)流過(guò)的電流值Is(＝I_01L)。存儲(chǔ)器陣列用讀出放大器20作為第1讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im小于等于電流值Is時(shí)向校驗(yàn)電路54輸出“0”，在電流量Im超過(guò)電流值Is時(shí)向校驗(yàn)電路54輸出“1”。
接著，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件中的與選擇出的32個(gè)存儲(chǔ)器單元對(duì)應(yīng)的校驗(yàn)判斷值發(fā)送到校驗(yàn)電路54。
校驗(yàn)電路54針對(duì)每個(gè)比特，檢查是否是第1讀出數(shù)據(jù)為“0”并且校驗(yàn)判斷值為“0”。校驗(yàn)電路54針對(duì)所有32比特，在第1讀出數(shù)據(jù)為“0”并且校驗(yàn)判斷值為“0”時(shí)，向CPU26發(fā)送表示脈沖檢查校驗(yàn)PASS的校驗(yàn)判斷信號(hào)DIHVPASS。CPU26將處理轉(zhuǎn)移到步驟S707。
另一方面，校驗(yàn)電路54針對(duì)所有32比特，在不是第1讀出數(shù)據(jù)為“0”并且校驗(yàn)判斷值為“0”時(shí)，向CPU26發(fā)送表示脈沖檢查校驗(yàn)FAIL的校驗(yàn)判斷信號(hào)DIHVPASS。CPU26向?qū)懭腧?qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19的寫入驅(qū)動(dòng)器部件發(fā)出指示使得寫入脈沖的電壓提高0.1V，并循環(huán)進(jìn)行S703的處理。
在步驟S707中，如下那樣進(jìn)行00數(shù)據(jù)轉(zhuǎn)送。00數(shù)據(jù)轉(zhuǎn)送是指將數(shù)據(jù)轉(zhuǎn)送到屏蔽緩存器部件，使得只向與在頁(yè)緩存器部件中存儲(chǔ)了“00”(高位比特的寫入目標(biāo)值為0，低位比特的寫入目標(biāo)值為0)的存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器部件的比特中存儲(chǔ)校驗(yàn)判斷值“0”。
具體地說(shuō)，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的選擇出的32個(gè)存儲(chǔ)器單元的低位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路54。
校驗(yàn)電路54針對(duì)高位比特的寫入目標(biāo)值為“0”并且低位比特的寫入目標(biāo)值為“0”的比特，向屏蔽緩存器部件的對(duì)應(yīng)的比特中寫入“0”，針對(duì)除此以外的比特，向屏蔽緩存器部件的對(duì)應(yīng)的比特中寫入“1”。
進(jìn)而，在步驟S708中，與步驟S702和S704一樣地進(jìn)行下裾校驗(yàn)。其中，將校驗(yàn)電壓設(shè)置為β(α+ΔV)。在下裾校驗(yàn)成功時(shí)，CPU26轉(zhuǎn)移到步驟S711的處理。在下裾校驗(yàn)失敗時(shí)，CPU26轉(zhuǎn)移到步驟S709的處理。
在步驟S709中，與步驟S703一樣地施加寫入脈沖。
在步驟S710中，與步驟S708一樣地進(jìn)行下裾校驗(yàn)。在下裾校驗(yàn)失敗時(shí)，CPU26向未圖示的電壓控制電路發(fā)出指示，使得將寫入脈沖的電壓提高0.2V，并且循環(huán)進(jìn)行步驟S709的處理。在下裾校驗(yàn)成功時(shí)，CPU26轉(zhuǎn)移到步驟S711的處理。
在步驟S711中，如下那樣進(jìn)行11數(shù)據(jù)轉(zhuǎn)送。11數(shù)據(jù)轉(zhuǎn)送是指將數(shù)據(jù)轉(zhuǎn)送到屏蔽緩存器部件，使得只向與在頁(yè)緩存器部件中存儲(chǔ)了“11”(高位比特的寫入目標(biāo)值為1，低位比特的寫入目標(biāo)值為1)的存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器部件的比特中存儲(chǔ)校驗(yàn)判斷值“1”。由此，在頁(yè)緩存器部件中存儲(chǔ)了“11”的存儲(chǔ)器單元的上裾校驗(yàn)自動(dòng)成為成功。
具體地說(shuō)，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的選擇出的32個(gè)存儲(chǔ)器單元的高位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路54。
接著，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的選擇出的32個(gè)存儲(chǔ)器單元的32比特的低位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路54。
校驗(yàn)電路54針對(duì)高位比特的寫入目標(biāo)值為“1”并且低位比特的寫入目標(biāo)值為“1”的比特，向屏蔽緩存器部件的對(duì)應(yīng)的比特中寫入“1”，針對(duì)除此以外的比特，向屏蔽緩存器部件的對(duì)應(yīng)的比特中寫入“0”。
在步驟S712中，如下那樣進(jìn)行選擇出的32個(gè)存儲(chǔ)器單元的閾值電壓Vth的上裾校驗(yàn)。
首先，判斷閾值電壓Vth是否小于等于“10”上裾電平(＝V_10H)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向各存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否大于等于在閾值電壓Vth為“10”上裾電平(＝V_10H)時(shí)流過(guò)的電流值Is(＝I_10H)。存儲(chǔ)器陣列用讀出放大器20作為第1讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im大于等于電流值Is時(shí)向校驗(yàn)電路54輸出“1”，在電流量Im小于電流值Is時(shí)向校驗(yàn)電路54輸出“0”。
在電流量Im小于電流值Is時(shí)，進(jìn)而判斷閾值電壓Vth是否大于等于“01上裾電平(＝V_01H)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否大于等于在閾值電壓Vth為“01”上裾電平(＝V_01H)時(shí)流過(guò)的電流值Is(＝I_01H)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im大于等于電流值Is時(shí)向校驗(yàn)電路54輸出“1”，在電流量Im小于電流值Is時(shí)向校驗(yàn)電路54輸出“0”。
另一方面，在電流量Im大于等于電流值Is時(shí)，判斷閾值電壓Vth是否小于等于“11”上裾電平(＝V_11H)。具體地說(shuō)，存儲(chǔ)器陣列用讀出放大器20檢測(cè)出在向存儲(chǔ)器單元提供了校驗(yàn)電壓(＝α)時(shí)流過(guò)的電流量Im。存儲(chǔ)器陣列用讀出放大器20判斷檢測(cè)出的電流量Im是否大于等于在閾值電壓Vth為“11”下裾電平(＝V_11H)時(shí)流過(guò)的電流值Is(＝I_11H)。存儲(chǔ)器陣列用讀出放大器20作為第2讀出數(shù)據(jù)，通過(guò)讀寫數(shù)據(jù)總線RWDATA，在電流量Im大于等于電流值Is時(shí)向校驗(yàn)電路54輸出“1”，在電流量Im小于電流值Is時(shí)向校驗(yàn)電路54輸出“0”。
另一方面，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的選擇出的32個(gè)存儲(chǔ)器單元的高位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路54。校驗(yàn)電路54針對(duì)每個(gè)比特，檢查第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值是否一致。
接著，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的選擇出的32個(gè)存儲(chǔ)器單元的低位比特的寫入目標(biāo)值發(fā)送到校驗(yàn)電路54。校驗(yàn)電路54針對(duì)每個(gè)比特，檢查第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值是否一致。
接著，經(jīng)由Y柵極52，將保存在頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件中的與選擇出的32個(gè)存儲(chǔ)器單元對(duì)應(yīng)的校驗(yàn)判斷值發(fā)送到校驗(yàn)電路54。
校驗(yàn)電路54針對(duì)第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致那樣的比特，或者校驗(yàn)判斷值為“1”那樣的比特，將數(shù)據(jù)轉(zhuǎn)送到屏蔽緩存器部件，使得頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件的對(duì)應(yīng)的比特的校驗(yàn)判斷值為“1”。
校驗(yàn)電路54針對(duì)所有32比特，在第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值一致并且第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值一致時(shí)，或者校驗(yàn)判斷值為“1”時(shí)，向CPU26發(fā)送表示上裾校驗(yàn)PASS的校驗(yàn)判斷信號(hào)DIHVPASS，CPU26正常結(jié)束寫入時(shí)序。另一方面，校驗(yàn)電路54針對(duì)所有32比特，在不一致時(shí)，向CPU26發(fā)送表示上裾校驗(yàn)FAIL的校驗(yàn)判斷信號(hào)DIHVPASS，CPU26異常結(jié)束寫入時(shí)序。
(下裾校驗(yàn)的動(dòng)作)接著，說(shuō)明下裾校驗(yàn)時(shí)的詳細(xì)動(dòng)作。
圖13展示了下裾校驗(yàn)的定時(shí)時(shí)序圖。該圖的第1～第4周期(cycle)是校驗(yàn)周期。參照該圖，在第1周期內(nèi)，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET設(shè)置為“1”。由此，鎖存部件63的FFREG節(jié)點(diǎn)被預(yù)設(shè)置為“1”。然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET還原為“0”。
存儲(chǔ)器陣列用讀出放大器52將第1讀出數(shù)據(jù)輸出到讀寫數(shù)據(jù)總線RWDATA。頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件向比特線BL輸出高位比特的寫入目標(biāo)值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收第1讀出數(shù)據(jù)，并通過(guò)比特線BL從頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件接收高位比特的寫入目標(biāo)值。EXNOR部件61向比特線對(duì)BL、IBL輸出與第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值是否一致對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了與一致對(duì)應(yīng)的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“1”。另一方面，在EXNOR部件61輸出了與不一致對(duì)應(yīng)的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將放大信號(hào)取得信號(hào)ITRANSA設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)與讀出放大器放大信號(hào)SA的電平對(duì)應(yīng)地變化。在EXNOR部件61輸出了與一致對(duì)應(yīng)的數(shù)據(jù)時(shí)(即讀出放大器放大信號(hào)SA為“1”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61輸出了與不一致對(duì)應(yīng)的數(shù)據(jù)時(shí)(即讀出放大器放大信號(hào)SA為“0”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“0”。
在第2周期中，存儲(chǔ)器陣列用讀出放大器52將第2讀出數(shù)據(jù)輸出到讀寫數(shù)據(jù)總線RWDATA。頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件向比特線BL輸出低位比特的寫入目標(biāo)值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收第2讀出數(shù)據(jù)，并通過(guò)比特線BL從頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件接收低位比特的寫入目標(biāo)值。EXNOR部件61向比特線對(duì)BL、IBL輸出與第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值是否一致對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了與一致對(duì)應(yīng)的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“1”。另一方面，在EXNOR部件61輸出了與不一致對(duì)應(yīng)的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將放大信號(hào)取得信號(hào)ITRANSA設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)與讀出放大器放大信號(hào)SA的電平對(duì)應(yīng)地變化。只在EXNOR部件61輸出了與一致對(duì)應(yīng)的數(shù)據(jù)(即讀出放大器放大信號(hào)SA為“1”)，并且變化前的FFREG節(jié)點(diǎn)為“1”時(shí)，F(xiàn)FREG節(jié)點(diǎn)成為“1”。即在2比特一致時(shí)，F(xiàn)FREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61輸出了與不一致對(duì)應(yīng)的數(shù)據(jù)時(shí)(即讀出放大器放大信號(hào)SA為“0”時(shí))，或者在變化前的FFREG節(jié)點(diǎn)為“0”時(shí)，F(xiàn)FREG節(jié)點(diǎn)成為“0”。即在至少1比特不一致時(shí)，F(xiàn)FREG節(jié)點(diǎn)成為“0”。
在第3周期中，存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出固定值“1”。頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件向比特IBL輸出脈沖施加指示值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收固定值“1”，并通過(guò)比特線IBL從頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件接收脈沖施加指示值。EXNOR部件61向比特線對(duì)BL、IBL輸出與脈沖施加指示值是“1”還是“0”對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了將校驗(yàn)判斷值判斷為“1”(寫入結(jié)束)的數(shù)據(jù)時(shí)，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“0”。另一方面，在EXNOR部件61輸出了將校驗(yàn)判斷值判斷為“0”(寫入未結(jié)束)的數(shù)據(jù)時(shí)，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“1”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將反轉(zhuǎn)放大信號(hào)取得信號(hào)ITRANISA設(shè)置為“0”。由此，與鎖存部件63的變化前的FFREG節(jié)點(diǎn)的電平和反轉(zhuǎn)讀出放大器放大信號(hào)ISA的電平對(duì)應(yīng)地，F(xiàn)FIREG節(jié)點(diǎn)變化。只在EXNOR部件61將校驗(yàn)判斷值判斷為“0”(寫入未結(jié)束)(即反轉(zhuǎn)讀出放大器放大信號(hào)ISA為“1”)，并且變化前的FFREG節(jié)點(diǎn)為“0”(至少1比特不一致)時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61將校驗(yàn)判斷值判斷為“1”(寫入結(jié)束)時(shí)(即反轉(zhuǎn)讀出放大器放大信號(hào)ISA為“0”時(shí))，或者在變化前的FFREG節(jié)點(diǎn)為“1”(2比特一致)時(shí)，F(xiàn)FREG節(jié)點(diǎn)成為“0 ”。
在第4周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將驅(qū)動(dòng)器控制信號(hào)IDRV設(shè)置為“0”。由此，驅(qū)動(dòng)器部件65經(jīng)由比特線對(duì)BL、IBL向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件的對(duì)應(yīng)的比特輸出FFIREG節(jié)點(diǎn)的數(shù)據(jù)。在FFIREG節(jié)點(diǎn)為“1”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件寫入“0”(寫入未結(jié)束)，在FFIREG節(jié)點(diǎn)為“0”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件寫入“1”(寫入結(jié)束)。
另外，頁(yè)緩存器/屏蔽緩存器用控制電路53將判斷結(jié)果輸出控制信號(hào)CDEN設(shè)置為“1”。由此，在FFIREG節(jié)點(diǎn)的32比特的任意一個(gè)都為“0”時(shí)，校驗(yàn)判斷部件64的節(jié)點(diǎn)CDF成為“1”，從節(jié)點(diǎn)CDF輸出的校驗(yàn)判斷信號(hào)DIHVPASS成為“1”(表示校驗(yàn)判斷成功)。
另一方面，在FFIREG的32比特中的至少1比特為“1”時(shí)，校驗(yàn)判斷部件64的節(jié)點(diǎn)CDF成為“0”，從節(jié)點(diǎn)CDF輸出的校驗(yàn)判斷信號(hào)DIHVPASS成為“0”(表示校驗(yàn)判斷失敗)。
(脈沖檢查校驗(yàn))圖14展示了脈沖檢查校驗(yàn)的定時(shí)時(shí)序圖。該圖的第1～第3周期是校驗(yàn)周期。參照該圖，在第1周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET設(shè)置為“1”。由此，鎖存部件63的FFREG節(jié)點(diǎn)被預(yù)設(shè)置為“1”。然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET還原為“0”。
存儲(chǔ)器陣列用讀出放大器52將第1讀出數(shù)據(jù)輸出到讀寫數(shù)據(jù)總線RWDATA。頁(yè)緩存器/屏蔽緩存器用控制電路53通過(guò)控制線CTRL將比特線BL強(qiáng)制地設(shè)置為“0”。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收第1讀出數(shù)據(jù)，并通過(guò)比特線BL接收固定值“0”，并向比特線對(duì)BL、IBL輸出與第1讀出數(shù)據(jù)是“1”還是“0”對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了將第1讀出數(shù)據(jù)判斷為“1”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“0”，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“1”。在EXNOR部件61輸出了將第1讀出數(shù)據(jù)判斷為“0”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“1”，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將放大信號(hào)取得信號(hào)ITRANSA設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)與讀出放大器放大信號(hào)SA的電平對(duì)應(yīng)地變化。在EXNOR部件61將第1讀出數(shù)據(jù)判斷為“0”時(shí)(即讀出放大器放大信號(hào)SA為“1”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61將第1讀出數(shù)據(jù)判斷為“1”時(shí)(即讀出放大器放大信號(hào)SA為“0”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“0”。
在第2周期中，存儲(chǔ)器陣列用讀出放大器52通過(guò)讀寫數(shù)據(jù)總線RWDATA輸出第1讀出數(shù)據(jù)，校驗(yàn)電路54和頁(yè)緩存器/屏蔽緩存器用控制電路53進(jìn)行與第1周期一樣的處理。由于是為了使到輸出校驗(yàn)判斷信號(hào)HIDVPASS為止的期間與下裾校驗(yàn)和上裾校驗(yàn)一樣而設(shè)置該第2周期，所以并不是必須的。
在第3周期中，存儲(chǔ)器陣列用讀出放大器52將讀寫數(shù)據(jù)總線RWDATA強(qiáng)制地設(shè)置為“1”。頁(yè)緩存器/屏蔽緩存器陣列中的32比特的屏蔽緩存器向比特BL輸出校驗(yàn)判斷值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收固定值“1”，并通過(guò)比特線BL接收校驗(yàn)判斷值，向比特線對(duì)BL、IBL輸出與校驗(yàn)判斷值是“1”還是“0”對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了將校驗(yàn)判斷值判斷為“1”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“1”，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“0”。在EXNOR部件61輸出了將校驗(yàn)判斷值判斷為“0”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“0”，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“1”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將反轉(zhuǎn)放大信號(hào)取得信號(hào)ITRANISA設(shè)置為“0”。由此，與鎖存部件63的變化前的FFREG節(jié)點(diǎn)的電平和反轉(zhuǎn)讀出放大器放大信號(hào)ISA的電平對(duì)應(yīng)地，F(xiàn)FIREG節(jié)點(diǎn)變化。只在EXNOR部件61將校驗(yàn)判斷值判斷為“0”(寫入未結(jié)束)(即反轉(zhuǎn)讀出放大器放大信號(hào)ISA為“1”)，并且變化前的FFREG節(jié)點(diǎn)為“0”(第1讀出數(shù)據(jù)為“1”)時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61將校驗(yàn)判斷值判斷為“1”(寫入結(jié)束)時(shí)(即反轉(zhuǎn)讀出放大器放大信號(hào)ISA為“0”時(shí))，或者在變化前的FFREG節(jié)點(diǎn)為“1”(第1讀出數(shù)據(jù)為“0”)時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“0”。
接著，頁(yè)緩存器/屏蔽緩存器用控制電路53將判斷結(jié)果輸出控制信號(hào)CDEN設(shè)置為“1”。由此，在FFIREG節(jié)點(diǎn)的32比特的任意一個(gè)都為“0”時(shí)，校驗(yàn)判斷部件64的節(jié)點(diǎn)CDF成為“1”，從節(jié)點(diǎn)CDF輸出的校驗(yàn)判斷信號(hào)DIHVPASS成為“1”(表示校驗(yàn)判斷成功)。
另一方面，在FFIREG節(jié)點(diǎn)的32比特中的至少1比特為“1”時(shí)，校驗(yàn)判斷部件64的節(jié)點(diǎn)CDF成為“0”，從節(jié)點(diǎn)CDF輸出的校驗(yàn)判斷信號(hào)DIHVPASS成為“0”(表示校驗(yàn)判斷失敗)。
(00數(shù)據(jù)轉(zhuǎn)送)圖15展示了00數(shù)據(jù)轉(zhuǎn)送的定時(shí)時(shí)序圖。該圖的第1～第4周期是校驗(yàn)周期。參照該圖，在第1周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將復(fù)位信號(hào)IRESET00設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)被復(fù)位為“0”。然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將復(fù)位信號(hào)IRESET00恢復(fù)為“1”。
存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出固定值“1”。頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件向比特線BL輸出高位比特的寫入目標(biāo)值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收固定值“1”，通過(guò)比特線BL從頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件接收高位比特的寫入目標(biāo)值。EXNOR部件61向比特線對(duì)BL、IBL輸出與高位比特的寫入目標(biāo)值是“1”還是“0”對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了將高位比特的寫入目標(biāo)值判斷為“1”的數(shù)據(jù)時(shí)，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“0”。另一方面，在EXNOR部件61輸出了將高位比特的寫入目標(biāo)值判斷為“0”的數(shù)據(jù)時(shí)，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“1”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將反轉(zhuǎn)放大信號(hào)取得信號(hào)ITRANISA設(shè)置為“0”。由此，與鎖存部件63的變化前的FFREG節(jié)點(diǎn)的“0”和反轉(zhuǎn)讀出放大器放大信號(hào)ISA的電平對(duì)應(yīng)地，F(xiàn)FIREG節(jié)點(diǎn)變化。在EXNOR部件61將高位比特的寫入目標(biāo)值判斷為“1”時(shí)(即反轉(zhuǎn)讀出放大器放大信號(hào)ISA為“0”時(shí))，F(xiàn)FIREG節(jié)點(diǎn)成為“0”，F(xiàn)FREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61將高位比特的寫入目標(biāo)值判斷為“0”時(shí)(即反轉(zhuǎn)讀出放大器放大信號(hào)ISA為“1”時(shí))，F(xiàn)FIREG節(jié)點(diǎn)成為“1”，F(xiàn)FREG節(jié)點(diǎn)成為“0”。
在第2周期中，存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出固定值“1”。頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件向比特線BL輸出低位比特的寫入目標(biāo)值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收固定值“1”，并通過(guò)比特線BL從頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件接收低位比特的寫入目標(biāo)值。EXNOR部件61向比特線對(duì)BL、IBL輸出與低位比特的寫入目標(biāo)值是“1”還是“0”對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61將低位比特的寫入目標(biāo)值判斷為“1”時(shí)，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“0”。另一方面，在EXNOR部件61將低位比特的寫入目標(biāo)值判斷為“0”時(shí)，反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“1”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將反轉(zhuǎn)放大信號(hào)取得信號(hào)ITRANISA設(shè)置為“0”。由此，與鎖存部件63的變化前的FFREG節(jié)點(diǎn)的電平和反轉(zhuǎn)讀出放大器放大信號(hào)ISA的電平對(duì)應(yīng)地，F(xiàn)FIREG節(jié)點(diǎn)變化。只在EXNOR部件61將高位比特的寫入目標(biāo)值判斷為“0”(即反轉(zhuǎn)讀出放大器放大信號(hào)ISA為“1”)，并且變化前的FFREG節(jié)點(diǎn)為“0”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“1”，F(xiàn)FREG節(jié)點(diǎn)成為“0”。即在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的寫入目標(biāo)值為“00”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“1”，F(xiàn)FREG節(jié)點(diǎn)成為“0”。另一方面，在EXNOR部件61將高位比特的寫入目標(biāo)值判斷為“1”時(shí)(即反轉(zhuǎn)讀出放大器放大信號(hào)ISA為“0”時(shí))，或者在變化前的FFREG節(jié)點(diǎn)為“1”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“0”，F(xiàn)FREG節(jié)點(diǎn)成為“1”。即在頁(yè)緩存器的寫入目標(biāo)值為“01”、“10”或者“11”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“0”，F(xiàn)FREG節(jié)點(diǎn)成為“1”。
在第3周期中，存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出固定值“1”。頁(yè)緩存器/屏蔽緩存器用控制電路53通過(guò)控制線CTRL強(qiáng)制地將比特線BL設(shè)置為“0”。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收固定值“1”，并通過(guò)比特線BL接收“0”，并判斷為它們不一致。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。由于EXNOR部件61判斷為不一致，所以反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“1”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將反轉(zhuǎn)放大信號(hào)取得信號(hào)ITRANISA設(shè)置為“0”。由此，與鎖存部件63的變化前FFREG節(jié)點(diǎn)的電平和反轉(zhuǎn)讀出放大器放大信號(hào)ISA的“1”的電平對(duì)應(yīng)地，F(xiàn)FIREG節(jié)點(diǎn)變化。在變化前的FFREG節(jié)點(diǎn)為“0”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“1”。即在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的寫入目標(biāo)值為“00”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“1”。另一方面，在變化前的FFREG節(jié)點(diǎn)為“1”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“0”。即在頁(yè)緩存器的寫入目標(biāo)值為“01”、“10”或“11”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“0”。
在第4周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將驅(qū)動(dòng)器控制信號(hào)IDRV設(shè)置為“0”。由此，驅(qū)動(dòng)器部件65經(jīng)由比特線對(duì)BL、IBL向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件的對(duì)應(yīng)的比特輸出FFIREG節(jié)點(diǎn)的數(shù)據(jù)。在FFIREG節(jié)點(diǎn)為“1”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件寫入“0”(寫入未結(jié)束)，在FFIREG節(jié)點(diǎn)為“0”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件寫入“1”(寫入結(jié)束)。
(11數(shù)據(jù)轉(zhuǎn)送)圖16展示了11數(shù)據(jù)轉(zhuǎn)送的定時(shí)時(shí)序圖。該圖的第1～第4周期是校驗(yàn)周期。參照該圖，在第1周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET設(shè)置為“1”。由此，鎖存部件63的FFREG節(jié)點(diǎn)被預(yù)設(shè)置為“1”。然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET恢復(fù)為“0”。
存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出固定值“1”。頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件向比特線BL輸出高位比特的寫入目標(biāo)值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收固定值“1”，通過(guò)比特線BL從頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件接收高位比特的寫入目標(biāo)值。EXNOR部件61向比特線對(duì)BL、IBL輸出與高位比特的寫入目標(biāo)值是“1”還是“0”對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了將高位比特的寫入目標(biāo)值判斷為“1”的數(shù)據(jù)時(shí)，反轉(zhuǎn)讀出放大器放大信號(hào)SA成為“1”。另一方面，在EXNOR部件61輸出了將高位比特的寫入目標(biāo)值判斷為“1”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將放大信號(hào)取得信號(hào)ITRANSA設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)與讀出放大器放大信號(hào)SA的電平對(duì)應(yīng)地變化。在EXNOR部件61將高位比特的寫入目標(biāo)值判斷為“1”時(shí)(即讀出放大器放大信號(hào)SA為“1”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61將高位比特的寫入目標(biāo)值判斷為“0”時(shí)(即讀出放大器放大信號(hào)SA為“0”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“0”。
在第2周期中，存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出固定值“1”。頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件向比特線BL輸出低位比特的寫入目標(biāo)值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收固定值“1”，并通過(guò)比特線BL從頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件接收低位比特的寫入目標(biāo)值。EXNOR部件61向比特線對(duì)BL、IBL輸出與低位比特的寫入目標(biāo)值是“1”還是“0”對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61將低位比特的寫入目標(biāo)值判斷為“1”時(shí)，讀出放大器放大信號(hào)SA成為“1”。另一方面，在EXNOR部件61將低位比特的寫入目標(biāo)值判斷為“0”時(shí)，讀出放大器放大信號(hào)SA成為“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將放大信號(hào)取得信號(hào)ITRANSA設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)與讀出放大器放大信號(hào)SA的電平對(duì)應(yīng)地變化。只在EXNOR部件61將低位比特的寫入目標(biāo)值判斷為“1”(即讀出放大器放大信號(hào)SA為“1”)，并且變化前的FFREG節(jié)點(diǎn)為“1”時(shí)，F(xiàn)FREG節(jié)點(diǎn)成為“1”，F(xiàn)FIREG節(jié)點(diǎn)成為“0”。即在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的寫入目標(biāo)值為“11”時(shí)，F(xiàn)FREG節(jié)點(diǎn)成為“1”，F(xiàn)FIREG節(jié)點(diǎn)成為“0”。另一方面，在EXNOR部件61將低位比特的寫入目標(biāo)值判斷為“0”時(shí)(即讀出放大器放大信號(hào)SA為“0”時(shí))，或者在變化前的FFREG節(jié)點(diǎn)為“0”時(shí)，F(xiàn)FREG節(jié)點(diǎn)成為“0”，F(xiàn)FIREG節(jié)點(diǎn)成為“1”。即在頁(yè)緩存器的寫入目標(biāo)值為“00”、“01”或者“10”時(shí)，F(xiàn)FREG節(jié)點(diǎn)成為“0”，F(xiàn)FIREG節(jié)點(diǎn)成為“1”。
在第3周期中，存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出固定值“1”。頁(yè)緩存器/屏蔽緩存器用控制電路53通過(guò)控制線CTRL強(qiáng)制地將比特線BL設(shè)置為“0”。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收固定值“1”，并通過(guò)比特線BL接收“0”，并判斷為它們不一致。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。由于EXNOR部件61判斷為不一致，所以反轉(zhuǎn)讀出放大器放大信號(hào)ISA成為“1”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將反轉(zhuǎn)放大信號(hào)取得信號(hào)ITRANISA設(shè)置為“0”。由此，與鎖存部件63的變化前的FFREG節(jié)點(diǎn)的電平和反轉(zhuǎn)讀出放大器放大信號(hào)ISA的“1”的電平對(duì)應(yīng)地，F(xiàn)FIREG節(jié)點(diǎn)變化。在變化前的FFREG節(jié)點(diǎn)為“0”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“1”。即在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的寫入目標(biāo)值為“00”、“01”或“11”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“1”。另一方面，在變化前的FFREG節(jié)點(diǎn)為“1”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“0”。即在頁(yè)緩存器的寫入目標(biāo)值為“11”時(shí)，F(xiàn)FIREG節(jié)點(diǎn)成為“0”。
在第4周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將驅(qū)動(dòng)器控制信號(hào)IDRV設(shè)置為“0”。由此，驅(qū)動(dòng)器部件65經(jīng)由比特線對(duì)BL、IBL向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件的對(duì)應(yīng)的比特輸出FFIREG節(jié)點(diǎn)的數(shù)據(jù)。在FFIREG節(jié)點(diǎn)為“1”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件寫入“0”(寫入未結(jié)束)，在FFIREG節(jié)點(diǎn)為“0”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件寫入“1”(寫入結(jié)束)。
(上裾校驗(yàn)的動(dòng)作)上裾檢驗(yàn)時(shí)從存儲(chǔ)器陣列用讀出放大器20發(fā)送的第1讀出數(shù)據(jù)和第2讀出數(shù)據(jù)如上所述與下裾檢驗(yàn)時(shí)不同。另一方面，校驗(yàn)電路54中的上裾校驗(yàn)的動(dòng)作與下裾校驗(yàn)的動(dòng)作一樣。因此，不再重復(fù)說(shuō)明校驗(yàn)電路54的上裾校驗(yàn)時(shí)的動(dòng)作。
(虛擬校驗(yàn))圖17展示了虛擬校驗(yàn)的定時(shí)時(shí)序圖。該圖的第1～第4周期是校驗(yàn)周期。參照該圖，在第1周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET設(shè)置為“1”。由此，鎖存部件63的FFREG節(jié)點(diǎn)被預(yù)設(shè)置為“1”。然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET恢復(fù)為“0”。
存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出第1讀出數(shù)據(jù)。頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件向比特線BL輸出高位比特的寫入目標(biāo)值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收第1讀出數(shù)據(jù)，通過(guò)比特線BL從頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件接收高位比特的寫入目標(biāo)值。EXNOR部件61向比特線對(duì)BL、IBL輸出與第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值是否一致對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了判斷為一致的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“1”。另一方面，在EXNOR部件61輸出了判斷為不一致的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將放大信號(hào)取得信號(hào)ITRANSA設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)與讀出放大器放大信號(hào)SA的電平對(duì)應(yīng)地變化。在EXNOR部件61判斷為一致時(shí)(即讀出放大器放大信號(hào)SA為“1”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“1”，F(xiàn)FIREG節(jié)點(diǎn)成為“0”。另一方面，在EXNOR部件61判斷為不一致時(shí)(即讀出放大器放大信號(hào)SA為“0”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“0”，F(xiàn)FIREG節(jié)點(diǎn)成為“1”。因此，F(xiàn)FIREG節(jié)點(diǎn)成為“0”是在第1讀出數(shù)據(jù)為“1”，并且高位比特的寫入目標(biāo)值為“1”時(shí)，或者第1讀出數(shù)據(jù)為“0”，并且高位比特的寫入目標(biāo)值為“0”時(shí)。另一方面，F(xiàn)FIREG節(jié)點(diǎn)成為“1”是在第1讀出數(shù)據(jù)為“1”，并且高位比特的寫入目標(biāo)值為“0”時(shí)，或者第1讀出數(shù)據(jù)為“0”，并且高位比特的寫入目標(biāo)值為“1”時(shí)。
頁(yè)緩存器/屏蔽緩存器用控制電路53將取得指示信號(hào)IPBWRT設(shè)置為“0”。由此，向鎖存部件63中輸入第1讀出數(shù)據(jù)。鎖存部件63的FFREG節(jié)點(diǎn)與第1讀出數(shù)據(jù)的電平、變化前的FFIREG節(jié)點(diǎn)的電平對(duì)應(yīng)地變化。在第1讀出數(shù)據(jù)為“1”，并且變化前的FFIREG節(jié)點(diǎn)為“0”時(shí)，F(xiàn)FREG節(jié)點(diǎn)為“1”，F(xiàn)FIREG節(jié)點(diǎn)為“0”。另一方面，第1讀出數(shù)據(jù)為“0”時(shí)，或者變化前的FFIREG節(jié)點(diǎn)為“1”時(shí)，F(xiàn)FREG節(jié)點(diǎn)為“0”，F(xiàn)FIREG節(jié)點(diǎn)為“1”。
因此，在第1讀出數(shù)據(jù)為“1”，并且高位比特的寫入目標(biāo)值為“1”時(shí)，F(xiàn)FREG節(jié)點(diǎn)為“1”。另一方面，在第1讀出數(shù)據(jù)為“0”，或者高位比特的寫入目標(biāo)值為“0”時(shí)，F(xiàn)FREG節(jié)點(diǎn)為“0”。即，F(xiàn)FREG節(jié)點(diǎn)成為第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值的邏輯與的值。然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將取得指示信號(hào)IPBWRT恢復(fù)為“1”。
接著，在第2周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將驅(qū)動(dòng)器控制信號(hào)IDRV設(shè)置為“0”。由此，驅(qū)動(dòng)器部件65經(jīng)由比特線對(duì)BL、IBL向頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件的對(duì)應(yīng)的比特輸出FFIREG節(jié)點(diǎn)的數(shù)據(jù)。在FFIREG節(jié)點(diǎn)為“1”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特寫入“1”，在FFIREG節(jié)點(diǎn)為“0”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特寫入“0”。由此，存儲(chǔ)在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的高位比特的邏輯值是第1讀出數(shù)據(jù)和高位比特的寫入目標(biāo)值的邏輯與。
接著，在第3周期中，針對(duì)第2讀出數(shù)據(jù)和頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的低位比特，進(jìn)行與第1周期中的對(duì)第1讀出數(shù)據(jù)和頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特的處理一樣的處理。
接著，在第4周期中，針對(duì)頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的低位比特，進(jìn)行與第3周期中的對(duì)頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特的處理一樣的處理。由此，存儲(chǔ)在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的低位比特的邏輯值是第2讀出數(shù)據(jù)和低位比特的寫入目標(biāo)值的邏輯與。
(屏蔽緩存器數(shù)據(jù)轉(zhuǎn)送)
圖18展示了屏蔽緩存器數(shù)據(jù)轉(zhuǎn)送的定時(shí)時(shí)序圖。該圖的第1～第2周期是校驗(yàn)周期。參照該圖，在第1周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET設(shè)置為“1”。由此，鎖存部件63的FFREG節(jié)點(diǎn)被預(yù)設(shè)置為“1”。然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET恢復(fù)為“0”。
存儲(chǔ)器陣列用讀出放大器52將讀寫數(shù)據(jù)總線RWDATA強(qiáng)制設(shè)置為“1”。頁(yè)緩存器/屏蔽緩存器陣列中的32比特的屏蔽緩存器向比特線BL輸出校驗(yàn)判斷值。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收固定值“1”，通過(guò)比特線BL接收校驗(yàn)判斷值，判斷校驗(yàn)判斷值是“1”還是“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了將校驗(yàn)判斷值判斷為“1”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“1”。在EXNOR部件61輸出了將校驗(yàn)判斷值判斷為“0”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將放大信號(hào)取得信號(hào)ITRANSA設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)與讀出放大器放大信號(hào)SA的電平對(duì)應(yīng)地變化。在EXNOR部件61將校驗(yàn)判斷值判斷為“1”時(shí)(即讀出放大器放大信號(hào)SA為“1”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61將校驗(yàn)判斷值判斷為“0”時(shí)(即讀出放大器放大信號(hào)SA為“0”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“0”。
向與驅(qū)動(dòng)器部件65的變換器IV2連接的數(shù)據(jù)線IBDAT發(fā)送FFIREG節(jié)點(diǎn)的數(shù)據(jù)。如果寫入驅(qū)動(dòng)器轉(zhuǎn)送控制信號(hào)WTR為“1”，則選擇器S10將讀寫數(shù)據(jù)總線RWDATA和數(shù)據(jù)線IBDAT連接起來(lái)。由此，通過(guò)讀寫數(shù)據(jù)總線RWDATA轉(zhuǎn)送到寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19。由此，將32比特的數(shù)據(jù)轉(zhuǎn)送到寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19。
在第2周期中，針對(duì)頁(yè)緩存器/屏蔽緩存器陣列中的其他32比特的屏蔽緩存器，也進(jìn)行與第1周期一樣的處理。由此，進(jìn)而將32比特的數(shù)據(jù)轉(zhuǎn)送到寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19。
寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19的32比特到64比特轉(zhuǎn)換電路部件根據(jù)在第1周期中從讀寫數(shù)據(jù)總線RWDATA接收到的32比特的數(shù)據(jù)和在第2周期中接收到的32比特的數(shù)據(jù)，生成64比特的數(shù)據(jù)。
寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19的寫入驅(qū)動(dòng)器部件在FFREG節(jié)點(diǎn)為“0”時(shí)，即在頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件的校驗(yàn)判斷值為“0”時(shí)，向?qū)?yīng)的存儲(chǔ)器單元施加在未圖示的電壓控制電路中生成的寫入脈沖。另一方面，寫入驅(qū)動(dòng)器在FFREG節(jié)點(diǎn)為“1”時(shí)，即在頁(yè)緩存器/屏蔽緩存器陣列51的屏蔽緩存器部件的校驗(yàn)判斷值為“1”時(shí)，不向?qū)?yīng)的存儲(chǔ)器單元施加寫入脈沖。
(閃速成對(duì)頁(yè)緩存器轉(zhuǎn)送)圖19展示了閃速成對(duì)頁(yè)緩存器轉(zhuǎn)送的定時(shí)時(shí)序圖。該圖的第1～第4周期是校驗(yàn)周期。參照該圖，在第1周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET設(shè)置為“1”。由此，鎖存部件63的FFREG節(jié)點(diǎn)被預(yù)設(shè)置為“1”。然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET恢復(fù)為“0”。
存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出第1讀出數(shù)據(jù)。頁(yè)緩存器/屏蔽緩存器用控制電路53通過(guò)控制線CTRL將比特線BL強(qiáng)制地設(shè)置為“1”。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收第1讀出數(shù)據(jù)，通過(guò)比特線BL接收固定值“1”，向比特線對(duì)BL、IBL輸出與第1讀出數(shù)據(jù)是“1”還是“0”對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了將第1讀出數(shù)據(jù)判斷為“1”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“1”。在EXNOR部件61輸出了將第1讀出數(shù)據(jù)判斷為“0”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將放大信號(hào)取得信號(hào)ITRANSA設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)與讀出放大器放大信號(hào)SA的電平對(duì)應(yīng)地變化。在EXNOR部件61將第1讀出數(shù)據(jù)判斷為“1”時(shí)(即讀出放大器放大信號(hào)SA為“1”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61將第1讀出數(shù)據(jù)判斷為“0”時(shí)(即讀出放大器放大信號(hào)SA為“0”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“0”。
接著，在第2周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將驅(qū)動(dòng)器控制信號(hào)IDRV設(shè)置為“0”。由此，驅(qū)動(dòng)器部件65經(jīng)由比特線對(duì)BL、IBL向頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的對(duì)應(yīng)的比特輸出FFREG節(jié)點(diǎn)的數(shù)據(jù)。在FFREG節(jié)點(diǎn)為“1”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特寫入“1”，在FFREG節(jié)點(diǎn)為“0”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特寫入“0”。由此，存儲(chǔ)在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的高位比特的邏輯值是第1讀出數(shù)據(jù)的邏輯值。
接著，在第3周期中，針對(duì)第2讀出數(shù)據(jù)和頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的低位比特，進(jìn)行與第1周期中的對(duì)第1讀出數(shù)據(jù)和頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特的處理一樣的處理。
接著，在第4周期中，針對(duì)頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的低位比特，進(jìn)行與第3周期中的對(duì)頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特的處理一樣的處理。由此，存儲(chǔ)在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的低位比特的邏輯值是第2讀出數(shù)據(jù)的邏輯值。
(閃速成對(duì)頁(yè)緩存器反轉(zhuǎn)轉(zhuǎn)送)圖20展示了閃速成對(duì)頁(yè)緩存器反轉(zhuǎn)轉(zhuǎn)送的定時(shí)時(shí)序圖。該圖的第1～第4周期是校驗(yàn)周期。參照該圖，在第1周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET設(shè)置為“1”。由此，鎖存部件63的FFREG節(jié)點(diǎn)被預(yù)設(shè)置為“1”。然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將預(yù)設(shè)置信號(hào)PRESET恢復(fù)為“0”。
存儲(chǔ)器陣列用讀出放大器52向讀寫數(shù)據(jù)總線RWDATA輸出第1讀出數(shù)據(jù)。頁(yè)緩存器/屏蔽緩存器用控制電路53通過(guò)控制線CTRL將比特線BL強(qiáng)制地設(shè)置為“0”。
EXNOR部件61通過(guò)讀寫數(shù)據(jù)總線RWDATA接收第1讀出數(shù)據(jù)，通過(guò)比特線BL接收固定值“0”，向比特線對(duì)BL、IBL輸出與第1讀出數(shù)據(jù)是“1”還是“0”對(duì)應(yīng)的數(shù)據(jù)。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將讀出放大器激活信號(hào)SAN/ISAP設(shè)置為“1”/“0”。由此，讀出放大器部件62對(duì)從EXNOR部件61輸出的比特線對(duì)BL、IBL的數(shù)據(jù)進(jìn)行放大。在EXNOR部件61輸出了將第1讀出數(shù)據(jù)判斷為“0”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“1”。在EXNOR部件61輸出了將第1讀出數(shù)據(jù)判斷為“1”的數(shù)據(jù)時(shí)，讀出放大器放大信號(hào)SA成為“0”。
然后，頁(yè)緩存器/屏蔽緩存器用控制電路53將放大信號(hào)取得信號(hào)ITRANSA設(shè)置為“0”。由此，鎖存部件63的FFREG節(jié)點(diǎn)與讀出放大器放大信號(hào)SA的電平對(duì)應(yīng)地變化。在EXNOR部件61將第1讀出數(shù)據(jù)判斷為“0”時(shí)(即讀出放大器放大信號(hào)SA為“1”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“1”。另一方面，在EXNOR部件61將第1讀出數(shù)據(jù)判斷為“1”時(shí)(即讀出放大器放大信號(hào)SA為“0”時(shí))，F(xiàn)FREG節(jié)點(diǎn)成為“0”。
接著，在第2周期中，頁(yè)緩存器/屏蔽緩存器用控制電路53將驅(qū)動(dòng)器控制信號(hào)IDRV設(shè)置為“0”。由此，驅(qū)動(dòng)器部件65經(jīng)由比特線對(duì)BL、IBL向頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的對(duì)應(yīng)的比特輸出FFREG節(jié)點(diǎn)的數(shù)據(jù)。在FFREG節(jié)點(diǎn)為“1”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特寫入“1”，在FFREG節(jié)點(diǎn)為“0”時(shí)，向頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特寫入“0”。由此，存儲(chǔ)在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的高位比特的邏輯值是第1讀出數(shù)據(jù)的邏輯值的反轉(zhuǎn)值。
接著，在第3周期中，針對(duì)第2讀出數(shù)據(jù)和頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的低位比特，進(jìn)行與第1周期中的對(duì)第1讀出數(shù)據(jù)和頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特的處理一樣的處理。
接著，在第4周期中，針對(duì)頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的低位比特，進(jìn)行與第3周期中的對(duì)頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件的高位比特的處理一樣的處理。由此，存儲(chǔ)在頁(yè)緩存器/屏蔽緩存器陣列51的頁(yè)緩存器部件中的低位比特的邏輯值是第2讀出數(shù)據(jù)的邏輯值的反轉(zhuǎn)值。
如上所述，根據(jù)本實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置，與實(shí)施例1一樣，通過(guò)具備屏蔽緩存器和頁(yè)緩存器2個(gè)緩存器，在向非易失性存儲(chǔ)器單元晶體管進(jìn)行多值寫入時(shí)，能夠適當(dāng)?shù)剡M(jìn)行校驗(yàn)，同時(shí)能夠產(chǎn)生如下的效果。
首先，通過(guò)在校驗(yàn)電路54內(nèi)部設(shè)置讀出放大器部件62，能夠縮小非易失性半導(dǎo)體存儲(chǔ)裝置的面積。
另外，能夠共通地使用將校驗(yàn)電路54和存儲(chǔ)器陣列用讀出放大器20連接起來(lái)的讀出用總線、將校驗(yàn)電路54和寫入驅(qū)動(dòng)器和32比特到64比特轉(zhuǎn)換電路19連接起來(lái)的寫入用總線。
另外，通過(guò)總線檢查校驗(yàn)和00轉(zhuǎn)送，在寫入邏輯值“00”的過(guò)程中，通過(guò)增大寫入脈沖的增加幅度，能夠使對(duì)存儲(chǔ)器單元的寫入高速化。
另外，通過(guò)11轉(zhuǎn)送，在上裾校驗(yàn)時(shí)，能夠自動(dòng)地使作為非寫入對(duì)象的邏輯值“11”的上裾校驗(yàn)成為PASS(成功)。由此，能夠使得“11”上裾電平(＝V_11H)的電平不會(huì)因噪聲等產(chǎn)生變動(dòng)而發(fā)生無(wú)用的校驗(yàn)失敗。
另外，通過(guò)虛擬校驗(yàn)，能夠?qū)⒉荒軐懭氲膶懭肽繕?biāo)值修正為能夠?qū)懭氲膶懭肽繕?biāo)值。
能夠進(jìn)行從存儲(chǔ)器陣列向頁(yè)緩存器部件的數(shù)據(jù)轉(zhuǎn)送、從屏蔽緩存器部件通過(guò)讀寫數(shù)據(jù)總線RWDATA的數(shù)據(jù)轉(zhuǎn)送。
另外，因?yàn)楦鶕?jù)能夠從外部設(shè)置的與未圖示的寄存器的設(shè)置值對(duì)應(yīng)的周期的內(nèi)部時(shí)鐘信號(hào)ICLK，生成控制校驗(yàn)電路54的信號(hào)，所以能夠?qū)⑿ｒ?yàn)周期設(shè)置為希望值。通過(guò)延長(zhǎng)校驗(yàn)周期，能夠以低消耗電流進(jìn)行動(dòng)作。
本發(fā)明并不只限于上述實(shí)施例，例如，還包含以下的變形例子。
(1)N比特的寫入在本實(shí)施例中，說(shuō)明了2比特的寫入的例子，但也能夠適用于大于等于3比特的寫入。
(2)實(shí)施例1的校驗(yàn)電路在本發(fā)明的實(shí)施例1中，通過(guò)向校驗(yàn)電路17追加元件或者/并且追加控制信號(hào)，還能夠具備以下功能如果在上裾校驗(yàn)前進(jìn)行“11”轉(zhuǎn)送，在上裾校驗(yàn)時(shí)屏蔽緩存器內(nèi)的校驗(yàn)判斷值為“1”，則自動(dòng)地使上裾校驗(yàn)成為PASS。
另外，在本發(fā)明的實(shí)施例1中，通過(guò)向校驗(yàn)電路17追加元件或者/并且追加控制信號(hào)，還能夠具備以下功能在脈沖檢查校驗(yàn)和“00”轉(zhuǎn)送后，增大寫入脈沖的電壓的增加幅度。
同樣地，在本發(fā)明的實(shí)施例1中，通過(guò)向校驗(yàn)電路17追加元件或者/并且追加控制信號(hào)，還能夠具備閃速成對(duì)頁(yè)緩存器轉(zhuǎn)送、閃速成對(duì)頁(yè)緩存器反轉(zhuǎn)轉(zhuǎn)送、屏蔽緩存器數(shù)據(jù)轉(zhuǎn)送的功能。
(3)與寄存器的設(shè)置值對(duì)應(yīng)的時(shí)鐘說(shuō)明了根據(jù)能夠從外部設(shè)置的與未圖示的寄存器的設(shè)置值對(duì)應(yīng)的周期的內(nèi)部時(shí)鐘信號(hào)ICLK，生成控制校驗(yàn)電路54的信號(hào)，但也可以生成與校驗(yàn)動(dòng)作關(guān)聯(lián)的其他電路的控制信號(hào)。例如，也可以是根據(jù)與寄存器的設(shè)置值對(duì)應(yīng)的周期的內(nèi)部時(shí)鐘信號(hào)ICLK，生成對(duì)存儲(chǔ)器陣列用讀出放大器20和與存儲(chǔ)器陣列21連接的比特線進(jìn)行預(yù)充電的預(yù)充電信號(hào)。
以上，詳細(xì)說(shuō)明了本發(fā)明，但這只是示例，并不是限定，可以理解為只由所附加的權(quán)利要求限定本發(fā)明的精神和范圍。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于包括以多個(gè)行列狀地配置了各自與閾值電壓對(duì)應(yīng)地存儲(chǔ)N比特的邏輯值的非易失性的存儲(chǔ)器單元晶體管的存儲(chǔ)器陣列；在下裾校驗(yàn)時(shí)，通過(guò)根據(jù)下裾校驗(yàn)用的閾值電壓的區(qū)分，分2部分檢測(cè)地N次檢查選擇出的存儲(chǔ)器單元的閾值電壓的范圍，來(lái)輸出N比特的邏輯值，在上裾校驗(yàn)時(shí)，通過(guò)根據(jù)上裾校驗(yàn)用的閾值電壓的區(qū)分，分2部分檢測(cè)地N次檢查選擇出的存儲(chǔ)器單元的閾值電壓的范圍，來(lái)輸出N比特的邏輯值的存儲(chǔ)器陣列用讀出放大器；各N比特存儲(chǔ)向?qū)?yīng)的存儲(chǔ)器單元寫入的寫入目標(biāo)值的第1緩存器；各1比特存儲(chǔ)確定對(duì)對(duì)應(yīng)的存儲(chǔ)器單元的處理的值的第2緩存器；在與選擇出的存儲(chǔ)器單元對(duì)應(yīng)的第2緩存器內(nèi)的比特表示第1值時(shí)，選擇寫入脈沖的施加的寫入驅(qū)動(dòng)器；對(duì)從上述存儲(chǔ)器陣列用讀出放大器輸出的N比特的邏輯值、上述第1緩存器內(nèi)的對(duì)應(yīng)的N比特的寫入目標(biāo)值進(jìn)行比較，在比較結(jié)果一致時(shí)輸出表示校驗(yàn)成功的信號(hào)，在比較結(jié)果不一致時(shí)輸出表示校驗(yàn)失敗的信號(hào)的校驗(yàn)電路，其中上述校驗(yàn)電路在判斷出比較結(jié)果一致的情況下，在與上述選擇出的存儲(chǔ)器單元對(duì)應(yīng)的上述第2緩存器內(nèi)的比特表示第1值時(shí)，將上述比特改寫為第2值。
2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述校驗(yàn)電路在上裾校驗(yàn)前，針對(duì)上述寫入目標(biāo)值與存儲(chǔ)器單元的閾值電壓為最小的范圍對(duì)應(yīng)的存儲(chǔ)器單元，將上述第2值轉(zhuǎn)送到對(duì)應(yīng)的上述第2緩存器的比特中，上述校驗(yàn)電路在上裾校驗(yàn)時(shí)，在與上述比較的N比特的邏輯值對(duì)應(yīng)的上述第2緩存器的比特為第2值時(shí)，即使上述比較結(jié)果是不一致時(shí)，也輸出表示校驗(yàn)成功的信號(hào)。
3.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于還包括與下裾校驗(yàn)的循環(huán)次數(shù)對(duì)應(yīng)地增加寫入脈沖的電壓的電壓控制電路，其中上述校驗(yàn)電路調(diào)查在選擇出的多個(gè)存儲(chǔ)器單元中，是否不存在從上述存儲(chǔ)器陣列用讀出放大器輸出的N比特的邏輯值與小于等于規(guī)定的閾值對(duì)應(yīng)，并且對(duì)應(yīng)的第2緩存器的比特是第1值那樣的存儲(chǔ)器單元，上述校驗(yàn)電路在不存在上述存儲(chǔ)器單元時(shí)，針對(duì)選擇出的多個(gè)存儲(chǔ)器單元中的上述第1緩存器的N比特的邏輯值與最大的閾值的范圍對(duì)應(yīng)的存儲(chǔ)器單元，向?qū)?yīng)的上述第2緩存器的比特轉(zhuǎn)送第1值，針對(duì)上述第1緩存器的N比特的邏輯值不與上述最大的閾值的范圍對(duì)應(yīng)的存儲(chǔ)器單元，向?qū)?yīng)的上述第2緩存器的比特轉(zhuǎn)送第2值，上述電壓控制電路將向上述第2緩存器轉(zhuǎn)送第1值或第2值后的寫入脈沖的電壓的增加幅度增加為比向上述第2緩存器轉(zhuǎn)送第1值或第2值前的寫入脈沖的電壓的增加幅度大。
4.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1緩存器和上述第2緩存器構(gòu)成緩存器陣列，在上述緩存器陣列和上述校驗(yàn)電路之間，轉(zhuǎn)送上述寫入目標(biāo)值和確定上述處理的值，上述存儲(chǔ)器陣列用讀出放大器通過(guò)讀寫兼用總線，向上述校驗(yàn)電路串行地轉(zhuǎn)送存儲(chǔ)在上述存儲(chǔ)器單元中的N比特的邏輯值的各比特，上述校驗(yàn)電路通過(guò)上述讀寫兼用總線，向上述寫入驅(qū)動(dòng)器轉(zhuǎn)送上述確定處理的值。
5.根據(jù)權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述校驗(yàn)電路具備與上述緩存器陣列連接的比特線對(duì)；比較上述比特線對(duì)的一個(gè)比特線的數(shù)據(jù)的電平、上述讀寫兼用總線的數(shù)據(jù)的電平是否一致，向上述比特線對(duì)輸出與比較結(jié)果對(duì)應(yīng)的數(shù)據(jù)的比較部件；對(duì)輸出了與上述比較結(jié)果對(duì)應(yīng)的數(shù)據(jù)的上述比特線對(duì)的數(shù)據(jù)進(jìn)行放大的讀出放大器部件；接收上述放大后的上述比特線對(duì)的數(shù)據(jù)，對(duì)與上述比特線對(duì)的數(shù)據(jù)的電平對(duì)應(yīng)的邏輯值進(jìn)行鎖存的鎖存部件；根據(jù)在上述鎖存部件中鎖存的邏輯值，輸出校驗(yàn)結(jié)果的校驗(yàn)判斷部件；經(jīng)由上述比特線對(duì)向上述緩存器陣列輸出基于在上述鎖存部件中鎖存了的邏輯值的值的驅(qū)動(dòng)器部件，其中在校驗(yàn)時(shí)，從上述存儲(chǔ)器陣列用讀出放大器向上述讀寫兼用總線串行地輸入存儲(chǔ)在存儲(chǔ)器單元中的N比特的邏輯值的各比特，在校驗(yàn)時(shí)，向上述比特線對(duì)的一個(gè)比特線串行地輸入上述緩存器陣列內(nèi)的第1緩存器的N比特的寫入目標(biāo)值的各比特，在對(duì)上述N比特的邏輯值的第N比特和上述N比特的寫入目標(biāo)值的第N比特進(jìn)行了上述比較部件中的處理、上述讀出放大器部件中的處理、上述鎖存部件中的處理后，上述校驗(yàn)判斷部件根據(jù)在上述鎖存部件中鎖存的邏輯值，輸出校驗(yàn)結(jié)果，在校驗(yàn)時(shí)，上述驅(qū)動(dòng)器部件在對(duì)上述第N比特的上述處理后，經(jīng)由上述比特線對(duì)，向上述緩存器陣列內(nèi)的上述第2緩存器的對(duì)應(yīng)的比特輸出基于在上述鎖存部件中鎖存了的數(shù)據(jù)的值。
6.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述校驗(yàn)電路進(jìn)而在向上述第1緩存器的對(duì)應(yīng)的N比特轉(zhuǎn)送存儲(chǔ)在上述存儲(chǔ)器陣列的存儲(chǔ)器單元中的N比特的邏輯值時(shí)，從上述存儲(chǔ)器陣列用讀出放大器向上述讀寫兼用總線串行地輸入存儲(chǔ)在存儲(chǔ)器單元中的N比特的邏輯值的各比特，向上述比特線對(duì)的一個(gè)比特線輸入固定值，上述驅(qū)動(dòng)器部件在對(duì)上述N比特的邏輯值的第N比特進(jìn)行了上述比較部件中的處理、上述讀出放大器部件中的處理、上述鎖存部件中的處理后，經(jīng)由上述比特線對(duì)，向上述緩存器陣列內(nèi)的上述第1緩存器的對(duì)應(yīng)的比特輸出基于在上述鎖存部件中鎖存的數(shù)據(jù)的值。
7.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述校驗(yàn)電路進(jìn)而在向上述寫入驅(qū)動(dòng)器轉(zhuǎn)送存儲(chǔ)在上述第2緩存器中的比特時(shí)，向上述讀寫兼用總線輸入固定值，向上述比特線對(duì)的一個(gè)比特線輸入表示構(gòu)成上述緩存器陣列的第2緩存器的處理的值，上述驅(qū)動(dòng)器部件在進(jìn)行了表示上述處理的值的上述比較部件中的處理、上述讀出放大器部件中的處理、上述鎖存部件中的處理后，經(jīng)由上述讀寫兼用總線向上述寫入驅(qū)動(dòng)器輸出基于在上述鎖存部件中鎖存的數(shù)據(jù)的值。
8.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述校驗(yàn)電路進(jìn)而在根據(jù)存儲(chǔ)在上述第1緩存器中的N比特的寫入目標(biāo)值、存儲(chǔ)在上述存儲(chǔ)器陣列的存儲(chǔ)器單元中的N比特的邏輯值，生成新的N比特的寫入目標(biāo)值，并將上述新的N比特的寫入目標(biāo)值轉(zhuǎn)送到上述第1緩存器時(shí)，從上述存儲(chǔ)器陣列用讀出放大器向上述讀寫兼用總線串行地輸入存儲(chǔ)在存儲(chǔ)器單元中的N比特的邏輯值的各比特，向上述比特線對(duì)的一個(gè)比特線串行地輸入構(gòu)成上述緩存器陣列的第1緩存器內(nèi)的N比特的寫入目標(biāo)值的各比特，上述驅(qū)動(dòng)器部件在進(jìn)行了上述各比特的上述比較部件中的處理、上述讀出放大器部件中的處理、上述鎖存部件中的處理后，經(jīng)由上述比特線對(duì)向上述第1緩存器的對(duì)應(yīng)的比特輸出基于在上述鎖存部件中鎖存的數(shù)據(jù)的值。
9.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述校驗(yàn)電路在上述第1緩存器內(nèi)的N比特的寫入目標(biāo)值是規(guī)定的邏輯值時(shí)，在向上述第2緩存器的對(duì)應(yīng)的比特轉(zhuǎn)送規(guī)定的值時(shí)，向上述讀寫兼用總線輸入固定值，向上述比特線對(duì)的一個(gè)比特線串行地輸入上述緩存器陣列內(nèi)的第1緩存器的N比特的寫入目標(biāo)值的各比特，上述驅(qū)動(dòng)器部件在對(duì)上述N比特的寫入目標(biāo)值的第N比特進(jìn)行了上述比較部件中的處理、上述讀出放大器部件中的處理、上述鎖存部件中的處理后，經(jīng)由上述比特線對(duì)，向構(gòu)成上述緩存器陣列的上述第2緩存器的對(duì)應(yīng)的比特輸出基于在上述鎖存部件中鎖存的數(shù)據(jù)的值。
10.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于上述校驗(yàn)電路在調(diào)查從上述存儲(chǔ)器陣列用讀出放大器輸出的N比特的邏輯值和表示上述第2緩存器內(nèi)的對(duì)應(yīng)的比特的處理的值的組合是否滿足規(guī)定的條件時(shí)，從上述存儲(chǔ)器陣列用讀出放大器向上述讀寫兼用總線串行地輸入存儲(chǔ)在存儲(chǔ)器單元中的N比特的邏輯值的各比特，向上述比特線對(duì)的一個(gè)比特線輸入固定值，在對(duì)上述N比特的邏輯值的第N比特進(jìn)行了上述比較部件中的處理、上述讀出放大器部件中的處理、上述鎖存部件中的處理后，向上述讀寫兼用總線輸入固定值，向上述比特線對(duì)的一個(gè)比特線輸入確定上述緩存器陣列內(nèi)的第2緩存器的處理的值，上述校驗(yàn)判斷部件在對(duì)表示上述處理的值進(jìn)行了上述比較部件中的處理、上述讀出放大器部件中的處理、上述鎖存部件中的處理后，根據(jù)在上述鎖存部件中鎖存了的數(shù)據(jù)，輸出校驗(yàn)結(jié)果。
11.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于還包括生成與寄存器的設(shè)置值對(duì)應(yīng)的周期的內(nèi)部時(shí)鐘的內(nèi)部時(shí)鐘產(chǎn)生部件；根據(jù)在上述內(nèi)部時(shí)鐘產(chǎn)生部件中生成的內(nèi)部時(shí)鐘，生成控制上述校驗(yàn)電路內(nèi)的上述讀出放大器部件的比特線對(duì)的放大的信號(hào)、控制上述校驗(yàn)電路內(nèi)的上述比特線對(duì)的預(yù)充電的信號(hào)、控制上述校驗(yàn)電路內(nèi)的上述鎖存部件的上述比特線對(duì)的鎖存的信號(hào)、控制上述校驗(yàn)電路內(nèi)的上述驅(qū)動(dòng)器部件的向上述第2緩存器輸出鎖存了的數(shù)據(jù)的信號(hào)的控制電路。
全文摘要
在本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置中，存儲(chǔ)器陣列的存儲(chǔ)器單元存儲(chǔ)2比特。存儲(chǔ)器陣列用讀出放大器在校驗(yàn)時(shí)輸出2比特。頁(yè)緩存器的各2比特存儲(chǔ)向?qū)?yīng)的存儲(chǔ)單元寫入的寫入目標(biāo)值。屏蔽緩存器的各比特存儲(chǔ)確定對(duì)對(duì)應(yīng)的存儲(chǔ)器單元的處理的值。寫入驅(qū)動(dòng)器在與選擇出的存儲(chǔ)器單元對(duì)應(yīng)的屏蔽緩存器內(nèi)的比特為“0”時(shí)施加寫入脈沖。校驗(yàn)電路對(duì)從存儲(chǔ)器陣列用讀出放大器輸出的2比特和頁(yè)緩存器內(nèi)的對(duì)應(yīng)的2比特進(jìn)行比較，在比較結(jié)果是一致時(shí)，如果對(duì)應(yīng)的屏蔽緩存器內(nèi)的比特為“0”，則改寫為“1”。
文檔編號(hào)G11C11/34GK1677570SQ20051006276
公開(kāi)日2005年10月5日 申請(qǐng)日期2005年3月30日 優(yōu)先權(quán)日2004年3月30日
發(fā)明者藤澤友之, 柴原輝, 三谷秀德, 神田明彥 申請(qǐng)人:株式會(huì)社瑞薩科技