專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種時鐘同步的半導(dǎo)體器件存儲器件，具體來說涉及一種采用用于使在內(nèi)部電路中所用的內(nèi)部時鐘信息與外部時鐘信息同步的DLL(延遲鎖定環(huán))電路的半導(dǎo)體存儲器件。
背景技術(shù)：
最近，例如SDRAM(同步DRAM)這樣的半導(dǎo)體存儲器件采用DLL(Delay Locked Loop，延遲鎖定環(huán))電路用于讀取數(shù)據(jù)的輸出時序與外部時鐘信息的同步。通過使用DLL電路，用于控制數(shù)據(jù)輸出電路的控制時鐘信息的相位被調(diào)節(jié)為外部時鐘信號的相位，從而讀取數(shù)據(jù)與外部時鐘信號同步地輸出。DLL電路的基本結(jié)構(gòu)例如在日本未審查專利公告No.Hei10-112182中公開。
圖1示出具有DLL電路的SDRAM的操作。SDRAM用其時鐘緩沖器接收一個外部時鐘信號CLK，并且產(chǎn)生一個內(nèi)部時鐘信號ICLK(圖1(a))。內(nèi)部時鐘信號ICLK比外部時鐘信號CLK延遲時鐘緩沖器的一段延遲時間tD。該延遲時間tD是獨立于外部時鐘信號CLK的頻率的固定時間。SDRAM還通過使用內(nèi)部時鐘信號ICLK產(chǎn)生具有與外部時鐘信號CLK相同相位的一個被調(diào)節(jié)時鐘信號DLLCLK(圖1(b))。
在本例中，SDRAM接收與第0個外部時鐘信號CLK相關(guān)的讀取命令R1，并且接收與第一個外部時鐘信號CLK相關(guān)的寫入命令W1。
一個數(shù)據(jù)輸出電路把對應(yīng)于該讀取命令R1的讀取數(shù)據(jù)Q1與對應(yīng)于第二外部時鐘信號CLK的被調(diào)節(jié)時鐘信號DLLCLK的上升沿相同步地輸出(圖1(c))。也就是說，讀取數(shù)據(jù)Q1被輸出為比第二外部時鐘信號的上升沿滯后數(shù)據(jù)輸出電路的延遲時間tDAC(讀取等待時間＝2)。結(jié)果，對于外部時鐘信號CLK的存取時間tAC等于延遲時間tDAC。安裝有SDRAM的系統(tǒng)與第三外部時鐘信號CLK的上升沿同步地接收讀取數(shù)據(jù)Q1。
同時，對應(yīng)于寫入命令W1的寫入數(shù)據(jù)D1被與第一外部時鐘信號CLK的上升沿相同步地與寫入命令W1一同提供(圖1(d))。該操作被稱為寫入等待時間“0”的操作。數(shù)據(jù)輸入電路與內(nèi)部時鐘信號ICLK的上升沿同步地接收寫入數(shù)據(jù)D1，并且把其輸出作為內(nèi)部數(shù)據(jù)IDQ(圖1(e))。內(nèi)部數(shù)據(jù)IDQ(D1)被如此發(fā)送到內(nèi)部電路，比外部時鐘信號CLK滯后該時鐘緩沖器的延遲時間tD。從而，寫入數(shù)據(jù)D1被寫入放大器所放大，并且由讀出放大器通過內(nèi)部數(shù)據(jù)總線寫入到存儲單元。
當(dāng)用于要被讀出的讀取數(shù)據(jù)Q1的存儲單元與要被寫入該寫入數(shù)據(jù)D1的存儲單元相同時，如果在從該存儲單元讀出被寫入數(shù)據(jù)之前把該寫入數(shù)據(jù)D1寫入到該存儲單元，則讀取數(shù)據(jù)Q1可能被延遲。為了避免延遲，這種SDRAM具有一個地址比較器。然后，地址比較器把該讀取地址和寫入地址相比較，并且如果兩個地址相同則直接輸出該寫入數(shù)據(jù)D1作為讀取數(shù)據(jù)Q1。
在此，為了輸出具有等待時間“2”的讀取數(shù)據(jù)Q1，該地址的比較以及根據(jù)比較結(jié)果選擇該讀取數(shù)據(jù)的操作必須在內(nèi)部數(shù)據(jù)IDQ(D1)被輸出時與當(dāng)輸出電路開始工作時之間完成。具體來說，地址的比較和讀取數(shù)據(jù)的選擇必須在第一內(nèi)部時鐘信號ICLK的上升沿到第二外部時鐘信號CLK(被調(diào)節(jié)時鐘信號DLLCLK)的上升沿之間的余量時間(margin time)tMRG之內(nèi)完成。
最近，SDRAM需要高達250MHz(時鐘周期tCK＝4納秒)的工作速度。例如，假設(shè)時鐘周期tCK為4納秒，并且時鐘緩沖器的操作延遲為2納秒，該余量時間tMRG必然小于或等于2納秒。如果余量時間tMRG超過2納秒，則時鐘周期tCK需要根據(jù)該余量時間tMRG而延長。也主不是說，最大時鐘頻率受到余量時間tMRG的限制。
上述問題不限于圖1中所示的情況，其中讀取命令R1和寫入命令W1被相繼地輸入。通常，在讀取數(shù)據(jù)Q1被與接收寫入數(shù)據(jù)D1的下一個時鐘相同步地輸出的情況中，該問題是普遍的。

發(fā)明內(nèi)容
本發(fā)明的一個目的是保證用于半導(dǎo)體存儲器件的內(nèi)部電路的操作容限，以增加時鐘信息的頻率。
根據(jù)本發(fā)明的半導(dǎo)體存儲器件的一個方面，一種半導(dǎo)體存儲器件，其中包括具有存儲單元的存儲單元陣列；相位調(diào)節(jié)電路，用于使外部時鐘信號延遲預(yù)定的時間，以產(chǎn)生一個被調(diào)節(jié)的時鐘信號；相位比較器，用于把所述外部時鐘信號的相位與所述被調(diào)節(jié)的時鐘信號的相位相比較，并且根據(jù)該比較結(jié)果輸出一個相位調(diào)節(jié)信號，以調(diào)節(jié)所述相位調(diào)節(jié)電路的延遲時間；數(shù)據(jù)輸出電路，用于把來自所述存儲單元陣列的讀取數(shù)據(jù)與所述被調(diào)節(jié)時鐘信號同步地輸出到數(shù)據(jù)端；以及數(shù)據(jù)輸入電路，用于與所述被調(diào)節(jié)的時鐘信號同步地接收寫入到所述存儲單元陣列的寫入數(shù)據(jù)，所述寫入數(shù)據(jù)還被提供到所述數(shù)據(jù)端；用于輸出命令信號的保護電路；可變延遲電路，用于根據(jù)所述命令信號改變將由所述相位比較器所比較的所述外部時鐘信號和所述被調(diào)節(jié)時鐘信號之一的相位。
根據(jù)本發(fā)明的半導(dǎo)體存儲器件的一個方面，一個相位調(diào)節(jié)電路使外部時鐘信號延遲預(yù)定的量，以產(chǎn)生一個被調(diào)節(jié)時鐘信號。相位比較器把外部時鐘信號的相位與該被調(diào)節(jié)時鐘信號的相位相比較，并且根據(jù)該比較結(jié)果輸出一個相位調(diào)節(jié)信號，以調(diào)節(jié)相位調(diào)節(jié)電路的延遲時間。數(shù)據(jù)輸出電路把來自存儲單元陣列的讀取數(shù)據(jù)與該被調(diào)節(jié)時鐘信號一同輸出到數(shù)據(jù)端。數(shù)據(jù)輸入電路與該被調(diào)節(jié)時鐘信號相同步接收寫入到存儲單元陣列的寫入數(shù)據(jù)，該寫入數(shù)據(jù)還被提供到該數(shù)據(jù)端。也就是說，該數(shù)據(jù)輸出電路和數(shù)據(jù)輸入電路與相同的被調(diào)節(jié)時鐘信號相同步。
該被調(diào)節(jié)時鐘信號的周期與外部時鐘信號的同期相同。從而，當(dāng)寫入數(shù)據(jù)的輸入和讀取數(shù)據(jù)的輸出相繼執(zhí)行時，寫入數(shù)據(jù)的輸入操作和讀取數(shù)據(jù)的輸入操作之間的切換控制僅僅必需在一個時鐘周期內(nèi)完成。換句話說，時鐘周期可以被減小到上述切換控制所需的時間。結(jié)果，可以避免外部時鐘信號的最大頻率受到切換控制所需的時間的限制。因此，該外部時鐘信號可以增加最大頻率。
根據(jù)本發(fā)明的半導(dǎo)體存儲器件的另一個方面，一個地址端接收選擇要被寫入數(shù)據(jù)的存儲單元的寫入地址以及選擇要被讀出數(shù)據(jù)的存儲單元的讀取地址。地址比較器把由地址端所接收的寫入地址和讀取地址相比較。數(shù)據(jù)選擇電路把與寫入地址相一致提供的寫入數(shù)據(jù)輸出到該數(shù)據(jù)輸出電路，當(dāng)由地址比較器比較的結(jié)果表明該寫入地址與讀取地址相互一致時，該寫入數(shù)據(jù)被輸出作為對應(yīng)于該讀取地址的讀取數(shù)據(jù)。
如上文所述，從寫入數(shù)據(jù)的輸入到讀取數(shù)據(jù)的輸出的操作僅僅必需在一個時鐘周期內(nèi)完成。從而，在地址比較器中的地址比較和在數(shù)據(jù)選擇電路中的數(shù)據(jù)選擇所需的余量時間可以被擴展到一個時鐘周期。當(dāng)時鐘周期受到該余量時間的限制時，可以相應(yīng)地放松該限制。也就是說，外部時鐘信號的最大頻率可以被增加，以提高數(shù)據(jù)傳輸速率。
根據(jù)本發(fā)明的半導(dǎo)體存儲器件的另一個方面，相位調(diào)節(jié)電路產(chǎn)生與外部時鐘信號同相的該被調(diào)節(jié)時鐘信號。從而，該半導(dǎo)體存儲器件可以與外部時鐘信號完全同步地接收寫入數(shù)據(jù)和輸出讀取數(shù)據(jù)。換句話說，安裝有該半導(dǎo)體存儲器件的系統(tǒng)僅僅必須由該系統(tǒng)自身所產(chǎn)生的外部時鐘信號相同步地輸出寫入數(shù)據(jù)，并且確保與該外部時鐘信號相同步地接收讀取數(shù)據(jù)。
根據(jù)本發(fā)明的半導(dǎo)體存儲器件的另一個方面，該相位調(diào)節(jié)電路產(chǎn)生相位領(lǐng)先該外部時鐘信號的被調(diào)節(jié)時鐘信號。因此，可以比與讀取數(shù)據(jù)同步更早地把讀取數(shù)據(jù)輸出到外部時鐘信號，減少在讀取操作中的存取時間。
根據(jù)本發(fā)明半導(dǎo)體存儲器件的另一個方面，一個可變延遲電路根據(jù)提供到外部端子的命令信號調(diào)節(jié)要由相位比較器所比較的外部時鐘信號的相位或者該被調(diào)節(jié)時鐘信號的相位。因此，根據(jù)半導(dǎo)體存儲器件的電特性調(diào)節(jié)時鐘信號的相位能夠減輕性能上的缺陷。這增加制造的成品率。
根據(jù)本發(fā)明的半導(dǎo)體存儲器件的另一個方面，一個可變延遲電路根據(jù)命令信號調(diào)節(jié)要由相位比較器所比較的外部時鐘信號的相位或該被調(diào)節(jié)時鐘信號的相位。一個保護電路輸出用于設(shè)置可變延遲電路的延遲時間的命令信號。根據(jù)半導(dǎo)體存儲器件的電特性，該保護電路可以被編程為被調(diào)節(jié)時鐘信號的相位，從而減輕性能上的缺陷。結(jié)果提高制造的成品率。


從下文結(jié)合附圖的詳細描述中，本發(fā)明的本質(zhì)、原理和用述將更加清楚，在附圖中相同的部件由相同的參考標(biāo)號所表示，其中圖1為示出具有傳統(tǒng)DLL電路的SDRAM的操作的時序圖；圖2為示出本發(fā)明的第一實施例的方框圖；圖3為示出圖2的相位比較器的細節(jié)的電路圖；圖4為示出圖3的延遲電路的細節(jié)的電路圖；圖5為示出圖2的相位比較器的操作的時序圖；圖6為示出在接收一個增量命令中該相位調(diào)節(jié)電路的操作的時序圖；圖7為示出在接收一個減量命令中該相位調(diào)節(jié)電路的操作的時序圖；圖8為示出圖2的數(shù)據(jù)輸入電路和數(shù)據(jù)輸出電路的電路圖；圖9為示出在第一實施例中的SDRAM的操作的時序圖；圖10為示出在第一實施例中的SDRAM的另一個操作的時序圖；
圖11為示出本發(fā)明第二實施例的方框圖；以及圖12為示出延遲電路的另一個實施例的電路圖。
具體實施例方式
在下文中，將參照附圖描述本發(fā)明的實施例。
圖2示出本發(fā)明的半導(dǎo)體存儲器件的第一實施例。通過使用CMOS工藝，該半導(dǎo)體存儲器件被形成為在一個硅基片上的SDRAM。在該圖中，每條粗線表示由多個數(shù)位所構(gòu)成的信號線。在圖的左側(cè)所示的雙圓圈表示外部端子。
該SDRAM包括一個時鐘緩沖器10、命令緩沖器/解碼器12、數(shù)據(jù)緩沖器14、相位調(diào)節(jié)電路16、相位比較器18、行地址鎖存器20、列地址鎖存器22、地址比較器24、行解碼器26、存儲單元陣列28、讀出放大器部分30、列解碼器32、寫入放大器34、數(shù)據(jù)選擇電路36、數(shù)據(jù)輸入電路38、以及數(shù)據(jù)輸出電路40。
時鐘緩沖器10接收外部時鐘信號CLK，并且把所接收的信號輸出作為一個內(nèi)部時鐘信號ICLK。外部時鐘信號CLK是由安裝有SDRAM的系統(tǒng)所產(chǎn)生的一個系統(tǒng)時鐘。
命令緩沖器/解碼器12與內(nèi)部時鐘信號ICLK同步地接收一個命令信號CMD，解碼所接收的信號，并且輸出解碼結(jié)果作為一個內(nèi)部命令信號ICMD。要被提供的命令信號CMD除了寫入命令、讀取命令、NOP命令等等之外，還包括增量命令、減量命令和默認命令，用于調(diào)節(jié)在下文中所述的一個被調(diào)節(jié)時鐘信號DLLCLK的相位。
當(dāng)被提供增量命令、減量命令和默認命令時，命令緩沖器/解碼器12分別輸出命令信號CINC、CDEC和CDEF。被解碼的命令信號CINC、CDEC和CDEF中的一個命令信號變?yōu)楦唠娖?，并且保持為高電平直到接收另一個命令信號為止。也就是說，命令緩沖器/解碼器12具有用于設(shè)置操作模式的模式寄存器的功能。
數(shù)據(jù)緩沖器14接收與內(nèi)部時鐘信號ICLK同步地提供到地址端的地址信號ADD，并且把所接收的信號輸出作為一個內(nèi)部地址信號IADD。地址信號ADD被以分離的行地址和列地址的形式提供到該地址端。
相位調(diào)節(jié)電路16調(diào)節(jié)內(nèi)部時鐘信號ICLK的相位，并且輸出所調(diào)節(jié)的信號作為被調(diào)節(jié)時鐘信號DLLCLK。相位調(diào)節(jié)電路16在從相位比較器18接收到增量信號INC之后，把被調(diào)節(jié)時鐘信號DLLCLK的相位延遲，并且在接收到減量信號DEC之后，把被調(diào)節(jié)時鐘信號DLLCLK的相位提前，以及在接收到保持信號HLD之后時被調(diào)節(jié)時鐘信號DLLCLK的相位固定。也就是說，增量信號INC、減量信號DEC和保持信號HLD是用于調(diào)節(jié)相位調(diào)節(jié)電路16的相位的相位調(diào)節(jié)信號。
相位比較器18把外部時鐘信號CLK與被調(diào)節(jié)時鐘信號DLLCLK的相位相比較。當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位比外部時鐘信號CLK的相位領(lǐng)先時，相位比較器18輸出增量信號INC。當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位比外部時鐘信號CLK的相位落后時，相位比較器18輸出減量信號DEC。當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位與外部時鐘信號CLK的相位之間的差值小于預(yù)定量時，相位比較器18輸出保持信號HLD。相位比較器18還具有一個可變延遲電路DLYB，用于延遲外部時鐘信號CLK，如將在下文中描述的圖3中所示。可變延遲電路DLYB的延遲時間被根據(jù)來自命令緩沖器/解碼器12的命令信號CINC、CDEC和CDEF而調(diào)節(jié)。
當(dāng)行地址鎖存器20接收表示行操作的內(nèi)部命令信號ICMD時，它與內(nèi)部時鐘信號ICLK同步地鎖存內(nèi)部地址信號IADD(行地址)，并且把鎖存的地址輸出到行解碼器26。當(dāng)列地址鎖存器22接收到表示列操作的內(nèi)部命令信號ICMD時，它與內(nèi)部時鐘信號ICLK同步地鎖存內(nèi)部地址信號IADD(列地址)，并且把鎖存的地址輸出到列解碼器32。
地址比較器24把與命令信號CMD相關(guān)連續(xù)提供的兩個地址信號ADD相比較，如果該地址信號ADD相互一致時，把一個一致信號COIN輸出到數(shù)據(jù)選擇電路36。
存儲單元陣列28具有設(shè)置為距陣的多個易失性存儲單元MC，以及連接到存儲單元MC的多條字線WL和多條位線BL。存儲單元MC的每一個具有用于保存數(shù)據(jù)的電容器和設(shè)置在該電容器與位線BL之間的傳輸晶體管。該傳輸晶體管的柵極連接到字線WL。
行解碼器26解碼來自行地址鎖存器20的行地址，以選擇存儲單元陣列28的字線WL。列解碼器32解碼來自列地址鎖存器22的列地址，以選擇用于建立位線BL與內(nèi)部數(shù)據(jù)總線DB之間的連接。讀出放大器30具有連接到位線BL的多個讀出放大器和多個列開關(guān)。該讀出放大器放大從存儲單元讀出到位線BL的數(shù)據(jù)的信號值，并且通過列開關(guān)把該結(jié)果作為讀取數(shù)據(jù)輸入到內(nèi)部數(shù)據(jù)總線DB。另外，讀出放大器保存從內(nèi)部數(shù)據(jù)總線DB通過列開關(guān)發(fā)送到位線BL的寫入數(shù)據(jù)的信號值。
在寫入操作中，寫入放大器34把來自數(shù)據(jù)輸入電路38的數(shù)據(jù)DIN輸出到內(nèi)部數(shù)據(jù)總線DB。在讀取操作中，數(shù)據(jù)選擇電路36輸出從存儲單元陣列28讀出的數(shù)據(jù)，作為讀取數(shù)據(jù)DOUT。現(xiàn)在，當(dāng)它接收該一致信號COIN時，數(shù)據(jù)選擇電路36將不輸出來自存儲單元陣列28的數(shù)據(jù)，而是輸出在數(shù)據(jù)輸入電路38中保存的寫入數(shù)據(jù)，作為讀取數(shù)據(jù)DOUT。
數(shù)據(jù)輸入電路38在寫入操作中被激活。它與被調(diào)節(jié)時鐘信號DLLCLK同步地接收提供到數(shù)據(jù)端DQ的寫入數(shù)據(jù)，并且輸出所接收的數(shù)據(jù)，作為寫入數(shù)據(jù)DIN。數(shù)據(jù)輸出電路40在讀出操作中被激活。它把從數(shù)據(jù)選擇電路36輸出的讀取數(shù)據(jù)DOUT輸出到數(shù)據(jù)端DQ。也就是說，在本發(fā)明中不但數(shù)據(jù)輸出電路40而且數(shù)據(jù)輸入電路38都與被調(diào)節(jié)時鐘信號DLLCLK相同步地工作。
圖3示出圖2中所示的相位比較器18的細節(jié)。相位比較器18具有延遲電路DLYA、DLYB和DLYC、D型觸發(fā)器DFF1和DFF2以及邏輯門。延遲電路DLYA延遲被調(diào)節(jié)時鐘信號DLLCLK，并且輸出其結(jié)果作為一個延遲的時鐘信號DCLK1。延遲電路DLYB根據(jù)命令信號CINC、CDEC和CDEF延遲外部時鐘信號CLK，并且把其結(jié)果輸出，作為一個延遲的時鐘信號CLK1。也就是說，延遲電路DLYB作為一個可變延遲電路。延遲電路DLYC延遲該延遲的時鐘信號DCLK1，并且輸出其結(jié)果作為一個延遲的時鐘信號DCLK2。如將在下文中所述，當(dāng)外部時鐘信號CLK和被調(diào)節(jié)時鐘信號DLLCLK的相位差小于延遲電路DLYC的延遲時間時，相位比較器18確定這兩個時鐘信號相互一致。
D型觸發(fā)器DFF1與延遲的時鐘信號DCLK1相同步地鎖存該延遲的時鐘信號DCLK1，并且把其輸出作為一個輸出信號OUT1。該D型觸發(fā)器DFF2與延遲的時鐘信號DCLK2相同步地鎖存該延遲的時鐘信號DCLK2，并且把其輸出作為一個輸出信號OUT2。然后，根據(jù)輸出信號OUT1和OUT2的邏輯，邏輯門GATE輸出保持信號HLD、增量信號INC和減量信號DEC中的任何一個信號。
圖4示出圖3中所示的延遲電路DLYA和DLYB的細節(jié)。
延遲電路DLYA具有一個延遲級DS1，其包括串聯(lián)的兩個CMOS反相器。延遲電路DLYB具有串聯(lián)的兩個延遲級DS1、以及用于把這些延遲級DS1的輸入節(jié)點和輸出節(jié)點分別連接到延遲的時鐘信號CLK1的三個開關(guān)電路SW1、SW2和SW3。該開關(guān)電路SW1、SW2和SW3具有CMOS傳輸門以及分別接收用于控制傳輸門的命令信號CINC、CDEC和CDEF的反相器。
當(dāng)命令信號CINC處于高電平時，開關(guān)電路SW1導(dǎo)通，從而外部時鐘信號CLK被作為延遲的時鐘信號CLK1而發(fā)送。當(dāng)命令信號CDEF處于高電平時，開關(guān)電路SW2導(dǎo)通，從而被延遲一個延遲級DS1的外部時鐘信號CLK被作為延遲的時鐘信號CLK1而發(fā)送。當(dāng)命令信號CDEC處于高電平時，開關(guān)電路SW3導(dǎo)通，從而被延遲兩個延遲級DS1的外部時鐘信號CLK被作為延遲的時鐘信號CLK1而發(fā)送。
圖5示出圖3中所示的相位比較器18的操作。在本例中，在命令信號CINC、CDEC和CDEF中的命令信號CDEF單獨地變?yōu)楦唠娖?。也就是說，該延遲的時鐘信號CLK1比外部時鐘信號CLK滯后圖4中所示的延遲級DS1的延遲時間。該延遲的時鐘信號DCLK1比被調(diào)節(jié)時鐘信號DLLCLK滯后延遲級DS1的延遲時間。也就是說，延遲時鐘信號CLK1相對于外部時鐘信號CLK的延遲時間等于延遲時鐘信號DCLK1相對于被調(diào)節(jié)時鐘信號DLLCLK的延遲時間。該延遲的時鐘信號CLK1實際上被進一步滯后與開關(guān)電路SW2的延遲時間相同的量。從而，延遲時鐘信號CLK1的相位稍微滯后于該延遲的時間信號DCLK1的相位。
當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位領(lǐng)先于外部時鐘信號CLK(圖的左側(cè))并且圖3中所示的D型觸發(fā)器DFF1和DFF2分別鎖存高電平的延遲時鐘信號DCLK1和DCLK2，并且輸出信號OUT1和OUT2都變?yōu)楦唠娖健Ｔ诖?，用于表示相位領(lǐng)先的增量信號變?yōu)楦唠娖健?br> 當(dāng)D型觸發(fā)器DFF1鎖存高電平的延遲時鐘信號DCLK1，以及D型觸發(fā)器DFF2鎖存低電平的延遲時鐘信號DCLK2時，如果被調(diào)節(jié)時鐘信號DLLCLK的相位幾乎與外部時鐘信號CLK相同(圖的中央)，則輸出信號OUT1和OUT2分別變?yōu)楦唠娖胶偷碗娖?。在此，用于表示相位一致的保持信號HLD變高電平。
當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位滯后于外部時鐘信號CLK的相位(圖的右側(cè))并且D型觸發(fā)器DFF1和DFF2鎖存低電平的延遲時鐘信號DCLK1和DCLK2時，輸出信號OUT1和OUT2都變?yōu)榈碗娖?。在此，用于表示相位滯后的減量信號DEC變?yōu)楦唠娖?。然后圖2中所示的相位調(diào)節(jié)電路16根據(jù)信號INC、HLD和DEC調(diào)節(jié)被調(diào)節(jié)時鐘信號DLLCLK的相位。
圖6示出用于提供增量命令以把命令信號CINC變?yōu)楦唠娖降那闆r的相位比較器18的操作。
在初始狀態(tài)中(圖左側(cè)所示的時序圖)，用默認命令CDEF設(shè)置命令緩沖器/解碼器12。如結(jié)合圖4所示，延遲的時鐘信號CLK1相對于外部時鐘信號CLK的延遲時間T1約等于該延遲的時鐘信號DCLK1相對于被調(diào)節(jié)時鐘信號DLLCLK的延遲時間T2。因此，當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位與外部時鐘信號CLK的相位相一致時，相位比較器18輸出保持信號HLD。
在該狀態(tài)中，增量命令被從SDRAM的外部提供，從而命令信號CINC變?yōu)楦唠娖?。圖4中所示的延遲電路DLYB把延遲的時鐘信號CLK1相對于外部時鐘信號CLK的延遲時間T1增加到等于延遲級DS1的延遲時間。如在該圖中央的時序圖所示，圖3中所示的D型觸發(fā)器DFF1和DFF2的鎖存時間相應(yīng)地滯后。從而，當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位與外部時鐘信號CLK的相位相一致時，輸出信號OUT1和OUT2都變?yōu)楦唠娖健Ｒ簿褪钦f，相位比較器18輸出該增量信號INC。
接著，在圖的右側(cè)所示的時序圖中，圖2中所示的相位調(diào)節(jié)電路16根據(jù)增量信號INC延遲被調(diào)節(jié)時鐘信號DLLCLK的相位。然后，當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位比外部時鐘信號CLK的相位落后一個差值DIF1時，相位比較器18再次輸出保持信號HLD，確定該相位相互一致。按照這種方式，在來自SDRAM外部的增量命令(CINC)之下，被調(diào)節(jié)時鐘信號DLLCLK可以比外部時鐘信號CLK的相位滯后(DLL調(diào)節(jié))。
圖7示出用于提供增量命令以把命令信號CDEC變?yōu)楦唠娖降那闆r的相位比較器18的操作。下面將省略與圖6相同的操作的詳細描述。
在初始狀態(tài)中(圖的左側(cè)所示的時序圖)，用默認命令CDEF設(shè)置命令緩沖器/解碼器12。當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位與外部時鐘信號CLK的相位相一致時，相位比較器18輸出保持信號HLD。
在該狀態(tài)中，減量信號被從SDRAM的外部提供，從而命令信號CDEC變?yōu)楦唠娖?。如該圖中央的時序圖所示，延遲電路DLYB消除該延遲的時鐘信號CLK1與外部時鐘信號CLK的相位差。這把D型觸發(fā)器DFF1和DFF2的鎖存時序提前。相應(yīng)地，輸出信號OUT1和OUT2分別變?yōu)榈碗娖胶透唠娖?，從而輸出該減量信號DEC。
接著，在圖的右側(cè)所示的時序圖中，圖2中所示的相位調(diào)節(jié)電路16根據(jù)減量信號DEC提前被調(diào)節(jié)時鐘信號DLLCLK的相位。然后，當(dāng)被調(diào)節(jié)時鐘信號DLLCLK的相位比外部時鐘信號CLK的相位領(lǐng)先一個差值DIF2時，相位比較器18再次輸出保持信號HLD，確定該相位相互一致。按照這種方式，在來自SDRAM外部的減量命令(CDEC)之下，被調(diào)節(jié)時鐘信號DLLCLK的相位可以比外部時鐘信號CLK的相位領(lǐng)先(DLL調(diào)節(jié))。
圖8示出圖2中所示的數(shù)據(jù)輸入電路38和數(shù)據(jù)輸出電路40的細節(jié)。
數(shù)據(jù)輸入電路38具有差分放大器AMP和D型觸發(fā)器DFF。差分放大器AMP放大通過數(shù)據(jù)端DQ提供的數(shù)據(jù)信號與參考電壓VREF之間的電壓差。D型觸發(fā)器DFF與被調(diào)節(jié)時鐘信號DLLCLK同步地鎖存從差分放大器AMP輸出的數(shù)據(jù)信號，并且輸出鎖存的信號作為寫入數(shù)據(jù)DIN。
數(shù)據(jù)輸出電路40與被調(diào)節(jié)時鐘信號DLLCLK同步地鎖存從數(shù)據(jù)選擇電路36輸出的讀取數(shù)據(jù)DOUT，并且把鎖存的信號輸出到數(shù)據(jù)端DQ。
圖9示出根據(jù)本發(fā)明的SDRAM的操作。下面將省略與圖1中所示相同的操作。在本例中，默認命令CDEF被保存在命令緩沖器/解碼器12中。與圖1中相同，SDRAM接收與第0個外部時鐘信號CLK相關(guān)的讀取命令R1，并且接收與第一個外部時鐘信號CLK相關(guān)的寫入命令W1。讀取等待時間為“2 ”，并且寫入等待時間為“0”。
在本例中，被調(diào)節(jié)時鐘信號DLLCLK的相位與外部時鐘信號CLK的相位相一致(圖9(a))。數(shù)據(jù)輸入電路38如此與外部時鐘信號CLK的上升沿同步地接收寫入數(shù)據(jù)D1(圖9(b))。在該圖中，虛線所示的內(nèi)部數(shù)據(jù)信號IDQ表示常規(guī)的接收時序。寫入數(shù)據(jù)D1的接收時序比以前(圖1)提前時鐘緩沖器10的延遲時間tD。
現(xiàn)在，如果對應(yīng)于讀取命令R1的讀取地址和對應(yīng)于寫入命令W1的寫入地址相同，則SDRAM必須輸出還沒有寫入到存儲單元MC的寫入數(shù)據(jù)W1作為讀取數(shù)據(jù)Q1，從而保證讀取等待時間為“2”。在此，由圖2所示的地址比較器24執(zhí)行的讀取地址和寫入地址的比較操作以及由數(shù)據(jù)選擇電路36根據(jù)在一致信號COIN所執(zhí)行的讀取信號的選擇操作可以在從第一外部時鐘信號CLK的上升沿到第二外部時鐘信號CLK的上升沿的余量時間tMRG過程中執(zhí)行。也就是說，該余量時間tMRG變?yōu)楸认惹伴L延遲時間tD的長度。
例如，假設(shè)時間周期tCK為4納秒(250MHz)并且時鐘緩沖器10的延遲時間tD為2納秒，該余量時間tMRG為4納秒，即是現(xiàn)有技術(shù)的兩倍。增加余量時間tMRG使得時鐘周期tCK被減小，而不受到余量時間tMRG的限制。也就是說，避免外部時鐘信號CLK的最大頻率受到該余量時間tMRG的限制。
圖10示出根據(jù)本發(fā)明的SDRAM的另一個操作。下面將省略與圖1中相同的詳細描述。
在本例中，減量命令CDEC被保持在命令緩沖器/解碼器12中。如圖7中所示，被調(diào)節(jié)時鐘信號DLLCLK的相位如此領(lǐng)先外部時鐘信號CLK的相位(圖10(a))。被調(diào)節(jié)時鐘信號DLLCLK的領(lǐng)先相位使得寫入數(shù)據(jù)D1的接收時序和讀取數(shù)據(jù)Q1的輸出時序比圖9中更早(圖10(b))。從而，相對于外部時鐘信號CLK的存取時間tAC可以被減少，并且余量時間tMRG被保持在時鐘周期tCK。在該圖中，虛線所示的數(shù)據(jù)信號DQ表示常規(guī)的輸出時序。
順便提及，被調(diào)節(jié)時鐘信號DLLCLK的相位可以被調(diào)節(jié)在該范圍內(nèi)，其中第三外部時鐘信號CLK的上升沿如果在讀取數(shù)據(jù)Q1的輸出周期內(nèi)。在此，圖4中所示的延遲電路DLYB的延遲級DS1的數(shù)目以及命令信號的位數(shù)可以被增加，以更加精細地對該被調(diào)節(jié)時鐘信號DLLCLK進行調(diào)節(jié)。
如上文所述，在本實施例中，數(shù)據(jù)輸入電路38和數(shù)據(jù)輸出電路40都與被調(diào)節(jié)時鐘信號DLLCLK相同步地工作。從而，當(dāng)寫入數(shù)據(jù)D1的輸入和讀取數(shù)據(jù)Q1的輸出相繼地對相同的存儲單元執(zhí)行時，在地址比較器24中的地址比較與在數(shù)據(jù)選擇電路36中的數(shù)據(jù)選擇所需的余量時間可以被擴展到單個時鐘周期tCK。換句話說，該時鐘周期tCK可以被減少到上述余量時間。結(jié)果，外部時鐘信號CLK的最大頻率可以被增加，用于提高數(shù)據(jù)傳遞速率。具體來說，如果外部時鐘信號CLK是其系統(tǒng)時鐘，則安裝有SDRAM的系統(tǒng)可以提高性能。
根據(jù)被提供到命令端CMD的命令信號CMD，可變延遲電路DLYB的延遲時間被調(diào)節(jié)，以調(diào)節(jié)要在相位比較器18中比較的被調(diào)節(jié)時鐘信號DLLCLK的相位。例如，相位調(diào)節(jié)電路16可以產(chǎn)生具有與外部時鐘信號CLK相同相位的被調(diào)節(jié)時鐘信號DLLCLK，從而SDRAM完全與外部時鐘信號CLK同步地接收寫入數(shù)據(jù)D1并且輸出讀出數(shù)據(jù)Q1。結(jié)果，安裝有SDRAM的系統(tǒng)僅僅必須與由其自身所產(chǎn)生的外部時鐘信號CLK相步地輸出寫入數(shù)據(jù)D1，從而確保與外部時鐘信號CLK相同步地接收讀取數(shù)據(jù)Q1。
另外，相位調(diào)節(jié)電路16可以產(chǎn)生相位領(lǐng)先于外部時鐘信號CLK的被調(diào)節(jié)時鐘信號DLLCLK，從而讀取數(shù)據(jù)Q1比與外部時鐘信號CLK相同步更早地輸出。結(jié)果，可以減少在讀取操作中的存取時間tAC。也就是說，根據(jù)SDRAM的電特性，被調(diào)節(jié)時鐘信號DLLCLK的相位可以被調(diào)節(jié)以減輕操作缺陷(AC缺陷)。這導(dǎo)致增加制造的成品率。
圖11示出本發(fā)明的半導(dǎo)體存儲器件的第二實施例。與現(xiàn)有技術(shù)和第一實施例相同的電路和信號將由相同的參考標(biāo)號所表示。在此將省略對它們的詳細描述。
在本實施例中，形成命令緩沖器/解碼器42以取代第一實施例的命令緩沖器/解碼器12。命令緩沖器/解碼器42僅僅接收與SDRAM相關(guān)的那些命令，例如寫入命令、讀取命令和NOP命令。因此，與第一實施例不同，命令緩沖器/解碼器42不接收增量命令(CINC)、減量命令(CDEC)和默認命令(CDEF)。
該SDRAM還具有一個附加的保護電路44。該保護電路44具有多個保險絲。該保險絲在完成在晶片上形成多個SDRAM之后的制造工藝(測試處理)中被編程。該保護電路44根據(jù)保險絲編程把命令信號CINC、CDEC和CDEF保持在高電平。其余結(jié)構(gòu)與第一實施例相同。
該實施例可以提供與上述第一實施例相同的效果。另外，在本實施例中，保護電路44保持命令信號CINC、CDEC和CDEF中的任何一個信號為高電平。從而，根據(jù)產(chǎn)品規(guī)格對該保護電路44編程例如可以促進不同存取時間tAC的SDRAM的制造。另外，當(dāng)在命令信號CDEF之下，存取時間tAC不符合規(guī)格的SDRAM可以用命令信號CDEC來編程，以使得該存取時間tAC符合標(biāo)準(zhǔn)。結(jié)果，可以把具有存儲缺陷的SDRAM變?yōu)榉蠘?biāo)準(zhǔn)的器件，這增加了成品率。
上述第一和第二實施例處理圖4中所示的延遲電路DLYB被構(gòu)造為一個可變延遲電路從而該延遲時間信號CLK1的相位被相對于延遲時鐘信號DCLK而調(diào)節(jié)。但是，本發(fā)明不限于這些實施例。例如，如圖12中所示，相位比較器可以被構(gòu)造為一個可變延遲電路，從而延遲時鐘信號DCLK1用延遲時鐘信號CLK1來調(diào)節(jié)。
上述第二實施例處理處理保護電路44被編程以設(shè)置任何一個增量命令CINC、減量命令CDEC以及默認命令CDEF。但是，本發(fā)明不限于這一實施例。例如，取代保護電路44，根據(jù)用于SDRAM的制造工藝中所用的光掩膜的圖案形狀而要形成在該SDRAM上的預(yù)定位置中的導(dǎo)電層可以被用于設(shè)置任何一個增量命令CINC、減量命令CDEC以及默認命令CDEF。
本發(fā)明不限于上述實施例，并且可以做出各種變型而不脫離本發(fā)明的精神和范圍?？梢詫Σ糠只蛩胁考M行任何改進。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，其中包括具有存儲單元的存儲單元陣列；相位調(diào)節(jié)電路，用于使外部時鐘信號延遲預(yù)定的時間，以產(chǎn)生一個被調(diào)節(jié)的時鐘信號；相位比較器，用于把所述外部時鐘信號的相位與所述被調(diào)節(jié)的時鐘信號的相位相比較，并且根據(jù)該比較結(jié)果輸出一個相位調(diào)節(jié)信號，以調(diào)節(jié)所述相位調(diào)節(jié)電路的延遲時間；數(shù)據(jù)輸出電路，用于把來自所述存儲單元陣列的讀取數(shù)據(jù)與所述被調(diào)節(jié)時鐘信號同步地輸出到數(shù)據(jù)端；以及數(shù)據(jù)輸入電路，用于與所述被調(diào)節(jié)的時鐘信號同步地接收寫入到所述存儲單元陣列的寫入數(shù)據(jù)，所述寫入數(shù)據(jù)還被提供到所述數(shù)據(jù)端；用于輸出命令信號的保護電路；可變延遲電路，用于根據(jù)所述命令信號改變將由所述相位比較器所比較的所述外部時鐘信號和所述被調(diào)節(jié)時鐘信號之一的相位。
全文摘要
一個相位調(diào)節(jié)電路使外部時鐘信號延遲預(yù)定的量，以產(chǎn)生一個被調(diào)節(jié)時鐘信號。相位比較器把外部時鐘信號的相位與該被調(diào)節(jié)時鐘信號的相位相比較，輸出一個相位調(diào)節(jié)信號，以調(diào)節(jié)相位調(diào)節(jié)電路的延遲時間。數(shù)據(jù)輸出電路把讀取數(shù)據(jù)與該被調(diào)節(jié)時鐘信號同步地輸出到數(shù)據(jù)端。數(shù)據(jù)輸入電路與該被調(diào)節(jié)時鐘信號相同步接收提供到該數(shù)據(jù)端的寫入數(shù)據(jù)。當(dāng)寫入數(shù)據(jù)的輸入和讀取數(shù)據(jù)的輸出相繼執(zhí)行時，寫入數(shù)據(jù)的輸入操作和讀取數(shù)據(jù)的輸入操作之間的切換控制僅僅必需在一個時鐘周期內(nèi)完成。時鐘周期可以被減小到上述切換控制所需的時間。結(jié)果，該外部時鐘信號的最大頻率可以增加。
文檔編號G11C11/407GK1674150SQ200510062690
公開日2005年9月28日 申請日期2002年11月29日 優(yōu)先權(quán)日2002年5月9日
發(fā)明者奧田正樹, 小林広之 申請人:富士通株式會社