專利名稱：半導體存儲器件和輸出數(shù)據(jù)信號的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體存儲器件和從半導體存儲器件輸出數(shù)據(jù)信號的方法。
背景技術(shù)：
近年，在半導體存儲器件中需要高速操作。作為加速諸如讀取操作和寫入操作等半導體存儲器件的操作的方法，需要考慮控制數(shù)據(jù)總線。在輸出操作期間，常規(guī)地將電源電壓Vcc的信號電平或接地電壓GND施加到數(shù)據(jù)總線。不過，這種方法是不充分的。不過，由于數(shù)據(jù)總線的大的寄生電容，操作速度趨向于延遲。由于這個原因，在均衡周期中將(1/2)Vcc的電壓施加到數(shù)據(jù)總線。這樣，數(shù)據(jù)總線被預充電，并且在均衡周期后輸出操作加速了。
圖1為框圖，示出了作為半導體存儲器件的現(xiàn)有閃存的結(jié)構(gòu)。閃存100位于半導體芯片上。閃存100包括地址緩存部分2、多個平板3-1～3-6、輸出總線部分116、輸入/輸出緩存部分6、控制電路104和升壓(boosting)電路5。引腳1-1～1-n(n為1或大于1的整數(shù))與地址緩存部分2相連。引腳7-1～7-n與輸入/輸出緩存部分6相連。為引腳1-1～1-n分別提供了引腳7-1～7-n。輸出總線部分116包括輸出總線單元116-1～116-n。輸出總線單元116-1～116-n分別被分配到引腳7-1～7-n。輸出總線單元116-1～116-n與各個平板3-1～3-6以及輸入/輸出緩存部分6相連。
從閃存100的外部通過引腳1-j(j＝1、2、...、n)為地址緩存部分2提供了地址。地址緩存部分2根據(jù)內(nèi)部電路的信號電平將地址信號輸出到平板3-1～3-6中的每一個。平板3-k(k＝1～6)根據(jù)地址信號輸出作為數(shù)據(jù)輸出信號的數(shù)據(jù)。從平板3-k輸出的數(shù)據(jù)輸出信號聚集到輸出總線單元116-j并且提供給輸入/輸出緩存部分6。輸入/輸出緩存部分6在根據(jù)外部信號電平調(diào)整輸出數(shù)據(jù)信號的信號電平之后，產(chǎn)生輸出數(shù)據(jù)，并且通過引腳7-j將輸出數(shù)據(jù)輸出到閃存100外部?？刂齐娐?04從輸入/輸出緩存部分6接收控制數(shù)據(jù)。控制電路104根據(jù)控制數(shù)據(jù)來確定閃存100的操作，以產(chǎn)生控制信號。控制電路104將控制信號分配給升壓電路5、平板3-j和輸出總線116-j，以控制閃存100。升壓電路5將提升的電源電壓分配給平板3-j。
平板3-k(k＝1，2，...，6)為閃存100的一個功能塊單元，并且包括區(qū)段13-1～13-n、全局行解碼器11-k、局部行解碼器12-k、列解碼器9-k、讀出放大器電路15-k、參考胞元部分14-k和電源開關(guān)部分8-k。讀出放大器電路15-k包括讀出放大器15-k-j(15-k-1～15-k-n)。分別為讀出放大器15-k-j提供了區(qū)段13-j(j＝1～n)。分別為輸出總線單元116-j提供了讀出放大器15-k-j。每一個區(qū)段13-j在擦除它所存儲的數(shù)據(jù)時是最小單元，并且包括多個存儲胞元。電源開關(guān)部分8-k響應來自控制電路104的控制信號，對來自升壓電路5的電源電壓進行開關(guān)，并且提供給全局行解碼器11-k和列解碼器9-k。
地址信號被分配到平板3-k中的全局行解碼器11-k、局部行解碼器12-k和列解碼器9-k。地址信號的行地址由全局行解碼器11-k和局部行解碼器12-k進行解碼，以選擇一條字線。地址信號的列地址由列解碼器9-k進行解碼，以選擇一條位線。所選字線和所選位線確定存儲胞元中的一個，從中讀出數(shù)據(jù)并且寫入數(shù)據(jù)。通過讀出放大器電路15-k，對從所選存儲胞元中讀出的數(shù)據(jù)和從參考胞元部分14讀出的數(shù)據(jù)進行比較。讀出放大器電路15-k將比較結(jié)果輸出給輸出總線部分116-j作為上述數(shù)據(jù)輸出信號。
圖2示出了控制電路104和輸出總線部分116的輸出總線單元116-j。如圖2所示，控制電路104將第一選擇信號A或第二選擇信號B，以及復位信號C交替輸出給輸出總線單元116-j作為上述控制信號。例如，第一選擇信號A當信號電平為低時表示有效狀態(tài)，當信號電平為高時表示無效狀態(tài)。第二選擇信號B當信號電平為低時表示有效狀態(tài)，當信號電平為高時表示無效狀態(tài)。復位信號C當信號電平為低時表示有效狀態(tài)，當信號電平為高時表示無效狀態(tài)。
輸出總線部分116-j包括數(shù)據(jù)總線120、第一輸出部分121和第二輸出部分122，以及P-溝道晶體管123。輸入/輸出緩存部分6與數(shù)據(jù)總線120相連。
第一輸出部分121具有反相器121-1～121-3。反相器121-1的輸入與平板3-1中的讀出放大器15-1-j的輸出相連，并且反相器121-2的輸入與平板3-2中的讀出放大器15-2-j的輸出相連。反相器121-1～121-3的輸出與數(shù)據(jù)總線120相連。反相器121-1～121-3與控制電路104相連并且受其控制。每一個反相器121-1～121-3響應來自控制電路104的低電平的第一選擇信號A，對從相應的讀出放大器輸出的信號進行反向，并且輸出經(jīng)過反向的信號。第二輸出部分122具有反相器122-1～122-3。反相器122-1的輸入與平板3-4中的讀出放大器15-4-j的輸出相連，并且反相器122-2的輸入與平板3-5中的讀出放大器15-5-j的輸出相連。反相器122-1～122-3的輸出與數(shù)據(jù)總線120相連。反相器122-1～122-3與控制電路104相連并且受其控制。每一個反相器122-1～122-3響應來自控制電路104的低電平的第二選擇信號B，對從相應的讀出放大器輸出的信號進行反向，并且輸出經(jīng)過反向的信號。
將只有電源電壓VCC一半的電壓(1/2)VCC供應給P-溝道晶體管123的源極。P-溝道晶體管123的漏極與數(shù)據(jù)總線120相連。P-溝道晶體管123的柵極與控制電路104相連。將來自控制電路104的低電平的復位信號C供應給P-溝道晶體管123的柵極。
圖3A～3D為時序圖，示出了在閃存100中的輸出總線部分116-j的操作?？刂齐娐?04控制P-溝道晶體管123，以便交替重復有效周期ACT和均衡周期EQC。控制電路104輸出低電平的第一選擇信號A或低電平的第二選擇信號B，以指定有效周期ACT。另外，控制電路104輸出低電平的復位信號C，以指定均衡周期EQC。
首先，控制電路104根據(jù)來自地址緩存部分2的控制信號來確定待由閃存100執(zhí)行的操作。結(jié)果，例如，假設(shè)控制電路104確定了平板3-1中的讀出放大器電路15-1-1應該將數(shù)據(jù)輸出信號輸出到輸出總線單元116-1。在這種情況下，控制電路104輸出低電平的第一選擇信號A，以指定有效周期ACT。
在有效周期ACT中，假設(shè)待從讀出放大器電路15-1-1輸出到輸出總線單元116-1的數(shù)據(jù)輸出信號的信號電平表示地電壓GND。在輸出總線單元116-1中的第一輸出電路121的反相器121-1響應低電平的第一選擇信號A，對來自讀出放大器電路15-1-1的數(shù)據(jù)輸出信號進行反向，并且將經(jīng)過反向的信號輸出給數(shù)據(jù)總線120。此時，反相器121-1輸出電源電壓VCC的數(shù)據(jù)輸出信號。施加于數(shù)據(jù)總線120的信號電平O表示電源電壓VCC。在有效周期ACT中，輸入/輸出緩存部分6對輸出到數(shù)據(jù)總線120的信號進行反向。輸入/輸出緩存部分6生成根據(jù)地電壓GND被調(diào)整到外部信號電平的輸出數(shù)據(jù)，并且然后通過引腳7-1將輸出數(shù)據(jù)輸出到閃存100的外部。
接下來，控制電路104輸出低電平的復位信號C，以指定均衡周期EQC。在均衡周期EQC中，響應低電平的復位信號C來導通輸出總線單元116-1的P-溝道晶體管123，并且強制地將(1/2)VCC的電壓施加于數(shù)據(jù)總線120。這樣，在閃存100中的均衡周期EQC中，將電壓(1/2)VCC施加于數(shù)據(jù)總線120。也就是說，將數(shù)據(jù)總線120預先充電到電壓(1/2)VCC。因此，在接著均衡周期EQC的有效周期ACT中，諸如讀取操作等操作被加速。不過，在均衡周期EQC中強制將數(shù)據(jù)總線120預先充電到(1/2)VCC的電壓與在有效周期ACT中施加于數(shù)據(jù)總線120的電壓不是沒有任何關(guān)系。因此，電源電壓VCC可能會下降。在這種情況下，閃存100不能以較高的速度來執(zhí)行操作。
另外，在閃存100中，在均衡周期EQC中強制將數(shù)據(jù)總線120預先充電到(1/2)VCC的電壓與在有效周期ACT中施加于數(shù)據(jù)總線120的電壓沒有任何關(guān)系。因此，增加了閃存100的功耗。
結(jié)合以上講述，在日本未決專利申請(JP-P2000-149565A)中公開了另一個現(xiàn)有半導體存儲器件。在該現(xiàn)有例子中的半導體存儲器件包括數(shù)據(jù)總線驅(qū)動器、I/O線和數(shù)據(jù)總線。用I/O線來連接讀出放大器的輸出和數(shù)據(jù)總線驅(qū)動器的輸出。數(shù)據(jù)總線驅(qū)動器的輸出與數(shù)據(jù)總線相連。均衡電路與I/O線和數(shù)據(jù)總線相連。將來自讀出放大器的信號施加于I/O線。數(shù)據(jù)總線驅(qū)動器對施加于I/O線的信號進行反向，以將所反向的信號輸出給數(shù)據(jù)總線。響應均衡信號的均衡電路將施加于I/O線的信號存儲在電容器中。均衡電路生成其信號電平處于電容器的電壓電平和數(shù)據(jù)總線的電壓電平之間的信號。因此，均衡電路將所生成的信號輸出給數(shù)據(jù)總線。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，半導體存儲器件包括第一至第三數(shù)據(jù)總線、第一連接電路和第二連接電路。第一連接電路位于第一數(shù)據(jù)總線和第二數(shù)據(jù)總線之間，響應第一選擇信號來對從存儲部分讀出的第一數(shù)據(jù)總線上的第一輸出信號進行反向并將其傳輸?shù)降诙?shù)據(jù)總線上，響應第二選擇信號來對從存儲部分讀出的第二數(shù)據(jù)總線上的第二輸出信號進行反向并將其傳輸?shù)降谝粩?shù)據(jù)總線上，并且響應復位信號C將第一數(shù)據(jù)總線和第二數(shù)據(jù)總線連接起來。第二連接電路位于第二數(shù)據(jù)總線和第三數(shù)據(jù)總線之間，響應第一選擇信號來對第二數(shù)據(jù)總線上經(jīng)過反向的第一輸出信號進行反向并將其傳輸?shù)降谌龜?shù)據(jù)總線上，并且響應第二選擇信號來將第二數(shù)據(jù)總線上的第二輸出信號傳輸?shù)降谌龜?shù)據(jù)總線上。
這里，優(yōu)選情況下，第一數(shù)據(jù)總線的長度與第二數(shù)據(jù)總線的長度基本相等。
另外，半導體存儲器件可以進一步包括第一讀出放大器部分，其構(gòu)造為響應第一選擇信號來對從存儲部分讀出的信號進行放大并將其作為第一輸出信號輸出到第一數(shù)據(jù)總線上；以及第二讀出放大器部分，其構(gòu)造為響應第二選擇信號來對從存儲部分讀出的信號進行放大并將其作為第二輸出信號輸出到第二數(shù)據(jù)總線上。在這種情況下，當?shù)谝蛔x出放大器部分的輸出和第二讀出放大器部分的輸出中的一個是有效的時，則另一個是無效的。
另外，第三數(shù)據(jù)總線與第一讀出放大器部分之間的總線長度比第三數(shù)據(jù)總線與第二讀出放大器部分之間的長度長。
另外，第一讀出放大器部分和第一數(shù)據(jù)總線可以位于芯片區(qū)域的第一區(qū)域中，并且第二讀出放大器部分和第二數(shù)據(jù)總線可以位于芯片區(qū)域的第二區(qū)域中。在這種情況下，第一連接電路位于第一區(qū)域和第二區(qū)域之間的芯片區(qū)域的第三區(qū)域中。在這種情況下，第一讀出放大器部分和第一數(shù)據(jù)總線可以位于芯片區(qū)域的第一區(qū)域中，并且第三數(shù)據(jù)總線和總線驅(qū)動器電路可以位于芯片區(qū)域的第二區(qū)域中。在這種情況下，第二讀出放大器部分和第二數(shù)據(jù)總線位于芯片區(qū)域的第一區(qū)域和芯片區(qū)域的第二區(qū)域之間的芯片區(qū)域的第三區(qū)域中，并且第一連接電路位于第一區(qū)域和第三區(qū)域之間的芯片區(qū)域的第四區(qū)域中。
另外，第一連接電路可以包括反向單元，其位于第一數(shù)據(jù)總線和第二數(shù)據(jù)總線之間，響應第一選擇信號來對第一數(shù)據(jù)總線上的第一輸出信號進行反向并將其傳輸?shù)降诙?shù)據(jù)總線上，響應第二選擇信號來對第二數(shù)據(jù)總線上的第二輸出信號進行反向并將其傳輸?shù)降谝粩?shù)據(jù)總線上；以及均衡電路，其構(gòu)造為響應復位信號來將第一數(shù)據(jù)總線和第二數(shù)據(jù)總線連接起來。在這種情況下，均衡電路可以包括傳輸門，其一個引腳與第一數(shù)據(jù)總線相連并且另一個引腳與第二數(shù)據(jù)總線相連。直接將復位信號供應給傳輸門的兩個柵極中的一個，并且通過反相器將復位信號提供給傳輸門的另一個柵極。
另外，第二連接電路可以包括第一緩存部分，其構(gòu)造為響應第一選擇信號來對第二數(shù)據(jù)總線上經(jīng)過反向的第一輸出信號進行反向并將其傳輸?shù)降谌龜?shù)據(jù)總線上；以及第二緩存部分，其構(gòu)造為響應第二選擇信號來將第二數(shù)據(jù)總線上的第二輸出信號傳輸?shù)降谌龜?shù)據(jù)總線上。
另外，半導體存儲器件可以進一步包括控制電路，其構(gòu)造為交替生成第一選擇信號或第二選擇信號，以及復位信號。
根據(jù)本發(fā)明的另一方面，在半導體存儲器件中輸出數(shù)據(jù)信號的方法是通過以下步驟實現(xiàn)的響應第一選擇信號來讀出從存儲部分中讀出的信號，以作為第一輸出信號輸出到第一數(shù)據(jù)總線上；響應第一選擇信號來對第一數(shù)據(jù)總線上的第一輸出信號進行反向并將其傳輸?shù)降诙?shù)據(jù)總線上；響應第一選擇信號來對第二數(shù)據(jù)總線上經(jīng)過反向的第一輸出信號進行反向并將其傳輸?shù)降谌龜?shù)據(jù)總線上；以及響應復位信號來將第一數(shù)據(jù)總線和第二數(shù)據(jù)總線連接起來，以對第一和第二數(shù)據(jù)總線的電壓進行均衡。
這里，該方法進一步包括響應第二選擇信號來讀出從存儲部分中讀出的信號，以作為第二輸出信號輸出到第二數(shù)據(jù)總線上；響應第二選擇信號將第二數(shù)據(jù)總線上的第二輸出信號傳輸?shù)降谝粩?shù)據(jù)總線和第三總線上；以及響應復位信號來將第一數(shù)據(jù)總線和第二數(shù)據(jù)總線連接起來，以對第一和第二數(shù)據(jù)總線的電壓進行均衡。
另外，優(yōu)選情況下，第一數(shù)據(jù)總線的長度與第二數(shù)據(jù)總線的長度基本相等。
另外，本方法可以進一步包括交替生成第一選擇信號或第二選擇信號以及復位信號。


圖1為框圖，示出了作為半導體存儲器件的現(xiàn)有閃存的結(jié)構(gòu)；圖2為框圖，示出了在現(xiàn)有閃存中的輸出總線單元；圖3A～3D為時序圖，示出了在現(xiàn)有閃存中的輸出總線部分的操作；圖4為框圖，示出了作為本發(fā)明的半導體存儲器件的閃存結(jié)構(gòu)；圖5為框圖，示出了在本發(fā)明的閃存中的輸出總線單元；圖6A～6D為時序圖，示出了在本發(fā)明的閃存中的輸出總線部分的操作；圖7為框圖，示出了本發(fā)明的閃存中的另一輸出總線單元。
具體實施例方式
下面參照附圖來詳細講述本發(fā)明的半導體存儲器件。
圖4為框圖，示出了作為本發(fā)明的半導體存儲器件的閃存結(jié)構(gòu)。閃存10位于半導體芯片上。閃存10包括地址緩存部分2、多個平板3-1～3-6、輸出總線部分16、輸入/輸出緩存部分6、控制電路4和升壓電路5。引腳1-1～1-m(m為1或大于1的整數(shù))與地址緩存部分2相連。引腳7-1～7-n與輸入/輸出緩存部分6相連。輸出總線部分16包括輸出總線單元16-1～16-n。為每一個引腳7-i分別提供了輸出總線單元16-i(i＝1，2，...，n)。輸出總線單元16-i與各個平板3-j(j＝1，2，...，6)中的每一個以及輸入/輸出緩存部分6相連。
從閃存10的外部通過引腳1-1(1＝1、2、...、m)為地址緩存部分2提供地址。地址緩存部分2生成與內(nèi)部電路的信號電平相適應的地址信號。地址信號被供應給平板3-j。每一個平板3-j根據(jù)地址信號輸出所存儲的數(shù)據(jù)作為數(shù)據(jù)輸出信號。數(shù)據(jù)輸出信號聚集到輸出總線單元16-i并且提供給輸入/輸出緩存部分6。輸入/輸出緩存部分6根據(jù)外部信號電平調(diào)整數(shù)據(jù)輸出信號的信號電平，并且產(chǎn)生輸出數(shù)據(jù)，然后，輸入/輸出緩存部分6通過引腳7-I將輸出數(shù)據(jù)輸出到閃存10的外部。控制電路4從輸入/輸出緩存部分6接收控制數(shù)據(jù)。控制電路4根據(jù)控制數(shù)據(jù)來確定待由閃存10執(zhí)行的操作。然后，控制電路4產(chǎn)生控制信號?？刂齐娐?將控制信號供應給升壓電路5、平板3-j和輸出總線單元16-i，以控制閃存10。升壓電路5將提升的電源電壓供應給平板3-j。
每一個平板3-j都是閃存10的一個功能塊單元，并且包括區(qū)段13-j-1、全局行解碼器11-j、局部行解碼器12-j、列解碼器9-j、讀出放大器電路15-j、參考胞元部分14-j和電源開關(guān)部分8-j。讀出放大器電路15j-包括讀出放大器15-j-i。分別為讀出放大器15-j-i提供區(qū)段13-j-i。分別為輸出總線單元16-i提供讀出放大器15-j-i。每一個區(qū)段13-j-I是所存儲的數(shù)據(jù)的擦除操作的最小單元，并且包括多個存儲胞元。電源開關(guān)部分8-j響應來自控制電路4的控制信號，對來自升壓電路5待供應在電源電壓之間的電壓進行開關(guān)，并且將該電壓供應給全局行解碼器11-j和列解碼器9-j。
地址信號被供應給平板3-j中的全局行解碼器11-j、局部行解碼器12-j和列解碼器9-j。全局行解碼器11-j和局部行解碼器12-j對地址信號的行地址進行解碼，以選擇一條字線。列解碼器9-j選擇一條位線。所選字線和所選位線指定一個存儲胞元，從中讀出數(shù)據(jù)并且寫入數(shù)據(jù)。通過讀出放大器電路15-j-i，對從存儲胞元中讀出的數(shù)據(jù)和從參考胞元部分14-j讀出的數(shù)據(jù)進行比較。讀出放大器15-j-i將比較結(jié)果輸出給輸出總線單元16-i作為上述數(shù)據(jù)輸出信號。
區(qū)域41～47位于芯片上，以貼裝閃存10的每一個元件。引腳1-i和地址緩存部分2位于區(qū)域41上。平板3-1～3-3位于區(qū)域42上。平板3-4～3-6位于區(qū)域44上。引腳7-i和輸入/輸出緩存部分6位于區(qū)域46上?？刂齐娐?和升壓電路5位于區(qū)域47上。區(qū)域43占據(jù)著區(qū)域41和區(qū)域46之間的芯片中心部分。區(qū)域42為位于區(qū)域41和區(qū)域43之間的區(qū)域。區(qū)域44為位于區(qū)域43和區(qū)域46之間的區(qū)域。區(qū)域45為位于區(qū)域44和區(qū)域46之間的區(qū)域。區(qū)域47為位于區(qū)域44和區(qū)域46之間的區(qū)域。在本發(fā)明中，區(qū)域43為位于平板3-3和平板3-4之間的區(qū)域。不過，本發(fā)明不應該受此限制。區(qū)域43可以為位于平板3-1和平板3-2之間的區(qū)域、位于平板3-2和平板3-3之間的區(qū)域、位于平板3-4和平板3-5之間的區(qū)域、或者位于平板3-5和平板3-6之間的區(qū)域。
如圖5所示，控制電路4將第一選擇信號A或第二選擇信號B，以及復位信號C交替輸出給輸出總線單元16-i作為上述控制信號。例如，第一選擇信號A當信號電平為低電平時表示有效狀態(tài)，當信號電平為高電平時表示無效狀態(tài)。第二選擇信號B當信號電平為低電平時表示有效狀態(tài)，當信號電平為高電平時表示無效狀態(tài)。復位信號C當信號電平為低電平時表示有效狀態(tài)，當信號電平為高電平時表示無效狀態(tài)。
輸出總線部分16-i包括數(shù)據(jù)總線20-i、第一輸出電路21-i和第二輸出電路22-i、反向單元30-i、均衡電路33-i和總線驅(qū)動器電路23-i。反向單元和均衡電路組成了第一連接電路，并且總線驅(qū)動器電路組成了第二連接電路。數(shù)據(jù)總線20-i具有第一共用數(shù)據(jù)總線20a-i、第二共用數(shù)據(jù)總線20b-i和第三數(shù)據(jù)總線20c-i。
第一共用數(shù)據(jù)總線20a-i和第一輸出電路21-i位于區(qū)域42上。第一輸出電路21-i具有反相器21-1-i～21-3-i。反相器21-j-i(1≤j≤3)的輸入與平板3-j中的讀出放大器電路15-j的讀出放大器15-j-I的輸出相連。反相器21-j-i的輸出與第一共用數(shù)據(jù)總線20a-i相連。在這種情況下，讀出放大器15-j-i位于區(qū)域42上。因此，讀出放大器電路15-j的讀出放大器15-1-i和第一輸出部分21-i的反相器21-1-i合在一起被稱為讀出放大器單元。反相器21-j-i與控制電路4相連。反相器21-j-i響應來自控制電路4的低電平的第一選擇信號A，分別對輸出信號進行反向，并且輸出經(jīng)過反向的輸出信號。
第二共用數(shù)據(jù)總線20b-i和第二輸出電路22-i位于區(qū)域44上。第二輸出電路22具有反相器22-(j-3)-i(4≤j≤6)。反相器22-(j-3)-i的輸入與平板3-j中的讀出放大器15-j-i輸出相連。反相器22-(j-3)-i的輸出與第二共用數(shù)據(jù)總線20b-i相連。在這種情況下，讀出放大器15-i-i位于區(qū)域44上。因此，讀出放大器15-j-i和第二輸出電路22-i的反相器22-(j-3)-i合在一起被稱為讀出放大器單元。反相器22-(j-3)-i與控制電路4相連。反相器22-(j-3)-i響應來自控制電路4的低電平的第二選擇信號B來輸出信號。
反向單元30-i和均衡電路33-i位于區(qū)域43中。也就是說，反向單元30-i和均衡電路33-i位于第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i之間。位于區(qū)域42中的第一共用數(shù)據(jù)總線20a-i和位于區(qū)域44中的第二輸出電路22-i之間的總線長度要比都位于區(qū)域42中的第一共用數(shù)據(jù)總線20a-i和第一輸出電路21-i之間的總線長度長一些。另外，位于區(qū)域44中的第二共用數(shù)據(jù)總線20b-i和位于區(qū)域42中的第一輸出電路21-i之間的總線長度要比都位于區(qū)域44中的第二共用數(shù)據(jù)總線20b-i和第二輸出電路22-i之間的總線長度長一些。
反向單元30-i包括反相器31。反相器31的輸入與第一共用數(shù)據(jù)總線20a-i相連，并且反相器31-i的輸出與第二共用數(shù)據(jù)總線20b-i相連。反相器31-i與控制電路4相連。反相器31-i為定時反相器(clockedinverter)，并且響應低電平的第一選擇信號A來對供應的信號進行反向。另外，其輸出響應高電平的第一選擇信號/A變成高阻抗。上述第二共用數(shù)據(jù)總線20b-i傳輸反相器31-i的輸出或第二輸出電路22-i的輸出。
反向單元30-i進一步包括反相器32-i。反相器32-i的輸入與第二共用數(shù)據(jù)總線20b-i相連，并且反相器32-i的輸出與第一共用數(shù)據(jù)總線20a-i相連。反相器32-i與控制電路4相連。反相器32-i為定時反相器，并且響應低電平的第二選擇信號B來對供應的信號進行反向。另外，反相器32-i的輸出響應高電平的第二選擇信號變成高阻抗。上述第一共用數(shù)據(jù)總線20a-i傳輸反相器32-i的輸出或第一輸出電路21-i的輸出。
均衡電路33包括反相器35-i以及P-溝道晶體管和N-溝道晶體管的傳輸門34-i。傳輸門34-i的一個引腳與第一共用數(shù)據(jù)總線20a-i相連，并且另一個與第二共用數(shù)據(jù)總線20b-i相連。反相器35-i的輸入與控制電路4相連，并且反相器35-i的輸出與傳輸門34-i的N-溝道晶體管的柵極相連。傳輸門34-i的P-溝道晶體管的柵極與控制電路4相連。因此，將復位信號C從控制電路4直接供應到反相器35-i和傳輸門34-i的P-溝道晶體管的柵極。
第三數(shù)據(jù)總線20c-i和總線驅(qū)動器電路23-i位于區(qū)域45中。總線驅(qū)動器電路23-i位于第二共用數(shù)據(jù)總線20b-i和第三數(shù)據(jù)總線20c-i之間。第三數(shù)據(jù)總線20c-i作為輸出總線來傳輸總線驅(qū)動器電路23-i的輸出。第三數(shù)據(jù)總線20c-i與輸入/輸出緩存部分6相連。總線驅(qū)動器電路23-i具有反相器24i～26-i。反相器24-i的輸入與第二共用數(shù)據(jù)總線20b-i相連，并且反相器24-i的輸出與第三數(shù)據(jù)總線20c-i相連。反相器24-i與控制電路4相連。反相器24-i為定時反相器，并且響應低電平的第一選擇信號A來對供應的信號進行反向。這里，其輸出響應高電平的第一選擇信號A變成高阻抗。反相器25-i的輸入與第二共用數(shù)據(jù)總線20b-i相連，并且反相器25-i的輸出與反相器26-i的輸入相連。反相器26-i與第三數(shù)據(jù)總線20c-i相連。反相器26-i與控制電路4相連。反相器26-i為定時反相器，并且響應低電平的第二選擇信號B來對供應的信號進行反向。這里，其輸出響應高電平的第二選擇信號B變成高阻抗。
圖6A～6D為時序圖，示出了在閃存10中的輸出總線單元16-i的操作?？刂齐娐?控制均衡電路33-i，以便交替重復有效周期ACT和均衡周期EQC?？刂齐娐?輸出低電平的第一選擇信號A或低電平的第二選擇信號B，以指定有效周期ACT。進而，控制電路4輸出低電平的復位信號C，以指定均衡周期EQC。
首先，使讀出放大器15-j-i的輸出之一變成有效。控制電路4響應來自地址緩存部分2的控制數(shù)據(jù)，來核對待由閃存10執(zhí)行的操作。結(jié)果，例如，控制電路4檢測出平板3-j的讀出放大器電路15-j-i將數(shù)據(jù)輸出信號輸出到輸出總線單元16-i。此時，控制電路4輸出低電平的第一選擇信號A，以指定有效周期ACT。在這種情況下，輸出總線單元16-i中的反向單元30-i的反相器32-i和輸出總線單元16-i中的總線驅(qū)動器電路23-i的反相器26-i響應高電平的第二選擇信號B變成高阻抗。
在有效周期ACT中，假設(shè)從讀出放大器電路15-j-i輸出到輸出總線單元16-i的數(shù)據(jù)輸出信號的信號電平表示地電壓GND。在輸出總線單元16-i中的第一輸出電路21-i的反相器21-j-i響應低電平的第一選擇信號A，對數(shù)據(jù)輸出信號進行反向，并且將經(jīng)過反向的信號輸出到第一共用數(shù)據(jù)總線20a-i。此時，反相器21-j-i輸出作為數(shù)據(jù)輸出信號的電源電壓VCC。施加于第一共用數(shù)據(jù)總線20a-i的信號電平D表示電源電壓VCC。另外，在有效周期ACT中，在輸出總線單元16-i中的反向單元30-i的反相器31-i響應低電平的第一選擇信號A，對施加于第一共用數(shù)據(jù)總線20a-i的信號電平D進行反向，并且將經(jīng)過反向的信號輸出到第二共用數(shù)據(jù)總線20b-i。此時，反相器31-i輸出作為數(shù)據(jù)輸出信號的地電壓GND。施加于第二共用數(shù)據(jù)總線20b-i的信號電平E表示地電壓GND。而且，在有效周期ACT中，在輸出總線單元16-i中的總線驅(qū)動器電路23-i的反相器24-i響應低電平的第一選擇信號A，對施加于第二共用數(shù)據(jù)總線20b-i的信號電平E進行反向，并且將經(jīng)過反向的信號輸出到第三數(shù)據(jù)總線20c-i。此時，反相器24-i輸出作為數(shù)據(jù)輸出信號的電源電壓VCC。施加于第三數(shù)據(jù)總線20c-i的信號電平O表示電源電壓VCC。進而，在有效周期ACT中，輸入/輸出緩存部分6對施加于第三數(shù)據(jù)總線20c-i的信號電平進行反向。輸入/輸出緩存部分6生成通過根據(jù)地電壓GND將數(shù)據(jù)輸出信號的信號電平調(diào)整到外部信號電平而得到的輸出數(shù)據(jù)，并且通過引腳7-1將輸出數(shù)據(jù)輸出到閃存10的外部。
接下來，控制電路4輸出低電平的復位信號C，以指定均衡周期EQC。在這種情況下，輸出總線單元16-i中的反向單元30-i的反相器31-i和輸出總線單元16-i中的總線驅(qū)動器電路23-i的反相器24-i響應高電平的第一選擇信號A變成高阻抗。輸出總線單元16-i中的反向單元30-i的反相器32-i和輸出總線單元16-i中的總線驅(qū)動器電路23-i的反相器26-i響應高電平的第二選擇信號B變成高阻抗。在均衡周期EQC中，響應低電平的復位信號C來導通輸出總線單元16-i中的均衡電路33-i的傳輸門34-i，并且生成電平處于信號電平D和E之間的信號。將信號電平D施加于第一共用數(shù)據(jù)總線20a-i，并且將信號電平E施加于第二共用數(shù)據(jù)總線20b-i。這里，信號電平D和信號電平E表示作為電源電壓VCC和地電壓GND的中間電壓的電壓(1/2)VCC。
在本發(fā)明的閃存10中，在例如讀取操作的周期ACT中，輸出總線單元16-i中的反向單元30-i的反相器31-i響應第一選擇信號A，對作為施加于第一共用數(shù)據(jù)總線20a-i的信號電平的電源電壓VCC進行反向。另外，反相器31-i將地電壓GND施加于第二共用數(shù)據(jù)總線20b-i以作為信號電平。在均衡周期EQC中，輸出總線單元16-i中的均衡電路33-i的傳輸門34-i響應復位信號C，將(1/2)VCC的電壓施加于第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i以作為信號電平。因此，當?shù)谝粩?shù)據(jù)總線20a的長度等于第二數(shù)據(jù)總線20b的長度時，將總線20a-i和20b-i預先充電到(1/2)VCC。本發(fā)明的閃存10包括反向單元30-i和均衡電路33-i。因此，在均衡周期EQC中，均衡電路33-i很容易生成電壓(1/2)VCC的信號電平。另外，在均衡周期EQC中可以將第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i預先充電到電壓(1/2)VCC。因此，在本發(fā)明的閃存10中，操作速度可以得到提高。
第二，使讀出放大器15的輸出之一變得有效。控制電路4響應來自地址緩存部分2的控制數(shù)據(jù)，來核對待由閃存10執(zhí)行的操作。結(jié)果，例如，控制電路4確定了平板3-j中的讀出放大器電路15-(j-3)-i將數(shù)據(jù)輸出信號輸出到輸出總線單元16-i。此時，控制電路4輸出低電平的第二選擇信號B，以指定有效周期ACT。在這種情況下，輸出總線單元16-i中的反向單元30-i的反相器31-i和輸出總線單元16-i中的總線驅(qū)動器電路23-i的反相器24-i響應高電平的第一選擇信號A變成高阻抗。
在有效周期ACT中，假設(shè)從讀出放大器15-(j-3)-i輸出到輸出總線單元16-i的數(shù)據(jù)輸出信號的信號電平表示地電壓GND。在輸出總線單元16-i中的第二輸出電路22-i的反相器22-j-i響應低電平的第二選擇信號B，對來自讀出放大器15-(j-3)-i的數(shù)據(jù)輸出信號進行反向，并且將經(jīng)過反向的信號輸出到第二共用數(shù)據(jù)總線20b-i。此時，反相器22-j-i輸出作為數(shù)據(jù)輸出信號的電源電壓VCC。施加于第二共用數(shù)據(jù)總線20b-i的信號電平E表示電源電壓VCC。另外，在有效周期ACT中，在輸出總線單元16-i中的反向單元30-i的反相器32-i響應低電平的第二選擇信號B，對施加于第二共用數(shù)據(jù)總線20b-i的信號電平E進行反向，并且將經(jīng)過反向的信號輸出到第一共用數(shù)據(jù)總線20a-i。此時，反相器32-i輸出地電壓GND。施加于第一共用數(shù)據(jù)總線20a-i的信號電平D表示地電壓GND。而且，在有效周期ACT中，在輸出總線單元16-i中的總線驅(qū)動器電路23-i的反相器25-i對施加于第二共用數(shù)據(jù)總線20b-i的信號電平E進行反向，并且將經(jīng)過反向的信號輸出到總線驅(qū)動器電路23-i的反相器26-i。此時，反相器25-i輸出作為數(shù)據(jù)輸出信號的地電壓GND。反相器26-i響應低電平的第二選擇信號B對來自反相器25-i的數(shù)據(jù)輸出信號進行反向，并且將經(jīng)過反向的信號輸出到第三數(shù)據(jù)總線20c-i。此時，反相器26-i輸出作為數(shù)據(jù)輸出信號的電源電壓VCC。施加于第三數(shù)據(jù)總線20c-i的信號電平O表示電源電壓VCC。進而，在有效周期ACT中，輸入/輸出緩存部分6對施加于第三數(shù)據(jù)總線20c-i的信號電平進行反向。輸入/輸出緩存部分6生成通過根據(jù)地電壓GND將數(shù)據(jù)輸出信號的信號電平調(diào)整到外部信號電平而得到的輸出數(shù)據(jù)，并且通過引腳7-1將輸出數(shù)據(jù)輸出到閃存10的外部。
接下來，控制電路4輸出低電平的復位信號C，以指定均衡周期EQC。在均衡周期EQC中，響應低電平的復位信號C來導通輸出總線單元16-i中的均衡電路33-i的傳輸門34-i。此時，信號電平D和信號電平E表示電壓(1/2)VCC。
在本發(fā)明的閃存10中，在例如讀取操作的操作周期中，輸出總線單元16-i中的反向單元30-i的反相器32-i響應第二選擇信號B，對作為施加于第二共用數(shù)據(jù)總線20b-i的信號電平的電源電壓VCC進行反向。然后，反相器31-i將地電壓GND施加于第一共用數(shù)據(jù)總線20a-i以作為信號電平。在均衡周期EQC中，輸出總線單元16-i中的均衡電路33-i的傳輸門34-i響應復位信號C，將電壓(1/2)VCC施加于第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i以作為信號電平。本發(fā)明的閃存10包括反向單元30-i和均衡電路33-i。因此，在均衡周期EQC中，均衡電路33-i很容易生成電壓(1/2)VCC的信號電平。因此，在均衡周期EQC中可以將第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i在電壓(1/2)VCC下預先充電。這樣，在本發(fā)明的閃存10中，操作速度可以得到提高。
在現(xiàn)有閃存100中，在均衡周期EQC中強制將數(shù)據(jù)總線120預先充電到電壓(1/2)VCC而與在有效周期ACT中施加于數(shù)據(jù)總線120的電壓沒有任何關(guān)系。相反，在本發(fā)明的閃存10中，由于閃存10具有反向單元30-i和均衡電路33-i，因此電源電壓VCC不會下降。因此，本發(fā)明的閃存10能比現(xiàn)有閃存100更快地操作。
在現(xiàn)有閃存100中，通過預先充電操作增加了現(xiàn)有閃存100中的功耗。相反，在本發(fā)明的閃存10中，由于閃存10具有反向單元30-i和均衡電路33-i，因此功耗比現(xiàn)有閃存100的功耗更低。
假設(shè)在有效周期ACT中數(shù)據(jù)總線的容量為C。在現(xiàn)有閃存100的有效周期ACT中，當?shù)谝惠敵鲭娐?21和第二輸出電路122-i驅(qū)動數(shù)據(jù)總線120時，電荷量為“C*(1/2)VCC＝(1/2)*(C*VCC)”。
相反，在本發(fā)明的閃存10的有效周期ACT中，當?shù)谝惠敵鲭娐?1-i驅(qū)動第一共用數(shù)據(jù)總線20a-i時，驅(qū)動電荷量為“(x*C)*(1/2)VCC＝(1/2)*x*C*VCC”。進而，當?shù)诙敵鲭娐?2-i驅(qū)動第二共用數(shù)據(jù)總線20b-i時，驅(qū)動電荷量為“((1-x)*C)*(1/2)VCC＝(1/2)*(1-x)*C*VCC”。這里，x為滿足0＜x＜1的正數(shù)。這表示第一連接電路(包括有反向單元30-i和均衡電路33-i)分布在第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i的總長度的x倍的位置上。
如上所述，第一輸出電路21-i和第一共用數(shù)據(jù)總線20a-i位于區(qū)域42中。第二輸出電路22-i和第二共用數(shù)據(jù)總線20b-i位于區(qū)域44中。反向單元30-i和均衡電路33-i位于區(qū)域42和區(qū)域44之間的區(qū)域43中。因此，上述x約為1/2。在這種情況下，在有效周期ACT中，當?shù)谝惠敵鲭娐?1-i驅(qū)動第一共用數(shù)據(jù)總線20a-i時，電荷量為“(1/2)C*(1/2)VCC＝(1/4)C*VCC”，并且當?shù)诙敵鲭娐?2-i驅(qū)動第二共用數(shù)據(jù)總線20b-i時，電荷量為“(1/2)C*(1/2)VCC＝(1/4)C*VCC”。因此，在本發(fā)明的閃存10中，電荷量可以降低到1/2，這比現(xiàn)有閃存100的電荷量要小。與現(xiàn)有閃存100中的第一輸出電路121和第二輸出電路122-I的電路尺寸相比，第一輸出電路21-i和第二輸出電路22-i的電路尺寸能夠減小。另外，平板3-1～3-3位于區(qū)域42中，并且平板3-4～3-6位于區(qū)域44中。因此，出于與上述相同的原因，與現(xiàn)有的第一讀出放大器單元和第二讀出放大器單元相比，在作為本發(fā)明的閃存10的例子的上述輸出總線單元16-i中，讀出放大器單元(讀出放大器電路15-j-i和反相器21-j-i)和讀出放大器單元(讀出放大器15-(j-3)-i和反相器22-j-i)的電路尺寸能夠減小。
下面來講述本發(fā)明的閃存10與在日本未決專利申請(JP-P2000-149565A)中所述的現(xiàn)有半導體存儲器件的不同之處。在所述現(xiàn)有半導體存儲器件中，讀出放大器通過I/O線(80)與數(shù)據(jù)總線驅(qū)動器(70在JP-P2000-149565A用括號表示的標號，以下與此類似)的輸入相連。數(shù)據(jù)總線(90)與數(shù)據(jù)總線驅(qū)動器(70)的輸出相連。均衡電路(60)通過使用施加于I/O線(80)和數(shù)據(jù)總線(90)的信號電平，來對數(shù)據(jù)總線(90)進行均衡。相反，在本發(fā)明的閃存10中，讀出放大器15-j-i與第一輸出電路21-i的第一輸出電路21-i相連。第一共用數(shù)據(jù)總線20a-i與第一輸出電路21-i的輸出相連。第二讀出放大器15-(j-3)-i與第二輸出電路22-i的第二輸出電路22-i相連。第二共用數(shù)據(jù)總線20b-i與第二輸出電路22-i的輸出相連。輸出總線單元16-i的反向單元30-i與第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i相連。輸出總線單元16-i的均衡電路33-i通過使用施加于第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i的信號電平，來對第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i的數(shù)據(jù)總線20進行均衡。
因此，在現(xiàn)有半導體存儲器件中，如上所述，通過使用施加于I/O線(80)和數(shù)據(jù)總線(90)的信號電平，來對數(shù)據(jù)總線(90)進行均衡。也就是說，通過使用施加于數(shù)據(jù)總線驅(qū)動器(70)的信號電平和數(shù)據(jù)總線驅(qū)動器(70)輸出到數(shù)據(jù)總線(90)的信號電平，來對數(shù)據(jù)總線(90)進行均衡。因此，為一個數(shù)據(jù)總線(90)只提供了一個反向單元(數(shù)據(jù)總線驅(qū)動器(70))。另一方面，在本發(fā)明的閃存10中，通過使用施加于第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i的信號電平，來對數(shù)據(jù)總線20(第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i)進行均衡。也就是說，通過使用第一輸出電路21-i輸出到第一共用數(shù)據(jù)總線20a-i的信號電平和反向單元30-i輸出到第二共用數(shù)據(jù)總線20b-i的信號電平，來對數(shù)據(jù)總線20(第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i)進行均衡。另外，通過使用第二輸出電路22-i輸出到第二共用數(shù)據(jù)總線20b-i的信號電平和反向單元30-i輸出到第一共用數(shù)據(jù)總線20a-i的信號電平，來對數(shù)據(jù)總線20(第一共用數(shù)據(jù)總線20a-i和第二共用數(shù)據(jù)總線20b-i)進行均衡。因此，為一個數(shù)據(jù)總線20可以并行提供第一輸出電路21-i和第二輸出電路22-i。
而且，在JP-2000-149565中所述的現(xiàn)有半導體存儲器件中，假設(shè)當在有效周期中數(shù)據(jù)總線驅(qū)動器(70)驅(qū)動數(shù)據(jù)總線(90)時，電荷量為C*(1/2)VCC＝(1/2)C*VCC。相反，在本發(fā)明的閃存10中，在有效周期ACT中，當?shù)谝惠敵鲭娐?1-i驅(qū)動第一共用數(shù)據(jù)總線20a-i并且當?shù)诙敵鲭娐?2-i驅(qū)動第二共用數(shù)據(jù)總線20b-i時，電荷量為(1/2)C*(1/2)VCC＝(1/4)C*VCC。因此，在本發(fā)明的閃存10中電荷量比現(xiàn)有半導體存儲器件的要小。因此，在本發(fā)明的閃存10中，第一輸出電路21-i和第二輸出電路22-i的電路尺寸比現(xiàn)有半導體存儲器件中的數(shù)據(jù)總線驅(qū)動器(70)的電路尺寸降低。
另外，在本發(fā)明的閃存10中，輸出總線單元16-i包括第一輸出電路21-i和第二輸出電路22-i。不過，本發(fā)明并不限于該結(jié)構(gòu)。應該注意的是，輸出總線單元16-i可以不包括作為輸入電路的反相器。也就是說，上述讀出放大器單元可以不包括反相器。如圖7所示，第一讀出放大器單元的讀出放大器15-j-i響應來自控制電路4的低電平的第一選擇信號A，將數(shù)據(jù)輸出信號輸出到第一共用數(shù)據(jù)總線20a-i。第二讀出放大器單元的讀出放大器15-(j-3)-i響應來自控制電路4的低電平的第二選擇信號B，將數(shù)據(jù)輸出信號輸出到第二共用數(shù)據(jù)總線20b-i。在這種情況下，輸入/輸出緩存部分6不對第三數(shù)據(jù)總線20c-i上的信號的信號電平進行反向。
下面使用輸出總線單元16-1作為例子來講述本發(fā)明的修改。
首先，使讀出放大器15-j-I之一的輸出變得有效。控制電路4響應來自地址緩存部分2的控制數(shù)據(jù)，來核對待由閃存10執(zhí)行的操作。結(jié)果，例如，假設(shè)控制電路4確定了平板3-j中的讀出放大器15-j-i將數(shù)據(jù)輸出信號輸出到輸出總線單元16-1。此時，控制電路4輸出低電平的第一選擇信號A，以指定有效周期ACT。在有效周期ACT中，讀出放大器15-j-i響應來自控制電路4的低電平的第一選擇信號A，將數(shù)據(jù)輸出信號輸出到第一共用數(shù)據(jù)總線20a-i。在這種情況下，輸入/輸出緩存部分6由其中根據(jù)外部信號電平調(diào)整輸出信號的信號電平的數(shù)據(jù)輸出信號來生成輸出數(shù)據(jù)，并且將其輸出到第三數(shù)據(jù)總線20c-i。然后，輸入/輸出緩存部分6通過引腳7-i將所生成的數(shù)據(jù)輸出到閃存10的外部。
接下來，使讀出放大器15-j-i中的另一個讀出放大器的輸出變得有效。控制電路4響應來自地址緩存部分2的控制信號，來核對待由閃存10執(zhí)行的操作。結(jié)果，例如，假設(shè)控制電路4確定了平板3-j中的讀出放大器15-(j-3)-i將數(shù)據(jù)輸出信號輸出到輸出總線單元16-i。此時，控制電路4輸出低電平的第二選擇信號B，以指定有效周期ACT。在有效周期ACT中，讀出放大器15-(j-3)-i響應來自控制電路4的低電平的第二選擇信號B，將數(shù)據(jù)輸出信號輸出到第二共用數(shù)據(jù)總線20b-i。然后，輸入/輸出緩存部分6由與外部信號電平相適應的數(shù)據(jù)輸出信號來生成輸出數(shù)據(jù)，并且將其輸出到第三數(shù)據(jù)總線20c-i。然后，輸入/輸出緩存部分6通過引腳7-i將所生成的數(shù)據(jù)輸出到閃存10的外部。
而且，在本發(fā)明的閃存10中，輸出總線單元16-i包括第一輸出電路21-i和第二輸出電路22-i。不過，本發(fā)明并不限于該結(jié)構(gòu)。應該注意的是，輸出總線單元16-i可以包括輸出緩存電路(未示出)來取代第一和第二輸出電路。輸出緩存不對來自讀出放大器的數(shù)據(jù)輸出信號的信號電平進行反向。在這種情況下，上述讀出放大器單元包括反相器和輸出緩存。例如，假設(shè)與讀出放大器15-j-i相連的輸出緩存響應低電平的第一選擇信號A，將來自讀出放大器15-j-i的數(shù)據(jù)輸出信號輸出到第一共用數(shù)據(jù)總線20a-i。在這種情況下，與讀出放大器15-(j-3)-i相連的輸出緩存響應低電平的第二選擇信號B，將數(shù)據(jù)輸出信號從讀出放大器15-(j-3)-i輸出到第二共用數(shù)據(jù)總線20b-i。因此，輸入/輸出緩存部分6不對第三數(shù)據(jù)總線20c-i上的信號的信號電平進行反向。
如上所述，本發(fā)明的閃存10能夠以高速和低功耗來操作。而且，本發(fā)明的閃存10可以減小電路尺寸。
權(quán)利要求
1.一種半導體存儲器件，包括第一至第三數(shù)據(jù)總線；第一連接電路，其位于所述第一數(shù)據(jù)總線和所述第二數(shù)據(jù)總線之間，響應第一選擇信號來對從存儲部分讀出的所述第一數(shù)據(jù)總線上的第一輸出信號進行反向并將其傳輸?shù)剿龅诙?shù)據(jù)總線上，響應第二選擇信號來對從所述存儲部分讀出的所述第二數(shù)據(jù)總線上的第二輸出信號進行反向并將其傳輸?shù)剿龅谝粩?shù)據(jù)總線上，并且響應復位信號將所述第一數(shù)據(jù)總線和所述第二數(shù)據(jù)總線連接起來；以及第二連接電路，其位于所述第二數(shù)據(jù)總線和所述第三數(shù)據(jù)總線之間，響應所述第一選擇信號來對所述第二數(shù)據(jù)總線上經(jīng)過反向的第一輸出信號進行反向并將其傳輸?shù)剿龅谌龜?shù)據(jù)總線上，并且響應所述第二選擇信號來將所述第二數(shù)據(jù)總線上的所述第二輸出信號傳輸?shù)剿龅谌龜?shù)據(jù)總線上。
2.如權(quán)利要求1所述的半導體存儲器件，其中所述第一數(shù)據(jù)總線的長度與所述第二數(shù)據(jù)總線的長度基本相等。
3.如權(quán)利要求1所述的半導體存儲器件，進一步包括第一讀出放大器部分，其構(gòu)造為響應所述第一選擇信號來對從所述存儲部分讀出的信號進行放大并將其作為所述第一輸出信號輸出到所述第一數(shù)據(jù)總線上；以及第二讀出放大器部分，其構(gòu)造為響應所述第二選擇信號來對從所述存儲部分讀出的信號進行放大并將其作為所述第二輸出信號輸出到所述第二數(shù)據(jù)總線上。
4.如權(quán)利要求3所述的半導體存儲器件，其中當所述第一讀出放大器部分的輸出和所述第二讀出放大器部分的輸出中的一個是有效的時，則另一個是無效的。
5.如權(quán)利要求3所述的半導體存儲器件，其中所述第三數(shù)據(jù)總線與所述第一讀出放大器部分之間的總線長度比所述第三數(shù)據(jù)總線與所述第二讀出放大器部分之間的總線長度長。
6.如權(quán)利要求3所述的半導體存儲器件，其中所述第一讀出放大器部分和所述第一數(shù)據(jù)總線位于芯片區(qū)域的第一區(qū)域中，所述第二讀出放大器部分和所述第二數(shù)據(jù)總線位于芯片區(qū)域的第二區(qū)域中，以及所述第一連接電路位于所述第一區(qū)域和所述第二區(qū)域之間的芯片區(qū)域的第三區(qū)域中。
7.如權(quán)利要求6所述的半導體存儲器件，其中所述第一讀出放大器部分和所述第一數(shù)據(jù)總線位于芯片區(qū)域的第一區(qū)域中，所述第三數(shù)據(jù)總線和所述總線驅(qū)動器電路位于芯片區(qū)域的第二區(qū)域中，以及所述第二讀出放大器部分和所述第二數(shù)據(jù)總線位于芯片區(qū)域的所述第一區(qū)域和芯片區(qū)域的所述第二區(qū)域之間的芯片區(qū)域的第三區(qū)域中，以及所述第一連接電路位于所述第一區(qū)域和所述第三區(qū)域之間的芯片區(qū)域的第四區(qū)域中。
8.如權(quán)利要求1-7中的任何一個所述的半導體存儲器件，其中所述第一連接電路包括反向單元，其位于所述第一數(shù)據(jù)總線和所述第二數(shù)據(jù)總線之間，響應所述第一選擇信號來對所述第一數(shù)據(jù)總線上的所述第一輸出信號進行反向并將其傳輸?shù)剿龅诙?shù)據(jù)總線上，響應所述第二選擇信號來對所述第二數(shù)據(jù)總線上的所述第二輸出信號進行反向并將其傳輸?shù)剿龅谝粩?shù)據(jù)總線上；以及均衡電路，其構(gòu)造為響應所述復位信號來將所述第一數(shù)據(jù)總線和所述第二數(shù)據(jù)總線連接起來。
9.如權(quán)利要求8所述的半導體存儲器件，其中所述均衡電路包括傳輸門，其一個引腳與所述第一數(shù)據(jù)總線相連，并且另一個引腳與所述第二數(shù)據(jù)總線相連，并且直接將復位信號供應給所述傳輸門的兩個柵極中一個，并且通過反相器將所述復位信號提供給所述傳輸門的另一個柵極。
10.如權(quán)利要求1～7中的任一個所述的半導體存儲器件，其中所述第二連接電路包括第一緩存部分，其構(gòu)造為響應所述第一選擇信號來對所述第二數(shù)據(jù)總線上經(jīng)過反向的第一輸出信號進行反向并將其傳輸?shù)剿龅谌龜?shù)據(jù)總線上；以及第二緩存部分，其構(gòu)造為響應所述第二選擇信號來將所述第二數(shù)據(jù)總線上的所述第二輸出信號傳輸?shù)剿龅谌龜?shù)據(jù)總線上。
11.如權(quán)利要求1～7中的任一個所述的半導體存儲器件，進一步包括控制電路，其構(gòu)造為交替生成所述第一選擇信號或所述第二選擇信號，以及所述復位信號。
12.一種在半導體存儲器件中輸出數(shù)據(jù)信號的方法，包括響應第一選擇信號來讀出從存儲部分中讀出的信號，以作為第一輸出信號輸出到第一數(shù)據(jù)總線上；響應所述第一選擇信號來對所述第一數(shù)據(jù)總線上的所述第一輸出信號進行反向并將其傳輸?shù)降诙?shù)據(jù)總線上；響應所述第一選擇信號來對所述第二數(shù)據(jù)總線上經(jīng)過反向的第一輸出信號進行反向并將其傳輸?shù)降谌龜?shù)據(jù)總線上；以及響應復位信號來將所述第一數(shù)據(jù)總線和所述第二數(shù)據(jù)總線連接起來，以對所述第一和第二數(shù)據(jù)總線的電壓進行均衡。
13.如權(quán)利要求12所述的方法，進一步包括響應第二選擇信號來讀出從所述存儲部分中讀出的信號，以作為第二輸出信號輸出到所述第二數(shù)據(jù)總線上；響應所述第二選擇信號，將所述第二數(shù)據(jù)總線上的所述第二輸出信號傳輸?shù)剿龅谝粩?shù)據(jù)總線和所述第三總線上；以及響應所述復位信號來將所述第一數(shù)據(jù)總線和所述第二數(shù)據(jù)總線連接起來，以對所述第一和第二數(shù)據(jù)總線的電壓進行均衡。
14.如權(quán)利要求12所述的方法，其中所述第一數(shù)據(jù)總線的長度與所述第二數(shù)據(jù)總線的長度基本相等。
15.如權(quán)利要求12所述的方法，進一步包括交替生成所述第一選擇信號或所述第二選擇信號，以及所述復位信號。
全文摘要
一種半導體存儲器件，包括第一至第三數(shù)據(jù)總線、第一連接電路和第二連接電路。第一連接電路位于第一數(shù)據(jù)總線和第二數(shù)據(jù)總線之間，響應第一選擇信號來對從存儲部分讀出的第一數(shù)據(jù)總線上的第一輸出信號進行反向并將其傳輸?shù)降诙?shù)據(jù)總線上，響應第二選擇信號來對從存儲部分讀出的第二數(shù)據(jù)總線上的第二輸出信號進行反向并將其傳輸?shù)降谝粩?shù)據(jù)總線上，并且響應復位信號將第一數(shù)據(jù)總線和第二數(shù)據(jù)總線連接起來。第二連接電路位于第二數(shù)據(jù)總線和第三數(shù)據(jù)總線之間，響應第一選擇信號來對第二數(shù)據(jù)總線上經(jīng)過反向的第一輸出信號進行反向并將其傳輸?shù)降谌龜?shù)據(jù)總線上，并且響應第二選擇信號來將第二數(shù)據(jù)總線上的第二輸出信號傳輸?shù)降谌龜?shù)據(jù)總線。
文檔編號G11C11/409GK1677561SQ20051006250
公開日2005年10月5日 申請日期2005年3月30日 優(yōu)先權(quán)日2004年3月30日
發(fā)明者菅原寬 申請人:恩益禧電子股份有限公司